KR20070063825A

KR20070063825A - 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법

Info

Publication number: KR20070063825A
Application number: KR1020050124072A
Authority: KR
Inventors: 박낙규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-12-15
Filing date: 2005-12-15
Publication date: 2007-06-20
Also published as: US20070152704A1; US7400165B2; TWI325594B; JP2007164979A; TW200735119A; KR100849065B1; JP5054367B2

Abstract

동기식 메모리 장치의 드라이버 및 ODT 임피던스 조절 방법은 (a)조절 동작 모드 진입을 나타내는 조절 인에이블 신호 발생 단계;(b)일정 시간 간격마다 ODT 조절을 위한 코드 신호를 순차적으로 발생하는 단계;(c)상기 조절 인에이블 신호에 기초하여 발생하는 제 1 제어 신호를 생성하는 단계; (d)상기 제 1 제어 신호를 상기 순차적으로 발생되는 코드 신호중에서 마지막 코드 신호를 래치하여, 드라이버 및 ODT 임피던스 조절 신호로 사용하는 단계를 구비한다.

Description

동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절 방법{Method for calibrating a driver and an ODT of a synchronous memory device}

도 1은 종래의 ODT 장치의 임피던스를 조절하는 장치의 일예를 나타내는 회로도.

도 2는 도 1의 상세회로도.

도 3a는 종래의 출력 드라이버 및 ODT 임피던스 조절 회로의 다른 일예를 나타내는 회로도.

도 3b는 도 3a의 출력 신호를 수신하여 라인의 임피던스를 조절하는 입출력 라인의 일예를 나타내는 회로도.

도 4는 도 3a에 도시된 조절 제어 신호 생성부의 일예를 나타내는 회로도.

도 5는 도 3a에 도시된 P_레그 조절부의 일예를 나타내는 회로도.

도 6은 도3 a에 도시된 N_레그 조절부의 일예를 나타내는 회로도.

도 7은 도 3a 내지 도 6에 도시된 회로의 동작을 설명하는 파형도.

도 8은 도 5의 3단 증폭기의 입력신호의 파형과 그에 따른 업 다운 카운터부의 출력 신호의 값을 설명하는 파형도.

도 9는 본 발명에 따른 출력 드라이버 및 ODT 임피던스 조절 회로의 바람직한 실시예를 나타내는 회로도.

도 10은 도 9의 조절 제어 신호 생성부의 일예를 나타내는 회로도.

도 11은 도 9의 P_레그 조절부의 일예를 나타내는 회로도.

도 12는 도 9의 N_레그 조절부의 일예를 나타내는 회로도.

도 13은 도 9 내지 도 12의 동작을 설명하는 파형도.

도 14는 도 11의 동작을 설명하는 파형도.

도 15는 도 11과 도 12의 2단 비교 증폭기의 일예를 나타내는 회로도.

본 발명은 동기식 메모리 장치의 드라이버 및 ODT(On Die Termination, 이하, "ODT"라 함)의 임피던스 조절 방법에 관한 것으로서, 특히 현재 임피던스 상황과 그에 대한 보상이 매칭되도록 인에이블 상태에서 정상적으로 캘리브레이션이 이루어지도록 개선시킨 동기식 메모리 장치의 드라이버 및 ODT 임피던스 조절 방법에 관한 것이다.

일반적으로, 메모리 장치와 같은 반도체 장치는 외부 시스템과 데이타 등을 교환한다. 그런데, 반도체 장치와 시스템 사이를 연결하는 버스 라인의 임피던스와 상기 버스 라인과 직접 연결된 반도체 장치내의 신호 라인의 임피던스가 서로 다른 경우, 데이타의 반사가 초래될 수 있다. 최근의 고속 반도체 장치에는 이러한 데이타 반사를 방지하기 위하여 임피던스를 매칭시키는 장치를 제공하며, 그 중의 하나가 ODT 장치이다.

상기 ODT 장치는 트랜지스터와 같은 저항 소자들로 구성되고, 반도체 장치의 입출력 패드에 연결된 입출력 라인과 연결되어 있으며, 상기 입출력 라인에 연결된 저항 소자들을 선택적으로 턴온/오프시켜 입출력 라인의 임피던스를 조절한다.

도 1은 ODT 장치의 임피던스를 조절(calibration)하는 장치의 일예이다.

도 1에서, 내부 조절 인에이블 신호(int_calen)는 반도체 장치의 내부에서 발생되며, ODT 임피던스 조절 모드시에 발생되는 신호이다.

외부 조절 인에이블 신호(ext_calen)는 반도체 장치의 정상 동작중에 외부에서 인가되는 신호이다. 외부 조절 인에이블 신호(ext_calen)는 정상 동작중에 온도, 전압 등의 변동으로 인한 반도체 장치의 특성이 변하는 경우, ODT 장치의 임피던스를 조절하기 위하여 인가되는 신호이다.

도 1에서, 오실레이터(110)는 하이 레벨의 내부 조절 인에이블 신호(int_calen)를 수신하여 발진 신호(osc_clk)를 출력한다. M 비트 카운터(11)는 발진 신호(osc_clk)의 펄스 수를 카운팅한다.

최대 카운터 트리거 신호 발생기(120)는 M 비트 카운터(11)에 의하여 제어되며, 발진 신호(osc_clk)의 펄스가 M 번째인 경우 최대 카운터 트리거 신호 발생기(120)의 출력신호(int_discal)를 로우 레벨에서 하이 레벨로 천이시킨다.

펄스 발생기(130)는 발진 신호(osc_clk)의 라이징 에지에 동기되어 펄스 신호(G_calp)를 출력한다. 또한, 펄스 발생기(130)는 외부 조절 인에이블 신호(ext_calen)를 수신한다.

오실레이터(140)는 펄스 발생기(130)의 출력신호(G_calp)를 수신하며, 펄스 발생기(150)의 동작을 제어한다. 여기서, 펄스 발생기(150)의 출력신호(L_calp)는 신호(G_calp)의 라이징 에지에 동기되어 복수개의 펄스를 출력한다.

N 비트 카운터(12)는 펄스 발생기(150)의 펄스 수를 카운팅한다.

최대 카운터 트리거 신호 발생기(160)는 N 비트 카운터(12)에 의하여 제어되며, 신호(L_calp)의 펄스가 N 번째인 경우 최대 카운터 트리거 신호 발생기(160)는 펄스 발생기(150)의 동작을 디스에이블 시킨다.

ODT 임피던스 조절부(170)는 펄스 발생기(150)의 출력신호(L_calp)를 수신하여 복수개의 제어신호(code<0:n-1>)를 출력한다. 선택적으로 인에이블되는 제어신호(code<0:n-1>)에 의하여 ODT 임피던스를 조절한다(도 2의 220 참조).

도 2는 도 1에 도시된 회로 블록의 일부분을 보다 구체적으로 도시한 도면이다.

도 2에 도시된 바와같이, ODT 임피던스 조절 장치(170)는 비교기(210)와, ODT 블록(220)과, N 비트 카운터(230)를 구비한다.

비교기(210)와 N 비트 카운터(230)의 동작은 펄스 발생기(150)의 출력신호(L_calp)에 의하여 구동된다.

비교기(210)는 기준전압(Vref)과 라인 전압(ZQ_in)을 비교한다.

N 비트 카운터(230)는 비교기(210)의 출력신호(Com_out)를 수신하여 ODT 블록(220)을 제어하는 제어신호(code<0:n-1>)를 출력한다.

ODT 블록(220)은 제어 신호(code<0:n-1>)에 의하여 PMOS 트랜지스터의 턴온/오프를 조절하여 ZQ 라인(ZQ_in)의 임피던스 전압을 조절한다. ODT 블록(220) 내 의 A, B, C, D 는 저항치를 나타낸다.

ZQ 라인(ZQ_in)과 연결된 저항(RQ)는 드라이버 및 ODT 캘리브레이션에 기준되는 저항으로서, P_레그 및 N_레그의 캘리브레이션에 있어서 타겟이 되는 저항이다.

이하, 도 1, 2를 참조하여 드라이버 및 ODT 임피던스 조절 방식에 대하여 보다 상세히 설명한다.

일반적으로, 반도체 장치가 정상 동작을 수행하려면 외부 신호를 수신하거나 내부 신호를 전송하는 내부 라인의 드라이버 및 ODT 임피던스를 최적의 값으로 조절하여야 한다. 드라이버 및 ODT 임피던스가 최적화되어야 입력 신호의 왜곡 또는 신호의 간섭을 차단할 수 있기 때문이다.

초창기에 반도체 장치의 ODT 임피던스 조절은 내부 조절 인에이블 신호(int_calen)에 의하여 수행된다.

반도체 장치는 정상 동작을 수행하는 중에 온도, 전압 등의 변화를 반영하여 드라이버 및 ODT 임피던스를 재차 조절할 필요가 있다. 이 경우, 외부 조절 인에이블 신호(ex_calen)를 수신하여 임피던스를 재조정한다. 그러나, 상기 외부 조절 인에이블 신호(ex_calen)는 최소 주기가 정해지는 것이 보통이다. 그러므로, 제한된 시간동안 임피던스를 재조절할 수 있는 횟수는 한계가 있었다.

도 3a는 종래의 출력 드라이버 및 ODT의 임피던스 조절 회로의 다른 일예로서, 조절 회로의 출력신호(Pcode<0:5>, Ncode<0:5>)는 메모리 장치의 출력 드라이버와 ODT 장치에 구현되는 임피던스의 저항값을 조절한다.

도 3a의 조절 회로는 조절 제어 신호 생성부(301)와, P_레그 조절부(P_Leg calibration part: 302)와, N_레그 조절부(N_Leg calibration part: 304)와, 최종 P_레그 6비트 래치부(303)와, 최종 N_레그 6비트 래치부(305)를 구비한다.

도 3b는 도 3a의 출력신호(Pcode<0:5>, Ncode<0:5>)를 수신하여 라인(L)의 임피던스를 조절하는 입출력 라인의 일예를 도시한다.

도 4는 도 3a에 도시된 조절 제어 신호 생성부(301)의 일예로서, 조절 인에이블부(401)와, 최대 비트 카운터부(402)와, 조절 발진부(403)을 구비한다.

도 5는 도 3a에 도시된 P_레그 조절부(302)의 일예로서, 출력 드라이버&ODT P_레그부(501)와, 2단 비교 증폭부(502)와, 업-다운 비트 카운터부(503)를 구비한다.

도 6은 도 3a에 도시된 N_레그 조절부(304)의 일예로서, 출력 드라이버 N_레그부(601)와, 2단 비교 증폭부(602)와, 업-다운 비트 카운터부(603)를 구비한다.

도 7은 도 3a내지 6에 도시된 회로의 동작을 설명하는 도면이다.

도시된 바와같이, 신호 생성부(301)는 펄스 신호(Cal_enp)에 응답하여 신호(Cal_en, Cen_1st, Cen_2nd)를 생성한다. 즉, 도 4와 도 7에서 알 수 있듯이, 펄스 신호(Cal_enp)에 의하여 인에이블 신호(Cal_en)가 하이 레벨로 인에이블된다. 인에이블 신호(Cal_en)가 인에이블되어 있는 동안, 조절 발진부(calibration oscillator: 403)는 도 7의 파형을 갖는 신호(Cen_1st, Cen_2nd)를 생성한다. 도 4의 최대 비트 카운터부(402)는 신호(Cen_2nd)의 토글링 횟수를 카운트하여 신호(Cen_2nd)의 토글링 횟수가 최대 비트 카운터부(402)에 세팅된 최대 카운타와 일치 하는 경우, 신호(stop)를 출력한다. 신호(stop)에 의하여 조절 인에이블부(401)의 출력신호(Cal_en)은 로우 레벨로 디스에이블된다.

다음, 도 5는 도 3에 도시된 P_레그 조절부(302)의 일예이다. 도 5에서, ZQ는 외부저항(RQ(도 2))과, 데이터 풀업 출력 드라이버와, 데이터, 어드레스, 및 커멘드의 ODT로 사용되는 PMOS 임피던스부인 출력 드라이버 및 ODT P_레그와 연결되어 있다. ZQ 노드의 전압 레벨과 소정 레벨의 기준전압(vrefd)는 2 단 비교 증폭기(502)에서 비교된다. 비교 결과, ZQ 노드의 전압 레벨이 기준전압(vrefd)보다 낮으면, 2 단 비교 증폭기(502)의 출력신호(up_dnz)가 하이 레벨이 된다. 출력신호(up_dnz)가 하이 레벨이 되면, 업-다운 카운터부(503)의 출력신호(Pcode_pre<0:5>)의 값은 1스텝 증가하여 출력 드라이버와 ODT의 임피던스를 감소시킨다.

도 6은 도 3에 도시된 N_레그 조절부의 일예이다. 도 6에서, 출력드라이버 N_레그(601)는 도 5의 출력드라이버 및 ODT P_레그의 출력과 드라이버의 풀다운의 N_레그가 연결된 것으로써, 도 5에서 출력드라이버 및 ODT_P 레그의 레벨에 맞춰 드라이버의 풀다운의 N_레그를 조절하는 것이다. Nnode_pre<0:5>의 카운트 값을 조절하면서 Vrefd와 비교하도록 그 출력 Vint를 출력하며, 2 단 비교 증폭기(602)는 기준전압(vrefd)과 내부전압(Vint)를 비교하며, 업 다운 비트 카운터부(603)는 2 단 비교 증폭기(602)의 출력 신호(up_dnz)의 논리 레벨에 따라 신호(Ncode_pre<0:5>)의 값을 1 스텝씩 증가 또는 감소시킨다. 상기 과정은 신호(Pcode_pre<0:5>, Ncode_pre<0:5>)가 동일한 값의 증감이 반복될 때까지 수행된다(예컨대, 011100 -> 111100 -> 011100, ->111100, ...).

도 7은 임피던스 조절 명령에 의하여, 내부 조절 동작이 3번 수행되며, 각 조절에 의하여 신호(Pcode_pre<0:5>)의 값이 1 스텝씩 증가하는 경우를 설명한다.

도 7에서, 첫번째 조절 신호(Cal_enp)에 의하여 조절이 종료된 경우, 신호(Pcode_pre<0:5>)의 값은 "011100"이다. 그런데, 종래의 경우, 상기 조절된 신호(Pcode_pre<0:5>)의 값 "011100"은 두 번째 조절 신호(Cal_enp)가 인가되는 경우에 출력 드라이버와 ODT 장치에 반영된다. 즉, 도 3에서 알 수 있듯이, "011100" 값을 갖는 신호(Pcode_pre<0:5>)는 두 번째 조절 신호(Cal_enp)에 응답하여 최종 P_레그 6비트 래치부(303)으로부터 출력된다. 그에 따라, 최종 P_레그 6비트 래치부(303)는 "011100" 값을 갖는 신호 Pcode<0:5>를 출력하며, 이는 현재 캘리브레이션 주기에 해당하는 온도와 전압의 변동을 현재 캘리브레이션에 반영하지 못하고, 다음 캘리브레이션 주기에 반영하는 문제점이 있다.

한편, 도 8은 도 5의 2 단 비교 증폭기의 입력 신호의 파형과 그에 따른 업 다운 카운터부(503)의 출력신호(Pcode_pre<0:5>)의 값을 설명하는 도면이다. 참고로, 2 단 비교 증폭기의 일예는 도 15에 도시되어 있다.

도 8에서 알 수 있듯이, 신호(d0, d0z)의 레벨 차이가 일정 레벨 이상이면,도 8의 ① 또는 ②와 같이 비교 시간이 짧고 증폭도가 좋지만, ③의 경우와 같이 입력 신호의 레벨 차이가 매우 작다면 다음 단이 하이 또는 로우 레벨로 인식될 수 있을 정도의 레벨로 증폭하기 까지 긴 시간이 소용된다. 이런 불안정한 영역의 값을 래치하는 경우, 신호(Pcode_pre<0:5>)는 1 스텝씩 증가(경우 1) 또는 감소(경우 2)하는 것이 아니라 전혀 다른 값을 래치하는 경우(경우 3)가 발생할 수 있다. 이러한 경우, 출력 드라이버의 임피던스 레벨 및 ODT 장치의 임피던스 레벨은 적정 허용 범위를 벗어나는 문제점이 있다.

전술한 문제점을 해결하기 위하여, 본 발명의 목적은 임피던스 조절용 제어 신호를 전 레벨에서 1스텝씩 제어하여 출력 드라이버의 임피던스와 ODT 장치의 임피던스의 증감을 안정화시킨 조절 방식을 제공하고, 온도와 전압의 변동에 따른 캘리브레이션을 해당 영역에 반영토록 구현함에 있다.

본 발명의 다른 목적은 최소 및 최대 중지(Min & Max STOP)부를 두어 캘리브레이션 임피던스가 가지는 최고, 최하의 값을 가졌을 때 그 상태를 중지시켜서, TDBI(Test during burn in)과 같이 많은 디바이스를 한 번에 테스트하기 위해 ZQ 핀을 각각 연결하지 못하고 플로팅으로 했을 경우, 최상의 값에서 멈추게하여, ODT가 없는 형태로 리시버(Receiver)를 만들어 노멀 입력(Normal input)을 받아 들일 수 있게 하여 정상적인 테스트를 할 수 있도록 함에 있다.

본 발명의 제 1 실시예인 동기식 메모리 장치의 드라이버 및 ODT 임피던스 조절 방법은 (a)조절 동작 모드 진입을 나타내는 조절 인에이블 신호 발생 단계;(b)일정 시간 간격마다 ODT 조절을 위한 코드 신호를 순차적으로 발생하는 단계;(c)상기 조절 인에이블 신호에 기초하여 발생하는 제 1 제어 신호를 생성하는 단계; (d)상기 제 1 제어 신호를 상기 순차적으로 발생되는 코드 신호중에서 마지막 코드 신호를 래치, 드라이버 및 ODT 임피던스 조절 신호로 사용하는 단계를 구비한 다.

본 발명의 제 1 실시예에서, (b)단계에서 순차적으로 발생하는 코드 신호 각각은 1 스텝씩 증가하거나 1 스텝씩 감소하며, 1 스텝은 1 비트를 나타낸다.

본 발명의 제 2 실시예인 동기식 메모리 장치의 드라이버 및 ODT 임피던스 조절 방법은 (a)조절 동작을 시작하기 위한 조절 인에이블 신호(Cal_enp)를 발생하는 단계;(b)상기 조절 인에이블 신호에 응답하여 제 1 내지 제 3 의 조절 제어 신호(CPcal, CNcal, update)를 생성하는 단계; (c)상기 제 1 조절 제어신호(CPcal)에 응답하여 상기 메모리 장치의 출력 드라이버 및 ODT의 풀업 임피던스를 조절하는 제 1 예비신호(Pcode_pre<0:5>) 출력 및 제 2 조절 제어신호(CNcal)에 응답하여 상기 메모리 장치의 상기 출력 드라이버의 풀다운 임피던스를 조절하는 제 2 예비 신호(Ncode_pre<0:5>)를 출력하는 단계; (d)상기 제 3 신호(update)에 응답하여 상기 제 1 및 제 2 예비신호를 상기 출력 드라이버 및 ODT의 풀업 및 풀다운 드라이버의 임피던스를 조절부에 인가하는 단계로 이루어진다.

제 2 실시예에서, 기준전압과 드라이브 및 ODT의 풀업의 출력 노드, ZQ의 전압 레벱을 비교하는 것을 포함하고, 기준전압과 드라이브 및 ODT의 풀업 출력에 드라이브 풀 다운 출력이 연결된 노드(Vint) 전압 레벨을 비교하는 것을 포함한다.

(실시예)

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

도 9는 본 발명에 따른 출력 드라이버& ODT 장치의 임피던스 조절 회로의 일예로서, 조절 회로의 출력신호(Pcode<0:5>, Ncode<0:5>)는 메모리 장치의 출력 드 라이버와 ODT 장치에 구현되는 임피던스의 저항값을 조절한다.

도 9의 조절 회로는 조절 제어 신호 생성부(901)와, P_레그 조절부(P_Leg calibration part: 902)와, N_레그 조절부(N_Leg calibration part: 904)와, 최종 P_레그 6비트 래치부(903)와, 최종 N_레그 6비트 래치부(905)를 구비한다.

조절 제어 신호 생성부(901)는 조절 인에이블 펄스 신호(Cal_enp)에 응답하여 신호(Cal_en, update, CPcal, CNcal)를 생성한다. 조절 제어 신호 생성부(901)이 구체적인 일예는 도 10에 도시되어 있다.

P_레그 조절부(P_Leg calibration part: 902)는 ZQ 노드의 전압과 기준전압(vrefd)을 비교하여 출력 드라이버와 ODT 장치의 임피던스를 조절하기 위한 신호(Pcode_pre<0:5>)를 생성한다. P_레그 조절부(P_Leg calibration part: 902)의 일예는 도 11에 도시되어 있다.

N_레그 조절부(N_Leg calibration part: 904)는 신호(Pcode_pre<0:5>)에 의한 드라이버/ODT 풀업부의 출력과 신호(Ncode_pre<0:5>)에 의한 드라이버 풀다운부의 출력이 연결된 Vint 레벨과 기준전압(vrefd)를 비교하여 신호(Ncode_pre<0:5>)를 출력한다.

최종 P_레그 6비트 래치부(903)는 갱신 신호(update)에 응답하여 조절된 신호(Pcode_pre<0:5>)를 최종 신호(Pcode<0:5>)로 출력한다. 최종 신호(Pcode<0:5>)는 출력 드라이버와 ODT 장치의 임피던스를 조절하는 신호로, 통상 최종 신호(Pcode<0:5>)는 캘리브레이션을 위한 캘리브레이션부의 드라이버/ODT 풀업이 아니라, 패드부에 위치한 DQ부의 드라이버 및 ODT 풀업 및 어드레스, 커멘드의 ODT 풀 업에 인가된다.

최종 N_레그 6비트 래치부(905)는 갱신 신호(update)에 응답하여 조절된 신호(Ncode_pre<0:5>)를 최종 신호(Ncode<0:5>)로 출력한다. 최종 신호(Ncode<0:5>)는 출력 드라이버의 임피던스를 조절하는 신호로, 통상 최종 신호(Ncode<0:5>)는 캘리브레이션을 위한 캘리브레이션부의 드라이버 풀다운이 아니라, 패드부에 위치한 DQ부의 풀다운에 인가된다.

도 10은 도 9에 도시된 조절 제어 신호 생성부의 일예로서, 조절 인에이블부(1010)와, 최대 비트 카운터부(1011)와, 갱신부(1012)와, 조절 발진부(1013)와, 영역 조절 제어부(1014)를 구비한다.

도 10에서, 조절 인에이블부(1010)는 조절 인에이블 펄스 신호(Cal_enp)를 수신하여 조절 인에이블 신호(Cal_en)를 출력한다.

조절 발진부(1013)는 조절 인에이블 신호(Cal_en)에 응답하여 제 1 및 제 2 조절 인에이블 펄스 신호(Cen_1st, Cen_2nd)를 출력한다.

최대 비트 카운터부(1011)는, 조절 인에이블 신호(Cal_en)가 인에이블되어 있는 동안, 제 2 조절 인에이블 펄스 신호(Cen_1st, Cen_2nd)의 토글링 횟수를 카운트하는 회로이다. 카운트 결과, 최대 비트 카운터부(1011)내에 설정된 최대 카운터 횟수와 동일한 경우, 조절 동작을 중지하기 위한 정지 신호(stop)를 출력하여 조절 인에이블부(1010)에 인가한다. 정지 신호(stop)를 수신한 경우, 조절 인에이블부(1010)의 동작은 중지된다.

갱신부(1012)는 정지 신호(stop)에 응답하여 신호(update)를 출력하며, 신호 (update)에 응답하여 신호(Pcode<0:5>)가 재조절된다.

영역 조절 제어부(1014)는 제 1 및 제 2 조절 인에이블 펄스 신호(Cen_1st, Cen_2nd)를 수신하여 제 1 및 제 2 조절신호(CPcal, CNcal)를 출력한다. 도 14에 도시된 바와같이, 제 1 조절신호(CPcal)의 라이징 에지는 제 2 조절 인에이블 펄스 신호(Cen_2nd)의 라이징 에지에 동기되고, 제 1 조절신호(CPcal)의 폴링 에지는 제 1 조절 인에이블 펄스 신호(Cen_1st)의 폴링 에지에 동기된다. 또한, 제 2 조절신호(CNcal)의 라이징 에지는 제 2 조절 인에이블 펄스 신호(Cen_2nd)의 폴링 에지에 동기되고, 제 2 조절신호(CNcal)의 폴링 에지는 제 1 조절 인에이블 펄스 신호(Cen_1st)의 라이징 에지에 동기된다. 도 10에서, 영역 조절 제어부(1014)의 출력신호(CPcal)는 출력 드라이버의 풀업 임피던스와 ODT 장치의 임피던스를 조절하는 신호이고, 출력신호(CNcal)는 출력 드라이버의 풀다운 임피던스를 조절하는 신호이다.

도 11은 도 9에 도시된 P_레그 조절부의 일예로서, 출력 드라이버&ODT P_레그부(1101)와, 2단 비교 증폭부(1102)와, 업-다운 비트 카운터부(1103)과, 최소&최대 정지부(1104)를 구비한다.

출력 드라이버&ODT P_레그부(1101)는 DQ부의 드라이버 풀업 및 DQ, 어드레스, 커멘드의 ODT로 쓰이는 기준 임피던스를 갖는 풀업부로써, ZQ부의 임피던스에 맞춰 풀업 임피던스를 맞추게된다. 실제 DQ부의 드라이버 풀업 및 DQ, 어드레스, 커멘드의 ODT부는 이 기준 풀업부 여러 개로 구성되어 해당되는 임피던스를 구현한다. 예로, ZQ가 240 오옴이면 캘리브레이션부의 출력 드라이버 및 ODT P_레그부 (1101)는 캘리브레이션에 의해 240 오옴을 가지는 임피던스 소자가 된다. DQ부의 ODT 임피던스가 120 오옴을 원한다면, 캘리브레이션부의 출력 드라이버 및 ODT P_레그부(1101)와 동일하게 구성된 여러 풀업 소자 중 두 개를 턴온하여 120 오옴을 가지는 ODT를 구현하는 것이다. 즉, 캘리브레이션부의 출력 드라이버 및 ODT_P레그부(1101)는 DQ부의 풀업 드라이버, ODT 및 어드레스, 커멘드의 ODT로 쓰이는 동일한 소자로 구성된 것이다. 캘리브레이션부의 출력 드라이버 및 ODT P_레그부(1101)는 위의 것을 대표하는 것으로 ZQ 의 저항에 맞게 출력 드라이버 및 ODT P_레그부(1101)를 Pcode_pre<0:5>로 주기적으로 턴온되는 값을 변경하면서 ZQ 임피던스와 같은 레벨이 되도록 하는 소자일 뿐이다.

Pcode_pre<0:5>에 의해 임피던스가 확정되면, 이를 DQ부 및 어드레스 및 커멘드의 동일한 소자에 보내게 되는 것이다. 이때, 실질적으로 보내지는 것이 캘리브레이션 중간, 중간의 값이 아니라, 3번을 수행하고, 최종값 pcode<0:5>를 보내는 것이다.

2단 비교 증폭부(1102)는 입력 신호의 레벨 차이를 감지하며, 업-다운 비트 카운터부(1103)는 2단 비교 증폭부(1102)의 출력 신호(up_dnz)에 응답하여 신호(Pcode_pre<0:5>)를 1 스텝씩 증가 또는 감소시킨다.

최소&최대 정지부(1104)는 신호(Pcode_pre<0:5>)가 "000000" 또는 "111111"인 경우, 업-다운 비트 카운터부(1103)의 동작을 디스에이블시키기 위한 신호(Pcal_stopz)를 출력한다. 일반적으로, 신호(Pcode_pre<0:5>)가 "000000" 또는 "111111"인 경우는 ZQ 단자에 외부저항이 연결되지 않은 경우이다. 통상, ZQ 단자 에 외부저항이 연결되지 않은 경우에는 신호(Pcode_pre<0:5>)의 값이 계속적으로 증감을 반복할 수 있으므로, 본 발명에서는 최소&최대 정지부(1104)를 제공하여 이러한 반복적인 동작을 사전에 차단하는 효과를 얻을 수 있다.

도 12는 도 9에 도시된 N_레그 조절부의 일예로서, 출력 드라이버 N_레그부(1201)와, 2단 비교 증폭부(1202)와, 업-다운 비트 카운터부(1203)와 최소&최대 정지부(1204)구비한다.

출력 드라이버 N_레그부(1201)는 Pcode_pre<0:5>로 조절되는 출력 드라이버 및 ODT P_레그부(1101)의 출력과 연결되어 있다. 출력 드라이버 N_레그부(1201)도 DQ부의 풀다운부의 기준으로 사용되는 소자로써 Pcode_pre<0:5>로 조절되는 출력 드라이버 및 ODT P_레그부(1101)가 240 오옴을 가지게 된다면, 출력 드라이버 N_레그부(1201)도 240 오옴의 소자로 되게 하는 것이다. 위에서 출력 드라이버 및 ODT P_레그부(1101)를 설명했던 것과 같이 DQ부의 풀다운 드라이버의 스트렝스(strength)가 60 오옴을 원한다면, 캘리브레이션부의 출력 드라이버 N_레그부(1201)와 동일하게 구성된 여러 풀다운 소자 중 4개를 턴온하여 60 오옴을 가지는 풀다운 드라이버를 가지는 것이다. 즉, 캘리브레이션부의 출력 드라이버 N_레그부(1201)는 DQ부의 풀다운으로 쓰이는 동일한 소자로 구성된 것이다. 캘리브레이션부의 출력 드라이버 N레그부(1201)는 위의 것을 대표하는 것으로 출력 드라이버 및 ODT P_레그부의 저항에 맞게 출력 드라이버 N_레그부(1201)를 Nnode_pre<0:5>로 주기적으로 턴온되는 값을 변경하면서 출력 드라이버 및 ODT P_레그부 임피던스와 같은 레벨이 되도록 하는 소자일 뿐이다.

Nnode_pre<0:5>에 의해 임피던스가 확정되면, 이를 DQ부 풀다운의 동일한 소자에 보내게 되는 것이다. 이때, 실질적으로 보내지는 것이 캘리브레이션 중간, 중간의 값이 아니라, 3번을 수행하고, 최종 값 Ncode<0:5>를 보내지는 것이다.

2단 비교 증폭부(1202)와 업-다운 비트 카운터부(1203)와 최소&최대 정지부(1204)의 기능과 동작은 도 11의 경우와 사실상 동일하다.

도 13은 도 9내지 12에 도시된 회로의 동작을 설명하는 파형도이다.

도 13에서 알 수 있듯이, 펄스 신호(Cal_enp)에 의하여 인에이블 신호(Cal_en)가 하이 레벨로 인에이블된다. 인에이블 신호(Cal_en)가 인에이블되어 있는 동안, 조절 발진부(calibration oscillator: 1013)에 의하여 제 1 및 제 2 조절 인에이블 신호(Cen_1st, Cen_2nd)가 생성된다. 펄스 신호인 제 2 조절 인에이블 신호(Cen_1st, Cen_2nd)의 토글링 횟수가 최대 비트 카운터부(1011)에서 설정한 최대 비트의 수와 동일한 경우, 갱신부(1012)는 신호(update)를 출력한다. 신호(update)가 인에이블되면 도 9에 도시된 최종 P_ 레그 6비트 래치부(903)에 의하여 현재의 신호(Pcode<0:5>)는 신호(Pcode_pre<0:5>)로 대체된다.

도 13에서, 조절 동작(calibration operation)에 의하여 신호(Pcode_pre<0:5>)의 값이 011100 -> 111100 -> 000010으로 1 스텝씩 증가하는 방향으로 조절되는 경우를 나타낸다. 신호(Pcode<0:5>)는 신호(update)가 신호가 인에이블되는 경우, 신호(Pcode_pre<0:5>)의 최종 값이 신호(Pcode<0:5>)로 대체됨을 알 수 있다.

도 14는 도 11에 도시된 회로 블록의 동작을 보다 상세히 설명하기 위한 파 형도이고, 도 15는 도 11과 도 12에 사용된 2 단 비교 증폭기의 일예이다.

전술한 바와같이, 조절 동작은 조절 인에이블 신호(Cal_en)이 하이 레벨인 동안 이루어진다. 도 11에서, 2 단 비교 증폭기(1102)는 입력 단자(in, inz)로 인가되는 입력신호를 1 차 증폭하여 제 1 차 증폭신호(d0z, d0)를 생성한다. 그 다음, 제 1 차 증폭신호(d0z, d0)를 재차 증폭하여 제 2 차 증폭신호(d1z, d1)를 생성한다. 도 15에서 알 수 있듯이, 제 2 차 증폭신호(d1z, d1)에 의하여 출력신호(up_dnz)의 논리 레벨이 결정된다.

도 14에서 알 수 있듯이, 제 1 차 증폭신호(d0z, d0)의 전압차가 큰 경우 제 2 차 증폭신호(d1z, d1)의 전압차도 크다. 따라서, 도 11에 도시된 2단 비교 증폭기의 출력신호(up_dnz)는 안정된 논리 레벨을 가진다. 즉, 도 14의 ①과 ②에서와 같이, 신호(Cen_1st)와 신호(Cen_2nd)를 앤드 연산하여 얻은 신호(CPcal)의 라이징 에지 타이밍에 증폭신호(d1z)가 로우 레벨인 경우에 출력신호(up_dnz)는 로우 레벨이다.

그러나, 도 14의 ③의 경우와 같이, 제 1 차 증폭신호(d0z, d0)의 전압차가 작은 경우 제 2 차 증폭신호(d1z, d1)의 전압차도 작다. 이 경우, 출력신호(up_dnz)는 도 14에서와 같이 중간 레벨의 값을 갖는 경우가 있다. 본 발명의 경우, 종래 도 5, 6에서 Cen_2nd가 인버터를 거친 신호가 업-다운 비트 카운트부의 입력 calp로 들어가게 되는데, 도 8에서 3영역에서 처럼 캘리브레이션 중간 시점의 불안정한 up_dnz의 레벨을 Cen_2nd의 로오 레벨에서 그대로 받아들이고 있고, 도 14에서 신호(CPcal)가 로오 레벨인 동안 조절 동작을 수행하다가 로오 레벨에서 하 이 레벨로 천이하는 순간의 최종값을 래치한 후 하이 구간의 일정시간 홀딩하는 시간을 가져 up_dnz가 하이 또는 로오 레벨로 확정된 후 3의 폴링 에지에서 확정된 안전한 레벨을 드라이버 및 ODT 캘리브레이션을 위한 입력으로 사용하게 한다.

따라서, 신호(CPcal)의 폴링 에지에 동기되어 출력되는 신호(up_dnz)는 하이 또는 로우 레벨중의 하나이다. 따라서, 도 14의 ③의 경우와 같이, 제 1 차 증폭신호(d0z, d0)의 전압차가 적은 경우에도, 신호(Pcode_pre<0:5>)는 "000010"에서 "100010" 로 증가하거나 "111100"로 감소될 것이다. 즉, 종래의 기술을 설명하는 도 8의 케이스 3(case 3)와 같이, 예상하지 못한 값으로 천이하는 경우를 방지할 수 있다.

출력 드라이버의 풀 다운 임피던스 조절 방식은 지금까지 설명한 출력 드라이버의 풀업 임피던스와 ODT 장치의 임피던스 조절과 동일하다. 참고로, 도 14에 도시된 신호(CNcal_pre, Ncal_en, CNcal)의 파형도는 출력 드라이버의 풀 다운 임피던스 조절시 사용되는 신호의 타이밍을 나타내기 위하여 도시하였다.

이상에서 설명한 바와같이, 본 발명에 따른 출력 드라이버의 임피던스와 ODT 장치의 임피던스를 조절하는 경우, 종래의 경우와 달리 불안정한 레벨의 값을 받아들이지 않게 하여 임피던스 조절용 제어 신호의 증감을 1스텝씩 제어할 수 있고 온도와 전압의 변동에 따른 캘리브레이션을 해당 영역에 반영 및 최소 및 최대 중지(Min & Max Stop)부를 두어 캘리브레이션 임피던스가 가지는 최고, 최하의 값을 가졌을 때 그 상태를 중지시켜 TDBI와 같이 많은 디바이스를 한 번에 테스트하기 위 해 ZQ 핀을 각각 연결하지 못하고 플로팅으로 했을 경우, 최상의 값에서 멈추게 하여, ODT가 없는 형태로 리시버를 만들어 정상 입력을 받아들일 수 있게 하여 정상적인 테스트를 할 수 있다.

Claims

동기식 메모리 장치의 ODT 조절 방법에 있어서,

(a)조절 동작 모드 진입을 나타내는 조절 인에이블 신호 발생 단계;

(b)일정 시간 간격마다 ODT 조절을 위한 코드 신호를 순차적으로 발생하는 단계;

(c)상기 조절 인에이블 신호에 기초하여 발생하는 제 1 제어 신호를 생성하는 단계;

(d)상기 제 1 제어 신호를 상기 순차적으로 발생되는 코드 신호중에서 마지막 코드 신호를 래치하여, 드라이버 및 ODT 임피던스 조절 신호로 사용하는 단계를 구비하는 동기식 메모리 장치의 ODT 조절 방법.
제 1 항에 있어서,

상기 (b)단계에서 순차적으로 발생하는 코드 신호 각각은 1 스텝씩 증가하거나 1 스텝씩 감소하며,

상기 1 스텝은 1 비트를 나타내는 것을 특징으로 하는 동기식 메모리 장치의 ODT 조절 방법.
동기식 메모리 장치의 ODT 조절 방법에 있어서,

(a)조절 동작을 시작하기 위한 조절 인에이블 신호(Cal_enp)를 발생하는 단 계;

(b)상기 조절 인에이블 신호에 응답하여 제 1 내지 제 3 의 조절 제어 신호(CPcal, CNcal, update)를 생성하는 단계;

(c)상기 제 1 조절 제어신호(CPcal)에 응답하여 상기 메모리 장치의 출력 드라이버의 풀업 임피던스를 조절하는 제 1 예비 신호(Pcode_pre<0:5>)를 출력하는 단계;

(d)상기 제 2 조절 제어신호(CNcal)에 응답하여 상기 메모리 장치의 상기 출력 드라이버의 풀다운 임피던스를 조절하는 제 2 예비 신호(Ncode_pre<0:5>)를 출력하는 단계;

(e)상기 제 3 신호(update)에 응답하여 상기 제 1 및 제 2 예비신호를 상기 출력 드라이버의 풀업 및 풀다운 드라이버의 임피던스를 조절부에 인가하는 단계로 이루어지는 동기식 메모리 장치의 ODT 조절 방법.
제 3 항에 있어서, 상기 제 1 예비신호는 상기 메모리 장치의 ODT 회로에도 인가되는 것을 특징으로 하는 동기식 메모리 장치의 ODT 조절 방법.
제 4 항에 있어서, 상기 (c) 단계는 기준전압과 상기 ODT 회로의 노드 전압을 비교하여 단계를 더 포함하는 것을 특징으로 하는 동기식 메모리 장치의 ODT 조절 방법.
제 4 항에 있어서, 상기 (d) 단계는 기준전압과 상기 제 1 예비 신호를 비교하여 단계를 더 포함하는 것을 특징으로 하는 동기식 메모리 장치의 ODT 조절 방법.