KR20130102396A - 반도체 메모리의 불량 스크린 장치 - Google Patents

반도체 메모리의 불량 스크린 장치 Download PDF

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KR20130102396A
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Abstract

본 발명의 일 실시예에 따른 반도체 메모리의 불량 스크린 장치는 입력전압과 기준전압을 비교하여, 활성화신호를 생성하는 전압 비교부; 상기 활성화 신호에 응답하여, 상기 입력전압을 승압시켜 승압된 승압전압을 발생하고, 상기 승압전압을 상기 입력전압으로 피드백 하는 전압 발생부; 및 상기 전압 발생부에 연결되어, 상기 활성화 신호가 발생되는 횟수를 카운트하는 카운터부를 포함하는 반도체 메모리의 불량 스크린 장치를 제공한다.

Description

반도체 메모리의 불량 스크린 장치{Quality Screen Device of Semiconductor Memory}
본 발명의 기술적 사상은 반도체 메모리의 불량 스크린 장치에 관한 것으로서, 특히, 메모리 어레이의 각각의 워드라인에 대한 단락 여부를 스크린하는 반도체 메모리의 불량 스크린 장치에 관한 것이다.
반도체 제품에서 W/L(word line)의 불량여부를 스크린(screen)하는 것이 필요하다. 복수개의 로(Row) 어드레스(Address) 한번에 테스트하여 테스트 시간을 줄이는 방법이 제시되고 있으나, 테스트 시간이 줄어드는 만큼, 변별력이 떨어지는 문제가 있다. 따라서, 모든 W/L에 대해서 짧은 시간 내에 전류의 변화를 측정하여 불량을 검출하는 기술이 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는 승압전압 발생회로를 이용하여 모든 W/L(word line)에 대해서 공정상 할당할 수 있는 시간 내에 반도체 메모리의 불량을 스크린하는 장치를 제공하는데 있다.
상기 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리의 불량 스크린 장치는 입력전압과 기준전압을 비교하여, 활성화신호를 생성하는 전압 비교부; 상기 활성화 신호에 응답하여, 상기 입력전압을 승압시켜 승압된 승압전압을 발생하고, 상기 승압전압을 상기 입력전압으로 피드백 하는 전압 발생부; 및 상기 전압 발생부에 연결되어, 상기 활성화 신호가 발생되는 횟수를 카운트하는 카운터부를 포함하는 반도체 메모리의 불량 스크린 장치를 제공한다.
바람직하게는, 상기 반도체 메모리의 불량 확인 장치는, 카운트한 횟수가 목표 설정값 이상인지 여부를 판단하는 판단부를 더 포함하고, 상기 판단부는 카운트한 횟수가 목표 설정값 이상인 경우, 반도체 메모리를 불량으로 판단한다.
바람직하게는, 상기 반도체 메모리의 불량 스크린 장치는 상기 목표 설정값이 2n-1 보다 크고 2n 보다 작거나 같은 경우, n개(단, n은 2 이상의 정수)의 카운트 신호를 통하여 카운트 횟수를 판단한다.
바람직하게는, 상기 반도체 메모리의 불량 스크린 장치는 상기 n 개의 카운트 신호가 특정 조합을 가질 때, 품질출력신호를 온(On) 되도록 하여 반도체 메모리를 불량으로 판단한다.
바람직하게는, 상기 반도체 메모리의 불량 스크린 장치는 카운트한 횟수를 출력하는 출력부를 더 포함한다.
바람직하게는, 상기 전압 발생부는, 상기 활성화 신호에 의하여 인에이블 되는 발진기; 및 상기 발진기에서 출력되는 발진신호에 응답하여 상기 승압전압을 발생하는 펌핑회로(PMP)를 포함한다.
바람직하게는, 상기 반도체 메모리의 불량 확인 장치는, 상기 발진기의 상승엣지에서 온 또는 오프로 변하는 제1 카운트 신호를 발생시킨다.
바람직하게는, 상기 반도체 메모리의 불량 확인 장치는, 상기 제1 카운트 신호의 상승엣지에서 온 또는 오프로 변하는 제2 카운트 신호를 발생시킨다.
바람직하게는, 상기 카운터부는 상기 활성화 신호에 의하여 인에이블된다.
바람직하게는, 상기 카운터부는 리셋 신호 및 발진 신호를 입력 받아서, 제1 카운트 신호를 생성하는 제1 서브 카운터부; 상기 리셋 신호 및 상기 제1 내지 제k 카운트 신호(단, k는 1 이상의 정수)를 입력 받아서, 제2 내지 제k+1 카운트 신호를 각각 생성하는 제2 내지 제k+1 서브 카운트부를 포함하고, 상기 제1 내지 제k+1 카운트 신호들이 특정 조합인 경우, 온(On)되는 카운트 신호를 출력한다.
바람직하게는, 상기 반도체 메모리는 랜덤 억세스 메모리이다.
상기 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 메모리의 불량 스크린 장치는 복수의 워드라인에 대하여 각각 어드레스를 갖는 반도체 메모리 어레이; 및 상기 복수의 워드라인에 연결된 불량 스크린 장치를 포함하고, 상기 불량 스크린 장치는, 입력전압과 기준전압을 비교하여, 활성화신호를 생성하는 전압 비교부; 상기 활성화 신호에 응답하여, 상기 입력전압을 승압시켜 승압된 승압전압을 발생하고, 상기 승압전압을 상기 입력전압으로 피드백 하는 전압 발생부; 및 상기 전압 발생부에 연결되어, 상기 활성화 신호가 발생되는 횟수를 카운트하는 카운터부를 포함하는 반도체 메모리 장치를 제공한다.
바람직하게는, 상기 불량 스크린 장치는, 카운트한 횟수가 목표 설정값 이상인지 여부를 판단하는 판단부를 더 포함하고, 상기 판단부는 카운트한 횟수가 목표 설정값 이상인 경우, 반도체 메모리를 불량으로 판단한다.
바람직하게는, 상기 목표 설정값이 2n-1 보다 크고 2n 보다 작거나 같은 경우, n개의 카운트 신호를 통하여 카운트 횟수를 판단한다.
바람직하게는, 상기 n 개의 카운트 신호가 특정 조합을 가질 때, 품질출력신호를 온(On) 되도록 하여 반도체 메모리를 불량으로 판단한다.
상술한 바와 같은 본 발명에 따른 승압 전압 발생 회로는 모든 W/L에 대해서 공정상 할당할 수 있는 시간 내에 반도체 메모리의 불량을 스크린 할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 승압 전압 발생 회로의 블록도이다.
도 2는 도 1의 승압전압 발생회로에서, 활성화신호에 따른 승압전압의 변화를 나타내는 파형도들이다.
도 3는 본 발명의 제2 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 4는 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 5는 본 발명의 제4 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 6은 본 발명의 제5 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 7(a)는 본 발명의 다양한 실시예들에 따른 승압 전압 발생 회로에 포함되는 카운터부를 구체적으로 설명하는 블록도이다.
도 7(b)는 본 발명의 다양한 실시예에 따른 승압 전압 발생 회로에 포함되는 카운터부를 구체적으로 나타내는 블록도이다.
도 8은 본 발명의 다양한 실시예에 따른 승압 전압 발생 회로에 포함되는 카운터부와 판단부를 구체적으로 나타내는 도면이다.
도 9는 본 발명의 다양한 실시예에 따른 승압 전압 발생 회로에 활성화신호가 인가되는 경우, 리셋신호, 발진신호, 제1 서브 카운트 신호, 제2 서브 카운트 신호, 제3 서브 카운트 신호, 품질출력신호를 각각 도시하는 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 불량을 확인하는 방법을 나타내는 플로우 차트이다.
도 11은, 예시적으로, 메모리 장치인 DDR-SDRAM의 회로 블락들을 보여준다.
도 12는 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 13은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 14은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 승압 전압 발생 회로의 블록도이다.
도 1을 참조하면, 승압전압 발생회로(100)는 전압 비교부(COM), 전압 발생부(GEN) 그리고 카운터부(CNT)를 포함한다.
승압전압 발생회로(100)는 반도체 메모리 장치에 포함되어 있을 수 있다. 이때, 반도체 메모리 장치는, DRAM(dynamic random access memory) 일 수 있다. 다만 이에 한정되지 않으며, 그 밖에 컴퓨터 또는 그 외의 전자 디바이스 내에, 내부의 반도체 집적회로들로서 제공될 수 있는 RAM(random-access memory), ROM(read only memory), SDRAM(synchronous dynamic random access memory) 및 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리를 포함하는 다수의 상이한 타입의 메모리, 솔리드 스테이스 디스크(Solid State Disk) 및 하드 디스크 드라이브(Hard Disk Drive) 기타 다른 대용량 저장장치가 가능하다.
전압 비교부(COM)는 입력전압(Vin)을 소정의 기준전압(Vref)과 비교한다. 전압 비교부(COM)는, 비교 결과에 따라서 활성화 신호(ACS)를 출력한다.
전압발생부(GEN)는 활성화 신호(ACS) 및 입력전압(Vin)을 전압비교부(COM)로부터 수신한다. 전압 발생부(GEN)는 활성화 신호(ACS)에 응답하여 입력전압(Vin)을 특정값만큼 승압시켜서 승압전압(Vpp)을 발생한다. 승압전압(VPP)의 레벨이 소정의 목표 레벨 이상으로 높아진 경우에는, 전압 비교부(COM)는 활성화 신호(ACS)를 출력하지 않는다. 또한, 전압 발생부(GEN)는 더 이상 승압동작을 하지 않고 승압전압(Vpp)이 안정한 레벨을 유지하게 된다.
카운터(CNT)는 승압전압(Vpp)이 안정한 레벨을 유지하기까지 승압동작의 횟수를 카운트한다. 승압 동작의 횟수가 일정 수준 이상인 경우, 반도체 메모리의 해당 워드 라인을 불량으로 판단할 수 있다. 또한, 승압 동작의 횟수가 일정 수준 미만인 경우, 반도체 메모리의 해당 워드 라인을 불량이 아닌 것으로 판단할 수 있다. 카운터(CNT)는 승압동작의 횟수가 일정수준 이상인지 여부를 통하여 출력할 수 있다. 본 발명의 일 실시예에서, 카운터(CNT)는 승압 동작의 횟수를 출력신호(COUT)를 통하여 출력할 수 있다.
반도체 메모리의 워드라인이 불량인지 여부의 판단은, 반도체 제조 후에, 품질 검사단계에서 할 수 있다. 또한, 반도체 메모리의 워드라인이 불량인지 여부의 판단은, 해당 반도체 메모리의 사용 중에 할 수 있다. 또한, 반도체 메모리의 워드라인이 불량인지 여부의 판단은, 승압전압(Vpp)이 출력되는 경우마다 행하여 질 수 있다. 또한 반도체 메모리의 위드라인이 불량인지 여부의 판단은, 각각의 로(Row) 어드레스(address) 마다 할 수 있다.
반도체 메모리의 워드라인이 불량으로 판단된 경우, 그 어드레스에 해당하는 워드라인을 사용하지 않을 수 있다. 본 발명의 다른 실시예에서는, 반도체 메모리의 워드라인이 불량으로 판단된 경우, 불량으로 판단된 워드라인을 리던턴트(redundant) 워드라인으로 대체할 수 있다.
도 2는 도 1의 승압전압 발생회로(100)에서, 활성화신호(ACS)에 따른 승압전압(VPP)의 변화를 나타내는 파형도들이다.
도 2를 참조하면, 전압 발생부(GEN)는 연속적인 활성화 신호(ACS)를 수신하는 동안에, 계속적으로 승압한다. 본 예에서는 5번의 승압 동작에 대하여 설명한다. 카운터는 5번을 카운팅한다. 이때, 전압 발생부는 5번 승압한다. 또한, 전압 발생부는 전압 비교부로 4번의 피드백을 한다. 이러한 경우, 카운팅한 승압 횟수가 목표 설정값 이하라고 판단할 수 있다. 이러한 경우, 해당 반도체 메모리의 워드라인을 불량이 아니라고 판단 할 수 있다. 만약, 카운터에서 카운팅한 승압 횟수가 목표 설정값 이상이라면, 기준전압(Vref)이 높다는 의미이다. 기준전압(Vref)이 높다는 것은 워드라인(WL)이 비트라인(BL)과 마이크로 브릿지(Micro Bridge)를 통하여 단락(Short)되었다는 것을 의미한다. 예를들어, 본 발명의 일 실시예에서는 카운팅 횟수가 8번 이상 이라면 반도체 메모리를 불량으로 판단할 수 있다. 다만, 카운팅 횟수가 몇 번 이상이 되어야 불량으로 판단하는지는 각각의 반도체 메모리의 적용예에 따라서 다를 수 있고, 본 발명의 권리범위를 제한하지 않는다.
도 3는 본 발명의 제2 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 3을 참조하면, 승압전압 발생회로(300)는 도 1의 승압전압 발생회로(100)와 동일하게, 전압 비교부(COM), 전압 발생부(GEN) 그리고 카운터부(CNT)를 포함한다. 다만, 승압전압 발생회로(300)의 전압 발생부(GEN)는 발진기(OSCL) 및 펌핑부(PMP)를 포함할 수 있다. 발진기(OSCL)는, 예를들어, 링 발진기(ring oscillator)일 수 있다. 발진기(OSCL)는 활성화신호(ACS)에 반응하여 한 주기의 발진을 한다. 이러한 한 주기의 발진 동안, 카운트부(CNT)는 1회를 카운팅할 수 있다. 이러한 한 주기의 발진 동안, 펌핑부(PMP)는 입력전압(Vin)을 특정값 만큼 승압하고 승압전압(Vpp)를 출력한다. 본 실시예에서, 발진기(OSCL)에서 출력되는 신호를 통해서 카운팅 하는 것으로 도시하였다. 카운트부(CNT)는 발진기(OSCL)에 연결되거나, 펌핑부(PMP)에 연결되어 카운팅 할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 4를 참조하면, 승압전압 발생회로(400)는 도 1의 승압전압 발생회로(100)와 동일하게, 전압 비교부(COM), 전압 발생부(GEN) 그리고 카운터부(CNT)를 포함한다. 다만, 승압전압 발생회로(400)의 카운트부(CNT)는 활성화 신호(ACS)를 수신하여 승압되는 횟수를 카운팅할 수 있다. 활성화 신호(ACS)를 수신하는 횟수를 카운팅한다면, 카운트부(CNT)는 전압 발생부(GEN)에 직접적으로 연결되지 않은 상태로, 발진 횟수를 카운팅할 수 있게 된다. 예를들어, 카운트부(CNT)는 활성화 신호(ACS)의 지속시간을 활성화 신호(ACS)의 한 주기로 나누어서 발진 횟수를 카운팅할 수 있다. 본 발명의 다른 실시예에서는 카운트부(CNT)는 활성화 신호(ACS)의 지속시간에서 천이되는데 걸리는 시간을 제외한 시간을 활성화 신호(ACS)의 한 주기로 나누어서 발진 횟수를 카운팅할 수 있다.
도 5는 본 발명의 제4 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 5를 참조하면, 승압전압 발생회로(500)는 도 1의 승압전압 발생회로(100)와 동일하게, 전압 비교부(COM), 전압 발생부(GEN) 그리고 카운터부(CNT)를 포함한다. 다만, 승압전압 발생회로(500)의 카운트부(CNT)는 판단부(DET)에 연결되어 있다. 판단부(DET)는 카운트부 출력신호(COUT)을 입력 받을 수 있다. 판단부(DET)는 카운트부(CNT)에서 일정 횟수 이상으로 카운팅이 되는 경우, 검사 대상 메모리 장치의 워드라인를 불량으로 판단할 수 있다. 판단부(DET)는 불량인지 여부를 판단한 결과를 출력할 수 있다. 예를들어, 판단부(DET)는 품질출력신호(DOUT)를 로우(low)로 출력하여 검사 대상 반도체 메모리의 워드라인이 불량임을 나타낼 수 있다.
도 6은 본 발명의 제5 실시예에 따른 승압 전압 발생 회로를 나타내는 블록도이다.
도 6을 참조하면, 승압전압 발생회로(600)는 도 1의 승압전압 발생회로(100)와 동일하게, 전압 비교부(COM), 전압 발생부(GEN) 그리고 카운터부(CNT)를 포함한다. 다만, 승압전압 발생회로(600)의 판단부(DET)는 카운팅부(CNT)를 포함할 수 있다. 이러한 경우, 간접적으로 발진횟수를 카운팅할 수 있다. 예를들어, 최종적인 승압 전압(Vpp)과 전압 비교부(COM)로 처음 입력되는 입력전압(Vin)의 차이를 1회에 승압되는 전압으로 나눈 값이 발진횟수일 수 있다. 이러한 경우, 입력전압(Vin)은 승압 전압 발생 회로에 처음으로 입력 될 때의 전압을 의미할 수 있다. 이러한 경우, 최종적인 승압전압(Vpp)은 기준전압(Vref)를 의미할 수 있다. 본 발명의 다른 실시예에서, 판단부(DET)는 기준전압(Vref)과 입력전압(Vin)의 차이를 1회에 승합되는 전압으로 나눈 값을 이용하여 발진횟수를 구할 수 있다.
도 7(a)는 본 발명의 다양한 실시예들에 따른 승압 전압 발생 회로에 포함되는 카운터부를 구체적으로 설명하는 블록도이다.
도 7(a)을 참조하면, 카운터부(CNT)는 제1 서브 카운터부(Sub-CNT1), 제2 서브 카운터부(Sub-CNT2) 및 제3 서브 카운터부(Sub-CNT3)를 포함할 수 있다. 각각의 서브 카운터부는 리셋신호(Reset), 발진신호(OSC) 및 제1 내지 제3 서브 카운터신호(CNT1, CNT2, CNT3)에 대응하는 출력을 가질 수 있다.
즉, 제1 서브 카운터부(Sub-CNT1)는 발진신호(OSC)와 리셋신호(Reset)를 입력받아서, 제1 서브 카운터신호(CNT1)를 출력할 수 있다. 제2 서브 카운터부(Sub-CNT2)는 제1 서브 카운터신호(CNT1)와 리셋신호(Reset)를 입력받아서, 제2 서브 카운터신호(CNT2)를 출력할 수 있다. 제3 서브 카운터부(Sub-CNT3)는 제2 서브 카운터신호(CNT1)와 리셋신호(Reset)를 입력받아서, 제3 서브 카운터신호(CNT3)를 출력할 수 있다. 제1 서브 카운터신호(CNT1), 제2 서브 카운터신호(CNT2) 및 제3 서브 카운터신호(CNT3)는 낸드(NAND) 게이트에 입력되고, 낸드(NAND) 게이트는 카운터부 출력신호(COUT)를 출력할 수 있다.
즉, 제1 서브 카운터 신호(CNT1) 내지 제3 서브 카운터부(CNT3)는 리셋신호(Reset)에 의하여 모두 로우(low)로 리셋 될 수 있다. 또한, 제1 서브 카운터 신호(CNT1)는 발진신호(OSC)의 상승엣지 또는 하강엣지에 의하여 트리거될 수 있다. 또한, 제2 서브 카운터신호(CNT2)는 제1 서브 카운터신호의 상승엣지 또는 하강엣지에 의하여 트리거될 수 있다. 또한, 제3 서브 카운터 신호(CNT3)는 제2 서브 카운터 신호의 상승엣지 또는 하강엣지에 의하여 트리거 될 수 있다. 모든 서브 카운터 신호(CNT1, CNT2, CNT3)가 하이(high)인 경우, 카운터부 출력신호(COUT)가 로우(low) 또는 하이(high)로 될 수 있다.
이러한 경우, 서브 카운터 신호들(CNT1 내지 CNT3)의 조합이 0 내지 7을 나타낼 수 있다. 예를 들어, 제1 서브 카운터 신호(CNT1), 제2 서브 카운터 신호(CNT2), 및 제3 서브 카운터 신호(CNT3)가 하이(high)를 나타내는 경우, 카운터부 출력신호(COUT)는 이진수 111(2)를 나타낼 수 있다. 이러한 경우, 서브 카운터 신호들(CNT1 내지 CNT3)의 조합이 7을 나타낼 수 있다. 이는 발진신호가 7번 발진했다는 것을 의미한다.
따라서, 제1 서브 카운터 신호(CNT1), 제2 서브 카운터 신호(CNT2) 및 제3 서브 카운터 신호(CNT3)가 낸드(NAND) 게이트로 입력되는 경우, 카운터부 출력신호(COUT)는 로우(low)로 될 수 있다. 따라서, 본 실시예의 카운터는 7번 발진을 한 경우, 또는 7번 입력전압을 승압한 경우, 카운터부 출력신호(COUT)에 대응하여, 검사대상 반도체 메모리의 워드라인을 불량으로 판단할 수 있다.
도 7(b)는 본 발명의 일 실시예에 따른 승압 전압 발생 회로에 포함되는 카운터부(CNT)를 구체적으로 나타내는 블록도이다.
도 7(b)를 참조하면, 카운터부(CNT)는 제1 서브 카운터부(Sub-CNT1), 제2 서브 카운터부(Sub-CNT2), 제3 서브 카운터부(Sub-CNT3) 및 제4 서브 카운터부(Sub-CNT4)를 포함할 수 있다. 각각의 서브 카운터부는 리셋신호(Reset), 발진신호(OSC) 및 다른 서브 카운터 신호(CNT1 내지 CNT2)에 대응하는 출력을 가질 수 있다.
즉, 제1 서브 카운터부(Sub-CNT1)는 발진신호(OSC)와 리셋신호(Reset)를 입력받아서, 제1 서브 카운터신호(CNT1)를 출력할 수 있다. 제2 서브 카운터부(Sub-CNT2)는 제1 서브 카운터신호(CNT1)와 리셋신호(Reset)를 입력받아서, 제2 서브 카운터신호(CNT2)를 출력할 수 있다. 제3 서브 카운터부(Sub-CNT3)는 제2 서브 카운터신호(CNT1)와 리셋신호(Reset)를 입력받아서, 제3 서브 카운터신호(CNT3)를 출력할 수 있다. 제4 서브 카운터부(Sub-CNT4)는 제3 서브 카운터신호(CNT3)와 리셋신호(Reset)를 입력받아서, 제4 서브 카운터신호(CNT4)를 출력할 수 있다. 제1 서브 카운터신호(CNT1), 제2 서브 카운터신호(CNT2), 제3 서브 카운터신호(CNT3) 및 제4 서브 카운터신호(CNT4)는 낸드(NAND) 게이트에 입력되고, 낸드(NAND) 게이트는 카운터부 출력신호(COUT)를 출력할 수 있다. 이러한 경우, 낸드(NAND) 게이트의 각각의 입력에 인버터(inverter)를 추가하여, 목표 설정값(N)이 2N-1 보다 크고 2N 보다 작거나 같도록 설정할 수 있다.
본 실시예에서 제1 내지 제3 서브 카운터부가 하이(high)이고, 제4 서브 카운터부가 로우(low)인 경우, 출력신호(QOUT)가 로우(low)로 될 수 있다. 이러한 경우, 14번째 발진에서 출력신호(QOUT)가 하이(high)에서 로우(low)로 변동될 수 있다. 그리하여, 도 7(a)와 유사한 방식으로, 승압이 15번 이루어진 검사대상 반도체 메모리의 워드라인을 불량으로 판단할 수 있다.
도 8은 본 발명의 일 실시예에 따른 승압 전압 발생 회로에 포함되는 카운터부(CNT)와 판단부(DET)를 구체적으로 나타내는 도면이다. 도 9는 본 발명의 일 실시예에 따른 승압 전압 발생 회로에 활성화신호(ACS)가 인가되는 경우, 리셋신호(Reset), 발진신호(OSC), 제1 서브 카운트 신호(CNT1), 제2 서브 카운트 신호(CNT2), 제3 서브 카운트 신호(CNT3), 품질출력신호(DOUT)를 각각 도시하는 타이밍도이다.
도 8을 참조하면, 카운터부(CNT)는 도 7(a)와 동일하나, 이는 예시적인 것으로 도 7(b)와 같은 카운터부(CNT) 또는 다른 카운터부(CNT)로 대체될 수 있다. 판단부(DET)의 회로도 역시 예시적인 것으로, 이로 인하여 본 발명의 권리범위가 한정되는 것은 아니다.
도 8 및 도 9를 참조하면, 활성화 신호(ACS)에 응답하여 리셋신호(Reset)가 발생한다. 리셋신호(Reset)는 하이(high) 레벨을 갖는 펄스 신호로 발생된다. 리셋신호(Reset)에 의하여 품질출력신호(DOUT)는 하이(high)로 유지될 수 있다. 또한, 리셋신호(Reset)에 의하여 각각의 서브 카운터부는 리셋될 수 있다. 리셋신호(Reset)에 응답하여 발진신호(OSC)가 발진하기 시작한다.
발진신호(OSC)의 제1 펄스의 상승엣지에 의하여, 제1 서브 카운트 신호(CNT1)가 하이(high)으로 된다. 발진신호(OSC)의 제2 펄스의 상승엣지에 의하여, 제1 서브 카운트 신호(CNT1)가 다시 로우(low)로 된다. 즉, 발진신호(OSC)의 상승엣지에 응답하여, 제1 서브 카운트 신호(CNT1)가 트리거 된다.
제2 서브 카운트 신호(CNT2)는 제1 서브 카운트 신호(CNT1)의 하강 엣지에 응답하여 트리거된다. 즉, 제1 서브 카운트 신호(CNT1)의 제1 펄스의 하강 엣지에 응답하여, 제2 서브 카운트 신호(CNT2)가 하이(high)로 된다. 그리고, 제1 서브 카운트 신호(CNT1)의 제2 펄스의 하강 엣지에 응답하여 제2 서브 카운트 신호(CNT2)가 로우(low)로 된다.
제3 서브 카운트 신호(CNT2)는 제2 서브 카운트 신호의 하강 엣지에 응답하여 트리거 된다. 즉, 제2 서브 카운트 신호(CNT2)의 제1 펄스의 하강 엣지에 응답하여, 제3 서브 카운트 신호(CNT2)가 하이(high)로 된다.
이러한 경우, 발진신호의 제7 펄스에서 제1 서브 카운트 신호 내지 제3 서브 카운트 신호가 모두 하이(high)로 된다. 이에 따라서, 낸드(NAND) 게이트의 출력(QOUT)은 하이(high)에서 로우(low)로 된다. 또한, 품질출력신호(DOUT)는 하이(high)에서 로우(low)로 된다. 판단부(DET)의 출력이 하이(high)에서 로우(low)로 바뀌는 경우, 노어(NOR) 게이트의 출력은 로우(low)에서 하이(high)로 변동되고, 판단부(DET)의 스위치는 닫히게 된다. 품질출력신호(DOUT)가 하이(high)에서 로우(low)로 되는 경우, 승압전압을 일반적인 경우보다 크게 승압 시킨다고 판단할 수 있다. 이는 워드라인(WL)이 비트라인(BL)과 마이크로 브릿지를 통하여 단락(short)되었기 때문이다. 따라서, 본 반도체 메모리는 불량인 것으로 판단할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 불량을 확인하는 방법을 나타내는 플로우 차트이다.
도 10을 참조하면, 입력전압(Vin)을 기준전압(Vref)과 비교한다(S100). 입력전압(Vin)이 기준전압(Vref)보다 작다면, 활성화 신호를 생성하고 입력전압(Vin)보다 특정값 만큼 승압된 승압전압을 발생시킨다(S200). 이때 카운트부(CNT)는 승압되는 횟수를 카운팅한다(S300). 카운팅 횟수(CONT)와 목표 설정값(N)을 비교한다(S400). 카운팅 횟수(CONT)가 목표 설정값(N)보다 크다면, 반도체 메모리를 불량으로 확인한다(S510). 카운팅 횟수(CONT)가 목표 설정값(N)보다 크지 않다면, 승압된 전압을 입력전압으로 피드백 시킨다. 다시, 입력전압(Vin)을 기준전압(Vref)과 비교한다(S100). 입력전압(Vin)이 기준전압(Vref)보다 작다면, 상술한 과정을 다시 반복하고, 입력전압(Vin)이 기준전압(Vref)보다 크다면, 해당 반도체 메모리를 정상으로 확인(S520)할 수 있다.
도 11은, 예시적으로, 메모리 장치인 DDR-SDRAM의 회로 블락들을 보여준다. 본 실시예에서 설명되는 승압전압 발생회로(100)는 도 11과 같은 반도체 장치에 포함될 수 있다. 도 11을 참조하면, 메모리 장치(700)는 DRAM 셀을 포함하는 메모리 셀 어레이(701) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들과 승압전압 발생회로(100)를 구비할 수 있다.
타이밍 레지스터(702)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(702)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(702)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(704)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(704)에 저장될 수 있다. 프로그래밍 레지스터(704)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(706)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(706)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(708)를 통하여 칼럼 디코더(710)나 출력 버퍼(712)로 제공할 수 있다.
어드레스 레지스터(720)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(722)를 통하여 로우 디코더(724)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(708)를 통하여 칼럼 디코더(710)로 제공될 수 있다. 로우 어드레스 버퍼(722)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(724)로 제공할 수 있다. 또한, 어드레스 레지스터(720)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(726)로 제공할 수 있다.
로우 디코더(724)는 로우 어드레스 버퍼(722)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(701)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(710)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(701)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(700)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
감지 증폭기(730)는 로우 디코더(724)와 칼럼 디코더(710)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(712)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(732)를 통하여 메모리 셀 어레이(701)로 제공되며, 입출력 컨트롤러(734)는 데이터 입력 레지스터(732)를 통한 데이터 전달 동작을 제어할 수 있다.
도 12는 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 12를 참조하면, 전자 시스템(800)은 입력 장치(810), 출력 장치(820), 프로세서 장치(830) 및 반도체 장치(110)를 포함한다. 프로세서 장치(830)는 각각 해당하는 인터페이스를 통해서 입력 장치(810), 출력 장치(820) 그리고 반도체 장치(110)를 제어할 수 있다. 프로세서 장치(830)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(810)와 출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.
반도체 장치(110)는 도 11의 DDR-SDRAM(700)과 같은 휘발성 메모리 소자 또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 반도체 장치(110)는 본 발명의 실시예들에 따른 승압전압 발생회로(100)는 반도체 메모리(110)에 포함되어 있을 수 있다. 전압 비교부(COM)는 전압발생부(GEN)에서 생성된 입력전압(Vin)을 소정의 기준전압(Vref)와 비교한다. 전압 비교부(COM)는, 비교 결과에 따른 활성화 신호(ACS)를 출력하며, 전압 발생부(GEN)는 상기 활성화 신호(ACS)에 응답하여 입력전압(Vin)을 특정값만큼 승압시켜서 승압전압(Vpp)을 발생한다. 승압전압(VPP)의 레벨이 소정의 원하는 레벨 이상으로 높아진 경우에는, 전압 비교부(COM)는 활성화 신호(ACS)를 출력하지 않고, 승압전압(VPP)은 더 이상 승압동작을 하지 않고 안정한 레벨을 유지하게 된다. 이때, 카운터(CNT)는 전압 비교부(COM)에서 활성화 신호(ACS)가 발생되는 횟수를 카운트한다. 활성화 신호(ACS)의 발생횟수에 따라서, 반도체 메모리를 불량으로 판단할 수 있다.
도 13은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(900)은 인터페이스부(910), 컨트롤러(920) 그리고 반도체 장치(110)를 포함할 수 있다. 인터페이스부(910)는 메모리 시스템(900)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(910)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(910)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
컨트롤러(920)는 인터페이스부(910)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(920)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(110)를 액세스할 수 있다. 컨트롤러(920)는 반도체 메모리 장치(110)로부터 읽혀진 데이터(Data)를 인터페이스부(910)를 경유하여 호스트로 전달할 수 있다.
컨트롤러(920)는 버퍼 메모리(921)를 포함할 수 있다. 버퍼 메모리(921)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 장치(110)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 장치(110)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(921)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(900) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(921)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.
반도체 장치(110)에는 본 발명의 실시예들에 따라 승압전압 발생회로(100)가 배치될 수 있다.
반도체 장치(110)는 메모리 시스템(900)의 저장 매체로서 제공될 수 있다. 예를 들면, 반도체 장치(110)는 저항성 메모리 장치로 구현될 수 있다. 또는, 반도체 장치(110)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구현될 수 있다. 반도체 장치(110)는 복수의 메모리 장치를 포함할 수 있다. 저장 매체로서 반도체 장치(110)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 14은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 14을 참조하면, 메모리 시스템(1000)은 인터페이스부(910), 컨트롤러(1020) 그리고 반도체 장치(110)를 포함한다. 인터페이스부(910)는, 도 10에서 설명된 바와 같이, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 반도체 장치(110)는 승압전압 발생회로(100)를 포함하는 반도체 디스크 장치(SSD)로 구성될 수 있다. 메모리 시스템(1000)은 플래쉬 메모리 시스템으로 칭할 수 있다.
컨트롤러(1020)는 어드레스 변환 테이블(1022)이 구성되는 버퍼 메모리(1021)를 포함할 수 있다. 컨트롤러(1020)는 어드레스 변환 테이블(1022)을 참조하여 인터페이스부(910)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1020)는 반도체 장치(110)를 액세스하게 될 것이다.
도 13 및 도 14에 도시된 메모리 시스템(900, 1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(900, 1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
도 15를 참조하면, 컴퓨터 시스템(1100)은 시스템 버스(1150)에 전기적으로 연결되는 중앙 처리 장치(1110), 사용자 인터페이스(1120), 메모리(1130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1140)을 포함할 수 있다. 사용자 인터페이스(1120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1120) 또는 모뎀(1140)을 통해 제공되거나 중앙 처리 장치(1110)에 의해서 처리된 데이터는 메모리(1130)에 저장될 수 있다.
메모리(1130)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 승압전압 발생회로(100)가 배치되는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 모바일 장치인 경우, 컴퓨터 시스템(1100)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
COM : 전압 비교부 GEN : 전압 발생부
CNT : 카운터부 DET : 판단부
ACS : 활성화 신호 OSC : 발진신호
OSCL : 발진부 PMP : 펌핑신호
CNT1 : 제1 서브 카운터 CNT2 : 제2 서브 카운터
CNT3 : 제3 서브 카운터 DOUT : 품질출력신호
Reset : 리셋신호 Vref : 기준전압
Vin : 입력전압 Vpp : 승압전압

Claims (7)

  1. 입력전압과 기준전압을 비교하여, 활성화신호를 생성하는 전압 비교부;
    상기 활성화 신호에 응답하여, 상기 입력전압을 승압시켜 승압된 승압전압을 발생하고, 상기 승압전압을 상기 입력전압으로 피드백 하는 전압 발생부;
    상기 전압 발생부에 연결되어, 상기 활성화 신호가 발생되는 횟수를 카운트하는 카운터부;
    상기 반도체 메모리의 불량 확인 장치는, 카운트한 횟수가 목표 설정값 이상인지 여부를 판단하는 판단부; 및
    카운트한 횟수를 출력하는 출력부를 포함하고,
    상기 판단부는 카운트한 횟수가 목표 설정값 이상인 경우, 반도체 메모리를 불량으로 판단하고,
    상기 전압 발생부는, 상기 활성화 신호에 의하여 인에이블 되는 발진기; 및
    상기 발진기에서 출력되는 발진신호에 응답하여 상기 승압전압을 발생하는 펌핑회로(PMP)를 포함하는 반도체 메모리의 불량 스크린 장치.
  2. 제1항에 있어서, 상기 목표 설정값이 2n-1 보다 크고 2n 보다 작거나 같은 경우, n개(단, n은 2 이상의 정수)의 카운트 신호를 통하여 카운트 횟수를 판단하는 반도체 메모리의 불량 스크린 장치.
  3. 제2항에 있어서, 상기 n 개의 카운트 신호가 특정 조합을 가질 때, 품질출력신호를 온(On) 되도록 하여 반도체 메모리를 불량으로 판단하는 반도체 메모리의 불량 스크린 장치.
  4. 제1항에 있어서, 상기 카운터부는 상기 활성화 신호에 의하여 인에이블되는 반도체 메모리의 불량 스크린 장치.
  5. 제1항에 있어서, 상기 카운터부는
    리셋 신호 및 발진 신호를 입력 받아서, 제1 카운트 신호를 생성하는 제1 서브 카운터부;
    상기 리셋 신호 및 상기 제1 내지 제k 카운트 신호(단, k는 1 이상의 정수)를 입력 받아서, 제2 내지 제k+1 카운트 신호를 각각 생성하는 제2 내지 제k+1 서브 카운트부를 포함하고,
    상기 제1 내지 제k+1 카운트 신호들이 특정 조합인 경우, 온(On)되는 카운트 신호를 출력하는 반도체 메모리의 불량 스크린 장치.
  6. 제1항에 있어서, 상기 반도체 메모리는 랜덤 억세스 메모리인 반도체 메모리의 불량 스크린 장치.
  7. 반도체 메모리 장치에 있어서,
    복수의 워드라인에 대하여 각각 어드레스를 갖는 반도체 메모리 어레이; 및
    상기 복수의 워드라인에 연결된 불량 스크린 장치를 포함하고,
    상기 불량 스크린 장치는,
    입력전압과 기준전압을 비교하여, 활성화신호를 생성하는 전압 비교부;
    상기 활성화 신호에 응답하여, 상기 입력전압을 승압시켜 승압된 승압전압을 발생하고, 상기 승압전압을 상기 입력전압으로 피드백 하는 전압 발생부; 및
    상기 전압 발생부에 연결되어, 상기 활성화 신호가 발생되는 횟수를 카운트하는 카운터부를 포함하는 반도체 메모리 장치.
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