TWI390545B - 校準電路，包含該校準電路之半導體記憶裝置，及操作該校準電路之方法 - Google Patents

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Description

校準電路，包含該校準電路之半導體記憶裝置，及操作該校準電路之方法
本發明主張2008年4月30日申請之韓國專利申請案第10－2008－0040371號之優先權，該案之全文以引用的方式併入本文中。
本發明涉及用於在多種半導體積體電路中校準終端電阻值的一校準電路，及更特定言之，涉及一技術以減少在一校準電路中消耗的一電流量。
不同的半導體裝置，諸如CPU、記憶體、閘陣列等等，其等是作為IC晶片而實現的，被併入不同的電子產品中，諸如個人電腦、伺服器或工作站。在大多數情況下，這些半導體裝置每個都具有一接收電路，其用於經由一輸入襯墊接收自一晶片的外部傳輸的多種信號，及一輸出電路，其用於經由一輸出襯墊提供輸出信號到外部。
同時，由於電子產品的操作速率增加，介接於半導體裝置之間之一信號的擺動寬度(就是，邏輯上低信號狀態和邏輯上高信號狀態之間的電壓差)已逐漸減少。這是為了最小化傳遞一信號引入的延遲時間所致。然而，由於信號的擺動寬度減少，外部雜訊的影響增加，且信號的反射係數由於一介面終端內的一阻抗失配也變得嚴重。阻抗失配是由於外部雜訊、電源電壓變化、操作溫度變化、生產過程改變，或等等而產生的。當一阻抗失配存在時，以一高速率傳輸資料是困難的，且自半導體裝置的一輸出終端所 輸出的輸出資料可能是失真的。因此，當一接收方的一半導體裝置經由一輸入終端接收失真的輸出信號時，可能頻繁地引起諸如設定/維持失敗或決定一輸入位準的一錯誤等問題。
特定言之，記憶裝置，其等需要一高操作速率，使用在一積體電路晶片內圍繞一襯墊稱為'晶粒終端上'的一阻抗匹配電路用於解決上述問題。代表性地，在'晶粒終端上'方案下，一源終端是由一輸出電路在一傳輸方執行的，及一並行終端是由一終端電路執行的，該終端電路並行連接至在一接收方連接至輸入襯墊的一接收電路。
ZQ校準指示一程序以產生隨PVT(過程、電壓、溫度)的條件而變化的一校準代碼。終端電阻值(在記憶裝置的情況下，一DC襯墊方的終端電阻值)使用作為ZQ校準的結果產生的校準代碼而調整。(由於校準是使用一ZQ節點就是用於校準的一節點執行的，它稱為'ZQ校準'。)
在下文中，在一校準電路中用於控制電阻值之一校準代碼的產生將在下面描述。
圖1是一校準電路的電路圖，該校準電路用於按照一習知技術控制在一記憶裝置中的一終端電阻值。
參照圖1，習知的校準電路經組態為包含一校準單元110，其對應於直接地產生一校準代碼PCODE<0：N>的一部分，及一校準控制單元120用於控制校準單元110的一操作。
校準單元110包含一第一上拉電阻單元111、一第二上拉 電阻單元112、一下拉電阻單元113、比較器114和115、及計數器117和118。校準單元110產生校準代碼PCODE<0：N>和NCODE<0：N>，及校準單元110的操作是否是啟用的且校準單元110的操作時間是由校準控制單元120控制的。
在操作中，比較器114比較一ZQ節點的一電壓和一參考電壓VREF(其一般設定為VDDQ/2)以產生一UP/DOWN信號，該ZQ節點係藉由將一連接到一ZQ襯墊的參考電阻器101(其是晶片的一外部電阻器，一般是240 Ω)與第一上拉電阻單元111連接而產生。
計數器117接收UP/DOWN信號以產生一二進制代碼PCODE<0：N>，及使用產生的二進制代碼PCODE<0：N>開啟/關閉並行連接地第一上拉電阻單元111的電阻器以控制電阻值。第一上拉電阻單元111的控制的電阻值又影響ZQ節點的電壓，且上述的操作是重複的。就是，第一上拉電阻單元111被校準(也就是，上拉校準)使得第一上拉電阻單元111的一總電阻值(其一般是240 Ω)等於參考電阻器101的電阻值。
在上述的上拉校準期間產生的二進制代碼PCODE<0：N>被輸入第二上拉電阻單元112(其輿第一上拉電阻單元111有相同的構造並接收相同的代碼，產生相同的電阻值)以決定第二上拉電阻單元112的一總電阻值。其次，下拉校準操作啟動。與上拉校準的情況相似，下拉校準之執行係使用比較器115和控制器117使得一節點的一電壓等於參考電壓VREF，也就是，下拉電阻單元113的一總電阻值等 於第二上拉電阻單元112的一總電阻值。上拉校準代碼PCODE<0：N>和下拉校準代碼NCODE<0：N>是作為上述校準的結果而產生的，其被輸入半導體記憶裝置的輸出終端(DC襯墊方)的上拉和下拉電阻單元(其和校準單元的上拉和下拉電阻單元的構造相同)以決定終端電阻值。
也就是說，半導體記憶裝置的資料輸出電路使用由上拉校準代碼和下拉校準代碼決定的終端電阻值終止資料的輸入/輸出節點至一上拉位準(當一'high(高)'資料被輸出時)或下拉位準(當一'low(低)'資料被輸出時)以輸出資料。
上述校準操作的啟用是由校準控制單元120執行的。當一校準命令啟用時，校準控制單元120控制校準單元110以啟動校準操作。取決於校準操作模式(也就是，ZQInit、ZQOper、ZQCS)，校準控制單元120差異性控制校準操作時間。對校準操作模式(也就是，ZQInit、ZQOper、ZQCS)和校準控制單元120詳細的描述將會參考附圖在下文給出。
圖2依照校準操作模式(也就是，ZQInit、ZQOper、ZQCS)(JEDEC標準)顯示一校準命令(ZQC)真值表和時序參數。
校準命令(ZQC)藉由/CS(晶片選擇信號)、/RAS(列位址選通信號)、/CAS(行位址選通信號)、/WE(寫啟用信號)的一組合而被啟用，也就是，諸如在圖2上方顯示的/CS＝'Low'、/RAS＝'High'、/CAS＝'High'、/WE＝'High'。
校準被分成一長校準和一短校準，其是藉由在校準命令被啟用之一狀態下A10之邏輯位準係高還是低而決定的。
校準操作時間在圖2的下方顯示。詳細地，長校準包含兩種模式，也就是，在一電力開啟後首先被執行的ZQInit，及ZQOper，其是當記憶裝置操作時藉由自一記憶控制器的一輸入產生的。ZQInit和ZQOper的時間根據時脈分別地是512個循環和256個循環。短校準的操作時間是64個循環。
圖3是一方塊圖，其顯示圖1的校準控制單元120的一構造。
參照圖3，校準控制單元120經組態為包含一計數單元310和一控制單元320。
計數單元310計數一時脈以輸出一計數代碼CNTR_OUT<0：N>。詳細地，無論一時脈CLK何時被啟用當校準命令ZQC被啟用時計數單元310增加來自其中的一代碼CNTR_OUT<0：N>的一值。
控制單元320依照校準操作模式允許校準單元110被啟用直到計數代碼CNTR_OUT<0：N>的值達到一預先確定的值。例如，在短校準(ZQCS被啟用)期間，控制單元320允許校準單元110被啟用直到計數代碼CNTR_OUT<0：N>的值達到64。在長校準校準期間，如果ZQInit被啟用，則控制單元320允許校準單元110被啟用直到計數代碼CNTR_OUT<0：N>的值達到512，及如果ZQOper被啟用，則控制單元320允許校準單元110被啟用直到計數代碼CNTR_OUT<0：N>的值達到256。
自控制單元320輸出的啟用信號CAL_OPER允許比較器 114和115在一設定時脈循環期間被啟用使得校準操作是可能的。如果比較器114和115未能執行一比較操作，則其不可能產生校準代碼PCODE<0：N>和NCODE<0：N>。因此，啟用信號CAL_OPER也可稱作為校準單元110的一啟用信號。更新信號UPDATE允許計數器117和118封鎖校準代碼PCODE<0：N>和NCODE<0：N>，及用以防止由於上拉校準代碼PCODE<0：N>和下拉校準代碼NCODE<0：N>之間一延遲差別造成的一短時脈干擾(glitch)。
總的來說，校準控制單元120控制校準單元110使得當校準命令ZQC被啟用時，校準單元110可產生正確的校準代碼PCODE<0：N>和NCODE<0：N>。
圖4是一時序圖，其顯示記憶裝置的校準操作之前和之後的操作。
參照圖4，可證實的是不管是長校準ZQCL或短校準ZQCS，在校準操作之前和之後一預先確定的時間期間，只有一NOP(非操作)命令或一取消選擇(DESELECT)命令自記憶控制器被輸入。
當記憶裝置執行校準操作時，一資料輸入/輸出接腳DQ匯流排維持一高阻抗(Hi－Z)狀態，且資料是自然地不被輸入或輸出。此是因為只有當一正確的終端電阻值由校準操作決定時其才可能正確地輸入或輸出資料。
圖5是一原理圖，其顯示一DDR3記憶裝置的不同操作。
聚焦於圖5中的一框501是必要的。參照圖5，一校準操作只有當一記憶裝置是一閒置狀態時才可被執行。
圖1的校準控制單元120接收和計數一時脈以便測量當一校準操作被啟用時的一時間。
輸入至校準控制單元120中的時脈CLK總是以一切換狀態被輸入。儘管校準控制單元120中的計數單元310當一校準操作不被執行時並不輸出其中的輸出值CNTR_OUT<0：N>，計數單元310仍由於一切換時脈而繼續消耗一不必要的電流。
亦即，由於在習知的技術中輸入至校準控制單元120中的時脈總是在切換，造成校準控制單元120不必要地消耗一電流之問題。
本發明的實施例針對於提供一半導體記憶裝置，該半導體記憶裝置藉由在校準電路被啟用時選擇性地提供用於測量一時間的一時脈而減少一校準電路中之一電流消耗量。
按照本發明的一態樣，本發明提供一校準單元，其經組態為產生用於控制一終端電阻值的一校準代碼；一校準控制單元，其經組態為在一預先確定的時脈期間計數一時脈並允許該校準單元被啟用；及一時脈控制單元，其經組態為依照使用校準電路的一半導體裝置的一操作模式選擇性地提供時脈至校準控制單元。
在下文中，將參考附圖詳細描述按照本發明的一半導體記憶裝置。
圖6是一電路圖，其指示按照本發明的一實施例的一校 準電路。
參照圖6，該校準電路經組態為包含一校準單元610、一校準控制單元620、及一時脈控制單元630。
校準單元610產生一校準代碼PCODE<0：N>用於控制一終端電阻值。校準單元610可輿習知的校準單元(圖1的110)有相同的構造。雖然圖1的校準單元110可產生上拉校準代碼PCODE<0：N>和下拉校準代碼NCODE<0：N>兩者，圖6的校準單元610可自然地經組態為僅產生上拉校準代碼PCODE<0：N>或下拉校準代碼NCODE<0：N>。
在一記憶裝置的情況下，在校準單元610中產生的一校準代碼PCODE<0：N>或NCODE<0：N>被傳送至一資料輸出電路，以控制一上拉終端電阻值或一下拉終端電阻值，及該資料輸出電路終止一資料輸入/輸出節點(DQ節點)為一上拉或下拉，以輸出一'high'資料或'low資料'至一晶片的一外部。
校準控制單元620計數一時脈CLK_2以允許校準單元610在一預先確定的時間期間被啟用。就像習知的校準控制單元(圖1和3的120)，校準控制單元620經組態為包含一計數單元310，其計數該時脈CLK_2以輸出一計數代碼CNTR_OUT<0：N>，及一控制單元320，其允許校準單元610依照校準操作模式(ZQInit、ZQOper、ZQCS)被啟用直到計數代碼CNTR_OUT<0：N>的一值達到一常數值(例如，512、256、64)。
時脈控制單元630依照使用校準電路的一半導體裝置的 一操作狀態選擇性地提供該時脈CLK_2至校準控制單元620。
當使用校準電路的一半導體裝置不執行諸如資料輸入/輸出的一操作時，校準操作被執行。例如，在一記憶裝置的情況下，當記憶裝置如先前在先前技術中描述的是一閒置狀態時校準操作被執行。
時脈控制單元630只有當一半導體裝置可執行校準操作時提供一時脈至校準控制單元620。雖然半導體裝置執行一資料輸入/輸出操作，但校準操作不被執行，且在這樣一周期期間，時脈CLK_2不被提供至校準控制單元620使得校準控制單元620不消耗不必要的電流。
圖6顯示時脈控制單元630回應記憶裝置的閒置信號IDLE決定是否提供時脈CLK_2至校準控制單元620。當閒置信號被啟用為'high'，時脈控制單元630提供一輸入時脈CLK_1至校準控制單元620而沒有任何改變(CLK_1＝CLK_2)。然而，當該閒置信號IDLE被停用為'low'時，時脈控制單元630對校準控制單元620提供只有一常數位準的一信號，也就是，一非切換信號(CLK_2＝'low')。
圖7是一電路圖，其用於描述圖6的閒置信號IDLE。
該閒置信號IDLE是由組合記憶裝置組的啟動信號(RACT0、1、2、3)而產生的。在圖7中，RACT#信號是每個組的一啟動信號。也就是，RACT0是啟動組0的一信號，RACT1、2、3是分別啟動組1、2及3的信號。
當RACT0、1、2、3信號都被停用為'low'時，閒置信號 IDLE被啟用為'high'，且當RACT0、1、2、3信號的至少一個被啟用為'high'時，該閒置信號IDLE被停用為'low'。
亦即，當所有組都未被啟動時，閒置信號IDLE被啟用，因此通知記憶裝置不執行任何操作。
現在，依照本發明一實施例的一校準操作方法將參考圖6和7被描述。
依照本發明的一實施例的校準操作方法包含：依照使用一校準電路的一半導體裝置的一操作模式決定時脈CLK_2的一提供部分及在決定的提供部分期間提供時脈CLK_2；計數提供的時脈CLK_2以決定校準操作的一啟用時間；及在決定的啟用時間期間產生一校準代碼PCODE<0：N>或NCODE<0：N>。
在此，在校準操作的啟用時間期間時脈CLK_2切換的數量依照校準操作模式而改變。
同樣地，時脈CLK_2的提供部分對應於半導體裝置的閒置狀態。
依照上面描述的本發明，用於測量一校準電路之一啟用時間的一時脈被選擇性地輸入進校準電路，因此由於一不必要的時脈切換的一電力消耗可被避免。
雖然本發明已經關於特定的實施例被描述，對熟習此項技術者明顯的是在不脫離本發明在下面的請求項中定義的精神和範疇下，可做出不同的改變和修飾。
特定言之，雖然上面的實施例顯示和描述用在記憶裝置中的校準電路，對熟習此項技術者明顯的是即使當依照本 發明的實施例之校準電路被應用於半導體裝置而不是記憶裝置時，如果半導體裝置經組態為依照半導體裝置是否在一校準操作狀態而選擇性地提供一時脈，則由校準電路消耗的一電流量可被減少。
101‧‧‧參考電阻器
110‧‧‧校準單元
111‧‧‧第一上拉電阻單元
112‧‧‧第二上拉電阻單元
113‧‧‧下拉電阻單元
114‧‧‧比較器
115‧‧‧比較器
117‧‧‧計數器
118‧‧‧計數器
120‧‧‧校準控制單元
310‧‧‧計數單元
320‧‧‧控制單元
610‧‧‧校準單元
620‧‧‧校準控制單元
630‧‧‧時脈控制單元
圖1是按照一習知技術用於控制一記憶裝置中一終端電阻值的一校準電路的一電路圖。
圖2依照校準操作模式(也就是ZQInit、ZQOper、ZQCS)(JEDEC標準)顯示一校準命令(ZQC)真值表和時序參數。
圖3是一方塊圖，其顯示圖1中校準控制單元120的一構造。
圖4是一時序圖，其顯示記憶裝置的校準操作之前和之後的操作。
圖5是一原理圖，其顯示一DDR3記憶裝置的不同操作。
圖6是一電路圖，其指示按照本發明的一實施例的一校準電路。
圖7是一電路圖，其用於描述圖6的閒置信號IDLE。
610‧‧‧校準單元
620‧‧‧校準控制單元
630‧‧‧時脈控制單元

Claims (9)

  1. 一種校準電路，其包括：一校準單元，其經組態為產生一校準代碼用於控制一終端電阻值；一校準控制單元，其經組態為在一預先確定的時間周期期間計數一時脈的脈衝並允許該校準單元被啟用；及一時脈控制單元，其經組態為依照使用該校準電路的一記憶體裝置的一操作模式選擇性地提供該時脈至該校準控制單元，其中該時脈控制單元回應一閒置信號決定是否提供該時脈，該閒置信號係當無該記憶裝置的組(banks)被啟動時所啟用的一信號。
  2. 如請求項1之校準電路，其中該時脈控制單元包括一及(AND)閘，其接收該閒置信號和該時脈以提供該時脈至該校準單元。
  3. 一種校準電路，其包括：一校準單元，其經組態為產生一校準代碼用於控制一終端電阻值；一校準控制單元，其經組態為在一預先確定的時間周期期間計數一時脈的脈衝並允許該校準單元被啟用；及一時脈控制單元，其經組態為依照使用該校準電路的一記憶體裝置的一操作模式選擇性地提供該時脈至該校準控制單元，其中當該記憶體裝置在一閒置狀態時，該時脈控制單元提供該時脈，該閒置狀態係無該半導體記憶裝置的組(banks)被啟動的一狀態。
  4. 一種校準電路，其包括：一校準單元，其經組態為產生一校準代碼用於控制一終端電阻值；一校準控制單元，其經組態為在一預先確定的時間周期期間計數一時脈的脈衝並允許該校準單元被啟用；及一時脈控制單元，其經組態為依照使用該校準電路的一半導體裝置的一操作模式選擇性地提供該時脈至該校準控制單元，其中該校準控制單元包括：一計數單元，其經組態為計數該時脈的脈衝以輸出一計數代碼；及一控制單元，其經組態為允許該校準單元被啟用直到該計數代碼的一值依照一選擇的校準操作模式達到一預先確定的值。
  5. 一種半導體記憶裝置，其包括：一校準電路，其在一常數時間周期期間依照一校準操作模式被啟用以產生一校準代碼；及一資料輸出電路，其經組態為藉由使用由該校準代碼控制的一電阻值終止一輸入/輸出節點以輸出一資料，其中該校準電路依照該半導體記憶裝置的一操作狀態選擇性地被提供一時脈用於測量該常數時間周期。
  6. 如請求項5之半導體記憶裝置，其中當該半導體記憶裝置在一閒置狀態時該校準電路被提供該時脈。
  7. 如請求項6之半導體記憶裝置，其中該閒置狀態是其中無該半導體記憶裝置的組(banks)被啟動的一狀態。
  8. 一種校準操作方法，其包括：依照使用一校準電路的一半導體裝置的一操作狀態來決定一時脈的一提供部分(supply section)，以在該時脈之該決定的提供部分期間提供該時脈；計數該提供的時脈以決定一校準操作的一啟用時間；及在該校準操作之該決定的啟用時間期間產生一校準代碼，其中在該啟用時間期間的時脈脈衝的數量隨該校準操作而變。
  9. 一種校準操作方法，其包括：依照使用一校準電路的一半導體裝置的一操作狀態來決定一時脈的一提供部分(supply section)，以在該時脈之該決定的提供部分的期間提供該時脈；計數該提供的時脈以決定一校準操作的一啟用時間；及在該校準操作之該決定的啟用時間期間產生一校準代碼，其中該時脈的該提供部分是由該半導體裝置是否在一閒置狀態決定的。
TW097125822A 2008-04-30 2008-07-09 校準電路，包含該校準電路之半導體記憶裝置，及操作該校準電路之方法 TWI390545B (zh)

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