KR101161740B1

KR101161740B1 - 테스트 캘리브래이션 동작 모드를 구비한 임피던스 캘리브래이션 회로 및 이를 포함하는 반도체장치

Info

Publication number: KR101161740B1
Application number: KR1020100039922A
Authority: KR
Inventors: 정춘석; 이강설
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-04-29
Filing date: 2010-04-29
Publication date: 2012-07-02
Also published as: KR20110120488A

Abstract

캘리브래이션 회로의 동작을 테스트하기 위하여 일반적인 캘리브래이션 동작 모드 이외에 테스트 캘리브래이션 동작 모드를 더 구비한 것을 특징으로 하는 캘리브래이션 회로가 개시된다. 캘리브래이션 회로는, 터미네이션 임피던스값을 조절하기 위한 임피던스 코드를 생성하는 캘리브래이션부; 및 고속모드에서 상기 임피던스 코드를 갱신하는 빈도가 저속모드에서 상기 임피던스 코드를 갱신하는 빈도 보다 높도록 제어하는 제어부를 포함한다.

Description

테스트 캘리브래이션 동작 모드를 구비한 임피던스 캘리브래이션 회로 및 이를 포함하는 반도체장치{CALIBRAITION CIRCUIT EQUIPPED WITH TEST CALIBRATION OPERATING MODE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}

본 발명은 반도체 장치의 프로브 테스트시 임피던스 매칭을 위한 캘리브래이션 동작 시간을 줄일 수 있는 테스트 캘리브래이션 동작 모드를 구비한 캘리브래이션 회로에 관한 것이다.

CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품 내로 합체되어 진다. 대부분의 경우에, 반도체장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체장치들간에 인터페이스되는 신호의 스윙(swing)폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedancd mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션이 행해지고, 수신측에서는 상기 입력패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 임피던스 코드를 이용하여 터미네이션 임피던스 값을 조절하게 된다. 일반적으로 캘리브래이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.

이하, 캘리브래이션을 수행하는 캘리브래이션 회로에 대해 알아보기로 한다.

도 1은 종래의 캘리브래이션 회로의 구성도에 해당한다.

도면에 도시된 바와 같이 종래의 캘리브래이션 회로는, 캘리브래이션 동작을 제어하는 제어부(110), 풀업 레퍼런스 임피던스부(120), 더미 레퍼런스 입피던스부(130), 풀다운 레퍼런스 임피던스부(140), 비교부(102, 103), 카운터부(104, 105)를 포함하여 구성된다.

그 동작을 보면 캘리브래이션 동작 신호(ZQC)가 활성화(하이)되면 캘리브래이션 동작이 시작된다. 캘리브래이션 동작은 어드레스 신호(A10)의 논리값에 따라 정해진 N클럭(기준은 입력클럭(CLK)) 동안 지속된다. 어드레스 신호(A10)에 대해서는 도 3의 설명에서 후술한다. 리셋신호(RST)와 내부리셋신호(RSTI)는 각각 제어부(110)와 카운터부(104, 105)를 초기화한다.

캘리브래이션 동작이 시작되면 비교신호(CMP_EN)가 활성화된다. 활성화된 비교신호(CMP_EN)에 응답하여 비교부(102)가 캘리브래이션 패드(ZQ PAD)에 연결된 외부저항(101, 이하 240Ω이라고 가정함)과 풀업 레퍼런스 임피던스부(120)의 전압분배에 의해 생성되는 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하고 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.

카운터부(104)는 비교부(102)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 카운팅동작을 수행해야 하므로 비교부(102)와 카운터부(104)의 동작 사이에는 일정한 시간간격이 있어야 한다. 따라서 비교신호(CMP_EN)이 활성화 되고 수 클럭이 지나서(이하 비교부(102)와 카운터부(104) 동작의 시간간격에 대해서는 도 2의 설명에서 후술한다.) 카운팅신호(CNT_EN)가 활성화(하이)되어야 한다.

카운팅신호(CNT_EN)가 활성화되면 카운터부(104)는 업/다운 신호(UP/DN)를 입력받아 풀업 임피던스 코드(PCODE<0:N>)를 생성한다. 풀업 임피던스 코드(PCODE<0:N>)는 풀업 레퍼런스 임피던스부(120)내의 병렬 저항들(각각의 임피던스 값은 binary weight에 맞게 설계됨)을 온/오프하여 풀업 레퍼런스 임피던스부의 (120)의 임피던스값을 조절한다. 조절된 풀업 레퍼런스 임피던스부(120)의 임피던스값은 다시 캘리브래이션 노드(ZQ)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 레퍼런스 임피던스부(120)의 전체 임피던스 값이 외부저항(101)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다. (풀업 캘리브래이션)

상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 코드(PCODE<0:N>)는 더미 레퍼런스 임피던스부(130)에 입력되어 더미 레퍼런스 임피던스부(130)의 전체 임피던스 값을 결정하게 된다.

이제 풀다운 캘리브래이션 동작이 시작되는데 풀다운 캘리브래이션 동작은 풀업 캘리브래이션의 경우와 비슷하다. 비교신호(CMP_EN)가 활성화(하이)되면 비교동작을 수행하여 업/다운 신호(UP/DN)를 생성하는 비교부(103)와 카운팅신호(CNT_EN)가 활성화(하이)되면 업/다운 신호(UP/DN)를 입력받아 풀다운 임피던스 코드(NCODE<0:N>)를 생성하는 카운터부(105)를 사용하여 A노드의 전압이 기준전압(VREF)과 같아지도록 즉 풀다운 레퍼런스 임피던스부(140) 전체임피던스 값이 더미 레퍼런스 임피던스부(130)의 전체임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).

도 2는 종래의 캘리브래이션 회로의 제어부(110)의 구성도에 해당한다.

도면에 도시된 바와 같이 캘리브래이션 회로의 제어부(110)는 캘리브래이션 동작 신호(ZQC)와 어드레스 신호(A10)에 응답하여 정해진 시간동안 내부클럭(CLK)을 활성화하고 리셋신호(RST)가 활성화(하이)되면 내부리셋신호(RSTI)를 활성화하는(하이) 버퍼(210), 내부클럭(CLKI)의 활성화 회수를 카운팅하여 코드신호(CODE)를 생성하는 제어카운터부(220), 코드신호(CODE<0:A>)에 응답하여 비교신호(CMP_EN)와 카운팅신호(CNT_EN)를 활성화하는 제어논리부(230)를 포함하여 구성된다.

그 동작을 보면 버퍼부(210)는 캘리브래이션 동작 신호(ZQC)가 활성화되면, 어드레스 신호(A10)의 논리값에 따라 정해진 N클럭(기준은 입력클럭(CLK))동안 내부클럭(CLKI)를 활성화한다. 입력클럭(CLK)와 내부클럭(CLKI)의 주파수는 동일하다.

제어카운터부(220)는 내부클럭(CLKI)의 활성화 회수를 카운팅하여 코드신호(CODE<0:A>)를 생성한다.

제어논리부(230)는 코드신호(CODE<0:A>)에 응답하여 비교신호(CMP_EN)과 카운팅신호(CNT_EN)를 차례로 활성화한다. N클럭 동안 M번 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어진다고 하면 비교신호(CMP_EN)는 N/M*(D-1/2)(1≤D≤M)클럭에서 활성화되고, 카운팅신호(CNT_EN)는 N/M*D클럭에서 활성화 된다.

비교신호(CMP_EN)가 활성화되는 시점과 카운팅신호(CNT_EN)가 활성화되는 시점 사이에 1/2*N/M클럭의 간격이 있다. 이러한 시간간격을 두는 이유는 고주파에서 캘리브래이션 동작을 하는 경우 비교동작과 카운팅동작의 시간간격이 너무 짧으면 소자의 지연시간 등으로 인해 캘리브래이션 동작이 제대로 이루어지지 않을 수 있기 때문이다. 즉 마진을 고려한 것이다. 예를 들어 512클럭 동안 8회의 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신이 이루어진다고 하면 64클럭 마다 1회씩 갱신이 이루어지며 비교신호(CMP_EN)와 카운팅신호(CNT_EN)가 활성화되는 시점은 표 1과 같다.

	1 CYCLE	2 CYCLE	3 CYCLE	4 CYCLE	5 CYCLE	6 CYCLE	7 CYCLE	8 CYCLE
비교신호 (CMP_EN)	32클럭	96클럭	160클럭	224클럭	288클럭	352클럭	416클럭	480클럭
카운팅신호 (CNT_EN)	64클럭	128클럭	192클럭	256클럭	320클럭	384클럭	448클럭	512클럭

표 1에서 K(1≤K≤M)CYCLE은 K번째 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신을 나타낸다.

도 3은 종래의 DDR3 ZQ캘리브래이션과 관련된 JEDEC SPEC을 나타내는 도면이다.

DRAM의 파워가 온되고 처음 진행하는 롱 캘리브래이션 동작 시간(tZQinit)은 최소 512클럭으로 정의되어 있으며, DRAM의 동작 중에 이루어지는 롱 캘리브래이션 동작 시간(tZQoper)은 최소 256클럭으로 정의되어 있다. 또한 DRAM의 동작중에 이루어지는 쇼트 캘리브래이션 동작(tZQCS)시간은 최소 64클럭으로 정의 되어 있다.

캘리브래이션 회로는 캘리브래이션 동작 신호(ZQC)가 활성화되고, 어드레스 신호(A10)가 '하이'이면 롱 캘리브래이션 동작(ZQCL)을 수행하고 어드레스 신호(A10)가 '로우'이면 쇼트 캘리브래이션 동작(ZQCL)을 수행한다.

따라서 도 2에서 상술한 예와 같이 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신이 64클럭에 1회씩 이루어진다고 하면 DRAM의 파워가 온되고 처음으로 진행하는 롱 캘리브래이션 동작(ZQCL)의 경우 8회(512클럭/64클럭=8)의 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신이 이루어진다. DRAM의 동작 중에 이루어지는 롱 캘리브래이션 동작(ZQCL)의 경우 4회(256클럭/64클럭=4)의 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신이 이루어진다. DRAM의 동작 중에 이루어지는 쇼트 캘리브래이션 동작(ZQCS)의 경우 1회(64클럭/64클럭=1)의 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신이 이루어진다.

와이퍼(WAFER) 상태에서 진행하는 프로브 테스트(PROBE TEST)는 DRAM의 동작 환경과는 달리 저주파(50~100MHz)에서 실시한다. (이하 50MHz에서 프로브 테스트를 실시하였다고 가정한다.) 프로브 테스트시 DRAM이 파워 온되고 처음으로 진행하는 롱 캘리브래이션 동작(ZQCL)을 완료하기 위해서는 10.24μs(512클럭*20ns=10.24μs) 이상의 시간이 필요하다. 즉 프로브 테스트 과정에서 캘리브래이션 동작을 완료하는데 많은 시간을 필요로 하기 때문에 DRAM을 양산하는 과정에서 문제점을 야기하고 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 캘리브래이션 동작 빈도를 늘려 저주파 환경에서 캘리브래이션 동작시간을 감소시키기 위한 캘리브래션 회로를 제공하고자 하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 캘리브래이션 회로는 터미네이션 임피던스값을 조절하기 위한 임피던스 코드를 생성하는 캘리브래이션부; 및 고속모드에서 상기 임피던스 코드를 갱신하는 빈도가 저속모드에서 상기 임피던스 코드를 갱신하는 빈도 보다 높도록 제어하는 제어부를 포함할 수 있다.

상기 제어부는, 고속모드에서는 A클럭마다 상기 임피던스 코드의 갱신이 이루어지도록 제어하고, 저속모드에서는 B클럭마다(B>A) 상기 임피던스 코드의 갱신이 이루어지도록 제어하는 것을 특징으로 할 수 있다.

상기 저속모드는 노멀모드이고 상기 고속모드는 테스트모드인 것을 특징으로 할 수 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는 터미네이션 임피던스값을 조절하기 위한 임피던스 코드를 생성하는 캘리브래이션부; 고속모드에서 상기 임피던스 코드를 갱신하는 빈도가 저속모드에서 상기 임피던스 코드를 갱신하는 빈도 보다 높도록 제어하는 제어부; 및 상기 임피던스 코드에 의해 정해지는 임피던스 값으로 인터페이스 패드 노드를 터미네이션하는 터미네이션 회로를 포함할 수 있다.

본 발명에 따르면, 저주파 환경에서 캘리브래이션 동작 빈도를 늘려 캘리브래이션 동작시간을 감소시킬 수 있다. 따라서 저주파 환경에서 실시되는 프로브 테스트의 테스트 시간이 감소한다는 장점이 있다.

도 1은 종래의 캘리브래이션 회로의 구성도,
도 2는 종래의 캘리브래이션 회로의 제어부의 구성도,
도 3은 종래의 DDR3 ZQ캘리브래이션과 관련된 JEDEC SPEC을 나타내는 도면,
도 4는 본 발명의 일실시예에 따른 캘리브래이션 회로의 구성도,
도 5는 본 발명의 일실시예에 따른 캘리브래이션 회로의 제어부의 구성도,
도 6은 본 발명의 캘리브래이션 회로의 제어부의 동작원리를 나타내는 도면,
도 7은 본 발명의 일실시예에 따른 반도체 장치의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 캘리브래이션 회로의 구성도이다.

도 4에 도시된 바와 같이, 캘리브래이션 회로는 터미네이션 임피던스값을 조절하기 위한 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 생성하는 캘리브래이션부(420) 및 고속모드에서 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 갱신하는 빈도가 저속모드에서 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 갱신하는 빈도 보다 높도록 제어하는 제어부(410)를 포함한다.

캘리브래이션부(420)는 비교신호(CMP_EN)에 응답하여 외부저항(401)이 연결된 캘리브래이션 노드(ZQ)의 전압과 기준전압을 비교하는 비교부(421,422), 카운팅신호(CNT_EN)에 응답하여 비교부(421, 422)의 비교결과에 따라 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 갱신하는 카운터부(423, 424), 및 임피던스 코드(PCODE<0:N>, NCODE<0:N>)에 응답하여 결정되는 임피던스 값을 가지며, 캘리브래이션 노드(ZQ)에 연결되는 레퍼런스 임피던스부를 포함하는 것을 특징으로 할 수 있다.

제어부(410)는, 고속모드에서는 A클럭마다 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지도록 제어하고, 저속모드에서는 B클럭마다(B>A) 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지도록 제어하는 것을 특징으로 할 수 있다. 또한 저속모드는 노멀모드이고 고속모드는 테스트모드인 것을 특징으로 할 수 있다. (이하 저속모드는 '노멀모드'라 하고 고속모드는 '테스트모드'라 한다.)

본 발명의 캘리브래이션 회로는 '테스트모드'와 '노멀모드'의 두 가지 모드로 캘리브래이션 동작을 하는데 제어부(410)으로 입력되는 테스트모드신호(TM)가 '하이'이면 '테스트모드'에서 동작하고 테스트모드신호(TM)가 '로우'이면 '노멀 모드'에서 동작한다.

그 동작을 보면 캘리브래이션 동작 신호(ZQC)가 활성화(하이)되면 캘리브래이션 동작이 시작된다. 캘리브래이션 동작은 어드레스 신호(A10)의 논리값과 테스트 모드 신호(TM)의 논리값에 따라 정해진 N클럭(기준은 입력클럭(CLK)) 동안 지속된다.(이하 캘리브래이션 동작이 지속되는 시간에 대해서는 후술한다.)

리셋신호(RST)는 제어부(110)을 초기화하고 '테스트모드'에서는 테스트리셋신호(RSTT)가 카운터부(423, 424)를 초기화하고 '노멀모드'에서는 노멀리셋신호(RSTN)가 카운터부(423, 424)를 초기화한다.

캘리브래이션 동작이 시작되면 활성화되는 비교신호(CMP_EN)에 응답하여 비교부(421)가 캘리브래이션 패드(ZQ PAD)에 연결된 외부저항(401, 이하 240Ω이라고 가정함)과 풀업 레퍼런스 임피던스부(425)의 전압분배에 의해 생성되는 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하여 업/다운 신호(UP/DN)를 생성한다.

카운터부(423)는 비교부(421)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 동작해야 한다. 따라서 비교부(421)와 카운터부(423)의 동작 사이에는 일정한 시간간격이 필요하다. 그러므로 비교신호(CMP_EN)가 활성화되고 수 클럭이 지나면(이하 비교부(421)와 카운터부(423) 동작 시간 간격에 대해서는 후술한다.) 카운팅신호(CNT_EN)가 활성화(하이)된다.

카운팅신호(CNT_EN)가 활성화 되면 카운터부(423)는 업/다운 신호(UP/DN)을 입력 받아 풀업 임피던스 코드(PCODE<0:N>)를 생성한다. 풀업 임피던스 코드(PCODE<0:N>)는 풀업 레퍼런스 임피던스부(425)내의 병렬 저항들(각각의 임피던스 값은 binary weight에 맞게 설계됨)을 온/오프하여 풀업 레퍼런스 임피던스부의 (425)의 임피던스값을 조절한다. 조절된 풀업 레퍼런스 임피던스부(425)의 임피던스값은 다시 캘리브래이션 노드(ZQ)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 레퍼런스 임피던스부(425)의 전체 임피던스 값이 외부저항(401)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다. (풀업 캘리브래이션)

상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 코드(PCODE<0:N>)는 더미 레퍼런스 임피던스부(426)에 입력되어 더미 레퍼런스 임피던스부(426)의 전체 임피던스 값을 결정하게 된다.

이제 풀다운 캘리브래이션 동작이 시작되는데 풀다운 캘리브래이션 동작은 풀업 캘리브래이션의 경우와 비슷하다. 비교신호(CMP_EN)가 활성화(하이)되면 비교동작을 수행하여 업/다운 신호(UP/DN)를 생성하는 비교부(422)와 카운팅신호(CNT_EN)가 활성화(하이)되면 업/다운 신호(UP/DN)를 입력받아 풀다운 임피던스 코드(NCODE<0:N>)를 생성하는 카운터부(424)를 사용하여 A노드의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 레퍼런스 임피던스부(427) 전체임피던스 값이 더미 레퍼런스 임피던스부(426)의 전체임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).

'테스트모드'와 '노멀모드'에서 캘리브래이션 동작은 상술한 바와 동일하다. 다만 동일한 회수의 입력클럭(CLK)이 활성화되는 동안 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지는 빈도가 다르다.

'테스트모드'에서는 A클럭마다 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지도록 제어하고, '노멀모드'에서는 B클럭마다(B>A) 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지도록 제어한다. 이하의 예에서 '테스트모드'에서는 2클럭마다 1회씩 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지고 '노멀모드'에서는 64클럭마다 1회씩 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지도록 제어한다고 가정하고 설명한다.

'노멀모드'에서의 캘리브래이션 동작은 배경기술에서 상술한 종래의 캘리브래이션 회로의 캘리브래이션 동작과 동일하다. 즉 DRAM의 파워가 온되고 처음 진행하는 롱캘리브래이션 동작은 최소 512클럭 동안 수행되고 총 8회의 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어진다는 것은 도 3의 설명에서 상술한 바와 같다. 따라서 '노멀모드'와 동일한 조건의 프로프 테스트를 하기 위해서는 '테스트모드'에서도 8회 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어져야 한다.

'테스트모드'에서 2클럭마다 1회씩 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루진다. 그러므로 8회의 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 갱신이 이루어지기 위해서는 16클럭(2클럭×8회=16클럭) 동안 캘리브래이션 동작이 지속되어야 한다.

배경기술에서 상술한 바와 같이 50MHz에서 프로브 테스트를 진행한다고 가정하면 종래기술의 경우 DRAM이 파워 온 되고 처음으로 진행하는 롱 캘리브래이션 동작(ZQCL)을 완료하기 위해서 10.24μs(512클럭*20ns=10.24μs)이상의 시간이 필요 하다. 그러나 본 발명의 경우 '테스트모드'를 이용하여 DRAM이 파워 온 되고 처음으로 진행하는 롱 캘리브래이션 동작(ZQCL)과 동일한 캘리브래이션 동작을 완료하기 위해 0.32μs(16클럭*20ns=0.32μs) 밖에 걸리지 않는다는 장점이 있다.

'테스트모드'에서 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 갱신이 이루어지는 빈도를 높일 수 있는 이유는 도 5의 설명에서 후술한다.

도 4에서는 2개의 임피던스 코드(PCODE<0:N>, NCODE<0:N>)가 사용되는 예를 설명하였지만 반도체 장치가 하나의 임피던스 코드(PCODE<0:N>, NCODE<0:N>)만을 사용하는 경우도 있을 수 있다. 반도체 장치에서 풀업 방향으로만 또는 풀다운 방향으로만 터미네이션하는 경우도 있기 때문이다. 따라서 캘리브래이션 회로가 하나의 임피던스 코드(PCODE<0:N> 또는 NCODE<0:N>)만을 생성하도록 구성될 수 있다.

도 5는 본 발명의 일실시예에 따른 캘리브래이션 회로의 제어부(410)의 구성도이다.

도 5에 도시된 바와 같이, 캘리브래이션 회로의 제어부(410)는 고속모드시에는 캘리브래이션 동작 제어신호(ZQC, A10, TM)에 의해 결정되는 시간 동안 제1클럭(CLKT)을 활성화하고, 저속모드시에는 캘리브래이션 동작 제어신호(ZQC, A10, TM)에 의해 결정되는 시간 동안 제2클럭(CLKN)을 활성화하는 버퍼부(510), 고속모드시에는 제1클럭(CLKT)을 입력받아 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)를 A클럭마다 1회씩 활성화하는 고속모드제어회로(520), 저속모드시에는 제2클럭(CLKN)을 입력받아 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)를 B(B＞A)클럭마다 1회씩 활성화하는 저속모드제어회로(530), 및 고속모드시에는 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)를 각각 비교신호(CMP_EN)와 카운팅신호(CNT_EN)로 출력하고 저속모드시에는 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)를 각각 비교신호(CMP_EN)와 카운팅신호(CNT_EN)로 출력하는 선택출력부(540)를 포함하는 것을 특징으로 할 수 있다. 이하 고속모드와 저속모드의 동작을 나누어 설명한다. (이하 고속모드는 '테스트모드'라 하고 저속모드는 '노멀모드'라 한다.)

캘리브래이션 동작 신호(ZQ)가 활성화 되고 테스트모드신호(TM)가 '하이'일 때(이하 '테스트모드'라 한다.) 제1클럭(CLKT)(입력클럭(CLK)과 주파수가 같다.) 은 활성화되고 테스트리셋신호(RSTN)는 '로우'를 유지하여 고속모드제어회로(520)가 활성화된다. 또한 제2클럭(CLKN)은 '로우'를 유지하고 노멀리셋신호(RSTN)는 '하이'를 유지하여 저속모드제어회로(530)는 초기상태를 유지한다.

고속모드제어회로(520)는, 제1클럭(CLKT)의 주파수를 A분주하여 분주클럭(CLKA)을 생성하는 클럭분주부(521), 및 분주클럭(CLKA)에 응답하여 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)를 A클럭마다 1회씩 활성화하는 고속제어논리부(521)를 포함하는 것을 특징으로 할 수 있다.

클럭분주부(521)는 제1클럭(CLKT)의 주파수를 2^N(N은 자연수)분주하는 경우 N개의 T플립플롭 포함하고 각 T플립플롭은 캐스캐이드로 연결되어 첫번째 T플립플롭으로 제1클럭(CLKT)을 입력받고 N번째 T플립플롭에서 분주클럭(CLKA)을 생성하는 것을 특징으로 할 수 있다. 이하의 예에서 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)는 2클럭마다 1회씩 활성화된다고 가정하고 설명한다. 따라서 클럭분주부(521)은 하나의 T플립플롭으로 구성될 수 있다. (고속제어논리부(522)에서 분주클럭(CLKA)를 입력받아 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)가 2클럭마다 1회씩 활성화되는 과정은 도 6의 설명에서 후술한다.)

클럭분주부(521)에서는 제1클럭(CLKT)의 주파수를 2분주 하여 분주클럭(CLKA)을 생성한다. 고속제어논리부(521)는 분주클럭(CLKA)가 활성화되는 부분(이하 '라이징엣지'라 한다.)에서 제1비교신호(CMP_ENT)를 활성화하고, 분주클럭(CLKA)가 비활성화되는 부분(이하 '폴링엣지'라 한다.)에서 제1카운팅신호(CNT_ENT)를 활성화한다.

'테스트모드'에서 선택출력부(540)은 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)를 각각 비교신호(CMP_EN)와 카운팅신호(CNT_EN)로 출력한다. '테스트모드'에서 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)가 활성화되는 시점은 표 2와 같다.

	1 CYCLE	2 CYCLE	3 CYCLE	4 CYCLE	5 CYCLE	6 CYCLE	7 CYCLE	8 CYCLE
제1비교신호 (CMP_ENT)	캘리브래이션동작 시작시	2클럭	4클럭	6클럭	8클럭	10클럭	12클럭	14클럭
제1카운팅신호 (CNT_ENT)	1클럭	3클럭	5클럭	7클럭	9클럭	11클럭	13클럭	15클럭

표 2에서 K(1≤K≤M)CYCLE은 K번째로 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)가 활성화되는 시기를 나타낸다.

'테스트모드'에서는 비교신호(CMP_ENT)와 카운팅신호(CNT_ENT)가 2클럭마다 활성화되어 비교동작과 카운팅동작 사이의 간격이 1클럭 밖에 안된다. 그러나 프로브 테스트는 저주파 환경에서 실시되므로 프로브 테스트가 50MHz에서 실시된다고 할 때, 비교신호(CMP_ENT)와 카운팅신호(CNT_ENT)가 활성화되는 시간간격이 20ns정도 되므로 마진을 고려하여도 캘리브래이션 동작이 정상적으로 수행될 수 있다.

도 4의 설명에서 상술한 바와 같이 임피던스 코드(PCODE<0:N>, NCODE<0:N>)D의 갱신이 8번 이루어지는 경우, 캘리브래이션 동작이 완료되는데 16클럭(2클럭×8회＝16클럭)이 걸린다. 즉 캘리브래이션 동작시간이 종래의 기술에서는 10.24μs(512클럭*20ns=10.24μs)가 걸렸는데 본 발명에서는 0.32μs(16×20ns=0.32μs)로 크게 줄어드는 효과가 있다.

캘리브래이션 동작 신호(ZQ)가 활성화 되고 테스트모드신호(TM)가 '로우'일 때(이하 '노멀모드'라 한다.) 제2클럭(CLKN)(입력클럭(CLK)과 주파수가 같다.)은 활성화되고 노멀리셋신호(RSTN)는 '로우'를 유지하여 저속모드제어회로(530)가 활성화된다. 제1클럭(CLKT)은 '로우'를 유지하고 테스트리셋신호(RSTT)는 '하이'를 유지하여 고속모드제어회로(520)는 초기상태를 유지한다.

저속모드제어회로(530)는 제2클럭(CLKN)의 활성화 회수를 카운팅하여 코드신호(CODE)를 생성하는 제어카운터부(531), 및 코드신호(CODE<0:A>)에 응답하여 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)를 B클럭마다 1회씩 활성화하는 저속제어논리부(532)를 포함하는 것을 특징으로 할 수 있다. 이하의 예에서 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)가 64클럭마다 1회씩 활성화된다고 가정하고 설명한다.

도 3의 설명에서 상술한바와 같이 캘리브래이션 회로는 캘리브래이션 동작 신호(ZQC)가 활성화 되었을 때, 어드레스 신호(A10)가 '하이'이면 롱 캘리브래이션 동작(ZQCL)을 수행하고 어드레스 신호(A10)가 '로우'이면 쇼트 캘리브래이션 동작(ZQCS)을 수행한다. 따라서 DRAM의 파워가 온되고 처음으로 진행하는 롱 캘리브래이션 동작(ZQCL)의 경우 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)가 8회(512클럭/64클럭=8) 활성화된다. DRAM의 동작 중에 이루어지는 롱 캘리브래이션 동작(ZQCL)의 경우 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)가 4번(256클럭/64클럭=4) 활성화된다. DRAM의 동작 중에 이루어지는 쇼트 캘리브래이션 동작(ZQCS)의 경우 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)가 1번(64클럭/64클럭=1) 활성화된다.

'노멀모드'에서 선택출력부(540)는 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)를 각각 비교신호(CMP_EN)와 카운팅신호(CNT_EN)로 출력한다. DRAM의 파워가 온되고 처음으로 진행하는 롱 캘리브래이션 동작(ZQCL)의 경우 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)가 활성화되는 시기는 표 2와 같다.

	1 CYCLE	2 CYCLE	3 CYCLE	4 CYCLE	5 CYCLE	6 CYCLE	7 CYCLE	8 CYCLE
제2비교신호 (CMP_ENN)	32클럭	96클럭	160클럭	224클럭	288클럭	352클럭	416클럭	480클럭
제2카운팅신호 (CNT_ENN)	64클럭	128클럭	192클럭	256클럭	320클럭	384클럭	448클럭	512클럭

표 3에서 K(1≤K≤M)CYCLE은 K번째로 제2비교신호(CMP_ENN)와 제2카운팅신호(CNT_ENN)가 활성화되는 시기를 나타낸다.

도 6은 본 발명의 캘리브래이션 회로의 제어부(410)의 고속모드제어회로(520)의 동작원리를 나타내는 도면이다. (고속모드시에는 제1클럭(CLKT)을 입력받아 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)를 A클럭마다 1회씩 활성화할 수 있다. 다만 이하의 설명에서는 제1비교신호(CMP_ENT)와 제1카운팅신호(CNT_ENT)를 2클럭마다 1회씩 활성화된다고 가정하고 설명한다.)

테스트모드 신호(TM)가 '하이'가 되고 캘리브래이션 동작 신호(ZQC)가 활성화 되면 테스트 스타트 라인(601)에서 '테스트모드'의 캘리브래이션 동작이 시작되며 16클럭이 지나면 테스트 엔드 라인(609)에서 '테스트모드'의 캘리브래이션 동작이 종료된다.

이 구간에서 버퍼부(510)는 입력클럭(CLK)를 입력받아 입력클럭(CLK)과 주파수가 동일한 제1클럭(CLKT)를 활성화하고 테스트리셋신호(RSTT)는 '로우'값을 유지한다. 클럭분주부(521)는 제1클럭(CLKT)의 주파수를 2분주하여 주기가 제1클럭(CLKT)의 2배인 분주클럭(CLKA)를 생성한다. 고속제어논리부(522)의 인버터(522a)는 분주클럭(CLKA)과 주파수가 동일하고 위상이 정반대인 분주클럭B(CLKAB)를 생성한다. 제1앤드게이트(522b)는 제1클럭(CLKT)과 분주클럭(CLKA)을 입력받아 2클럭마다 제1비교신호(CMP_ENT)를 활성화하고 제1앤드게이트(522c)는 제1클럭(CLKT)과 분주클럭B(CLKAB)를 입력받아 제1비교신호(CMP_ENT)를 활성화 한다.

테스트 엔드 라인(609)을 제외한 테스트 스타트 라인(601)과 나머지 세로 점선(602, 603, 604, 605, 606, 607, 608)들은 각각 제1비교신호(CMP_ENT) 제1카운팅신호(CNT_ENT)를 활성화 시키는 사이클이 시작되는 지점을 나타낸다.

도 7은 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.

도 7에 도시된 바와 같이, 반도체 장치는 터미네이션 임피던스값을 조절하기 위한 임피던스 코드를 생성하는 캘리브래이션부(420) 고속모드에서 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 갱신하는 빈도가 저속모드에서 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 갱신하는 빈도 보다 높도록 제어하는 제어부(410), 및 임피던스 코드(PCODE<0:N>, NCODE<0:N>)에 의해 정해지는 임피던스 값으로 인터페이스 패드(INTERFACE PAD)를 터미네이션하는 터미네이션 회로(710)를 포함한다. 캘리브래이션부(420)와 제어부(410)의 동작은 도 4에서 상술한바와 동일하므로 생략한다.

터미네이션 회로란 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 전달받아 인터페이스 패드(INTERFACE PAD)를 터미네이션하는 회로를 말한다. 터미네이션 회로는 풀업 터미네이션부(711)와 풀다운 터미네이션부(712)를 포함하여 구성된다. 터미네이션 스킴(termination scheme)에 따라서 터미네이션 회로는 풀업 터미네이션부(711)만을 또는 풀다운 터미네이션부(712)만을 포함하여 구성될 수도 있다.

풀업 터미네이션부(711)는 풀업 레퍼런스 임피던스부(425)와 비슷하게 설계되고, 동일한 풀업 임피던스 코드(PCODE<0:N>)를 입력받는다. 따라서 풀업 터미네이션부(711)의 임피던스 값은 풀업 레퍼런스 임피던스부(425)와 동일한 성향을 갖는다. 풀업 터미네이션부(711)가 풀업 레퍼런스 임피던스부(425)와 동일한 임피던스값(240Ω)을 가질 수도 있으나, 스케일링(scaling)에 의해 120Ω 또는 60Ω 등의 임피던스 값을 갖도록 조절될 수도 있다.

풀업 터미네이션 활성화 신호(PU_EN)는 풀업 터미네이션부(711)를 온/오프시키기 위한 신호이다. 즉, 풀업 터미네이션부(711)의 온/오프 여부는 풀업 터미네이션 활성화 신호(PU_EN)에 의해 결정되고, 턴온시 풀업 터미네이션부(711)가 어떠한 임피던스 값을 가질지는 풀업 임피던스 코드(PCODE<0:N>)에 의해 결정된다.

풀다운 터미네이션부(712)는 풀다운 레퍼런스 임피던스부(427)와 비슷하게 설계되고, 동일한 풀다운 임피던스 코드(NCODE<0:N>)를 입력받는다. 따라서 풀다운 터미네이션부(712)의 임피던스 값은 풀다운 레퍼런스 임피던스부(427)와 동일한 성향을 갖는다. 풀다운 터미네이션부(712)가 풀다운 레퍼런스 임피던스부(427)와 동일한 임피던스 값(240Ω)을 가질 수도 있으나, 스케일링에 의해 120Ω 또는 60Ω 등의 임피던스 값을 갖도록 조절될 수도 있다.

풀다운 터미네이션 활성화 신호(PD_EN)는 풀다운 터미네이션부(712)를 온/오프시키기 위한 신호이다. 즉, 풀다운 터미네이션부(712)의 온/오프 여부는 풀다운 터미네이션 활성화 신호(PD_EN)에 의해 결정되고, 턴온시 풀다운 터미네이션부(712)가 어떠한 임피던스 값을 가질지는 풀다운 임피던스 코드(NCODE<0:N>)에 의해 결정된다.

터미네이션 회로(710)는 반도체 장치 등에서 데이터를 출력하는 출력드라이버(output driver)가 될 수 있다. 풀업 터미네이션 활성화 신호(PU_EN)가 활성화되어 풀업 터미네이션부(711)가 인터페이스 패드(INTERFACE PAD, 이 경우에는 DQ패드)를 풀업 터미네이션하면 인터페이스 패드(INTERFACE PAD)를 통해서는 '하이'데이터가 출력되고, 풀다운 터미네이션 활성화 신호(PD_EN)가 활성화되어 풀다운 터미네이션부(712)가 인터페이스 패드(INTERFACE PAD)를 풀다운 터미네이션하면 인터페이스 패드(INTERFACE PAD)를 통해 '로우'데이터가 출력될 것이다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

ZQC : 캘리브래이션 동작 신호 A10 : 어드레스 신호
CLK : 입력클럭 RST : 리셋신호
TM : 테스트모드 신호 CMP_EN : 비교신호
CNT_EN : 카운팅 신호 RSTT : 테스트리셋신호
RSTN 노멀리셋신호 CLKA : 분주클럭
CLKAB : 분주클럭B CMP_ENT : 제1비교신호
CNT_ENT : 제1카운팅신호 CMP_ENN 제2비교신호
CNT_ENN : 제2카운팅신호 510 : 버퍼부
520 : 고속모드제어회로 521 : 클럭분주부
522 : 고속제어논리부 530 : 저속모드제어회로
531 : 제어카운터부 532 : 저속제어논리부
540 : 선택출력부

Claims

인터페이스 패드를 터미네이션하는 터미네이션 임피던스값을 조절하기 위해 사용되며, PVT(Process, Voltage, Temperature) 조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 캘리브래이션부; 및
고속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도가 저속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도보다 높도록 제어하는 제어부
를 포함하는 캘리브래이션 회로.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1항에 있어서,
상기 제어부는,
상기 고속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도가 상기 저속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도보다 높도록,
상기 고속모드에서는 상기 캘리브래이션부가 A*클럭마다 상기 임피던스 코드를 갱신하도록 제어하고,
상기 저속모드에서는 상기 캘리브래이션부가 상기 A*클럭보다 긴 B*클럭마다(즉 B>A) 상기 임피던스 코드를 갱신하도록 제어하는 것을 특징으로 하는 캘리브래이션 회로.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 1항에 있어서,
상기 저속모드는 노멀모드이고 상기 고속모드는 테스트모드인 것을 특징으로 하는 캘리브래이션 회로.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2항에 있어서,
상기 캘리브래이션부는,
비교신호에 응답하여 외부저항이 연결된 캘리브래이션 노드의 전압과 기준전압을 비교하는 비교부;
카운팅신호에 응답하여 비교부의 비교결과에 따라 상기 임피던스 코드를 갱신하는 카운터부; 및
상기 임피던스 코드에 응답하여 결정되는 임피던스 값을 가지며, 상기 캘리브래이션 노드에 연결되는 레퍼런스 임피던스부
를 포함하는 것을 특징으로 하는 캘리브래이션 회로.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 4항에 있어서,
상기 제어부는,
상기 고속모드시에는 상기 비교신호와 상기 카운팅신호를 상기 A*클럭마다 1회씩 활성화하고,
상기 저속모드시에는 상기 비교신호와 상기 카운팅신호를 상기 B*클럭마다 1회씩 활성화하는 것을 특징으로 하는 캘리브래이션 회로.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 4항에 있어서,
상기 제어부는,
상기 고속모드시에는 캘리브래이션 동작 제어신호에 의해 결정되는 시간 동안 제1클럭을 활성화하고, 상기 저속모드시에는 상기 캘리브래이션 동작 제어신호에 의해 결정되는 시간 동안 제2클럭을 활성화하는 버퍼부;
상기 고속모드시에는 상기 제1클럭을 입력받아 제1비교신호와 제1카운팅신호를 상기 A*클럭마다 1회씩 활성화 하는 고속모드제어회로;
상기 저속모드시에는 제2클럭을 입력받아 제2비교신호와 제2카운팅신호를 B*클럭마다 1회씩 활성화 시키는 저속모드제어회로; 및
상기 고속모드시에는 상기 제1비교신호와 상기 제1카운팅신호를 각각 상기 비교신호와 상기 카운팅신호로 출력하고, 상기 저속모드시에는 상기 제2비교신호와 상기 제2카운팅신호를 상기 비교신호와 상기 카운팅신호로 출력하는 선택출력부
를 포함하는 것을 특징으로 하는 캘리브래이션 회로.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 6항에 있어서,
상기 고속모드제어회로는,
상기 제1클럭의 주파수를 A분주하여 분주클럭을 생성하는 클럭분주부; 및
상기 분주클럭에 응답하여 상기 제1비교신호와 상기 제1카운팅신호를 상기 A*클럭마다 1회씩 활성화하는 고속제어논리부
를 포함하는 것을 특징으로 하는 캘리브래이션 회로.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 6항에 있어서,
상기 저속모드제어회로는,
상기 제2클럭의 활성화 회수를 카운팅하여 코드신호를 생성하는 제어카운터부; 및
상기 코드신호에 응답하여 상기 제2비교신호와 상기 제2카운팅신호를 상기 B*클럭마다 1회씩 활성화하는 저속제어논리부
를 포함하는 것을 특징으로 하는 캘리브래이션 회로.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 7항에 있어서,
상기 클럭분주부는,
상기 제1클럭의 주파수를 2^N(N은 자연수)분주하는 경우 N개의 T플립플롭 포함하고 각 T플립플롭은 캐스캐이드로 연결되어 첫번째 T플립플롭으로 상기 제1클럭을 입력하고 N번째 T플립플롭에서 상기 분주클럭을 생성하는 것을 특징으로하는 캘리브래이션 회로.
인터페이스 패드를 터미네이션하는 터미네이션 임피던스값을 조절하기 위해 사용되며, PVT(Process, Voltage, Temperature) 조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 캘리브래이션부;
고속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도가 저속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도 보다 높도록 제어하는 제어부; 및
상기 임피던스 코드에 의해 정해지는 임피던스 값으로 상기 인터페이스 패드를 터미네이션하는 터미네이션 회로
를 포함하는 반도체 장치.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 10항에 있어서,
상기 제어부는,
상기 고속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도가 상기 저속모드에서 상기 캘리브래이션부가 상기 임피던스 코드를 갱신하는 빈도보다 높도록,
상기 고속모드에서는 상기 캘리브래이션부가 A*클럭마다 상기 임피던스 코드를 갱신하도록 제어하고,
상기 저속모드에서는 상기 캘리브래이션부가 상기 A*클럭보다 긴 B*클럭마다(즉 B>A) 상기 임피던스 코드를 갱신하도록 제어하는 것을 특징으로 하는 반도체 장치.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제 10항에 있어서,
상기 저속모드는 노멀모드이고 상기 고속모드는 테스트모드인 것을 특징으로 하는 반도체 장치
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제 11항에 있어서,
상기 캘리브래이션부는,
비교신호에 응답하여 외부저항이 연결된 캘리브래이션 노드의 전압과 기준전압을 비교하는 비교부;
카운팅신호에 응답하여 비교부의 비교결과에 따라 상기 임피던스 코드를 갱신하는 카운터부; 및
상기 임피던스 코드에 응답하여 결정되는 임피던스 값을 가지며, 상기 캘리브래이션 노드에 연결되는 레퍼런스 임피던스부
를 포함하는 것을 특징으로 하는 반도체 장치.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제 13항에 있어서,
상기 제어부는,
상기 고속모드시에는 상기 비교신호와 상기 카운팅신호를 상기 A*클럭마다 1회씩 활성화하고,
상기 저속모드시에는 상기 비교신호와 상기 카운팅신호를 상기 B*클럭마다 1회씩 활성화하는 것을 특징으로 하는 반도체 장치.