KR101063441B1 - Ｏｄｔ 저항 테스트 시스템 - Google Patents

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Abstract

본 발명은 PMU가 없는 BOST(Built-Off Self Test)와 같은 회로를 통해서도 다수의 ODT 저항을 동시에 측정할 수 있도록 한 ODT 저항 테스트 시스템에 관한 것이다.
본 발명의 ODT 저항 테스트 시스템은 각각의 신호 입력 단자가 다수의 풀업용 및 풀다운용 ODT 저항을 갖는 DUT(Device Under Test)의 각각의 DQ 핀에 연결되는 볼티지 컴패레이터를 다수 구비한 테스트 회로; 상기 테스트 회로의 각각의 상기 컴패레이터의 기준 전압 단자에 기준 전압을 제공하는 기준전압 공급부 및 상기 신호 입력 단자와 상기 DQ 핀에 병렬로 연결되는 터미네이션 저항을 포함하여 이루어진다.
전술한 구성에서, 상기 테스트 회로는 ATE의 일부의 기능 테스트를 보조하는 BOST 회로(Built Off Self Test) 회로로 구현될 수 있다. 그리고 상기 기준전압 공급부는 각각의 상기 컴패레이터의 상기 기준 전압 단자에 가변하는 기준 전압을 공급하는 것이 바람직하다.
ODT, 저항, 반도체 메모리, DUT, DDR2, DDR3, 터미네이션, BOST

Description

ＯＤＴ 저항 테스트 시스템{System for Testing On Die Termination Resistor}
본 발명은 ODT 저항 테스트 시스템에 관한 것으로, 특히 PMU가 없는 BOST와 같은 회로를 통해서도 다수의 ODT 저항을 동시에 측정할 수 있도록 한 ODT 저항 테스트 시스템에 관한 것이다.
잘 알려진 바와 같이 반도체 장치의 동작 속도가 고속화됨에 따라 인터페이스되는 신호의 스윙(swing) 폭을 점차 감소시켜 신호 전달에 걸리는 지연 시간을 최소화하고 있다. 그런데, 스윙 폭이 감소되면 외부 노이즈가 인터페이스되는 신호에 미치는 영향력이 증대되어 인터페이스단에서 임피던스 부정합(impedance mismatching)이 야기된다. 임피던스의 부정합이 발생되면 데이터의 고속 전송이 어렵고, 반도체 메모리 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다.　즉, 임피던스가 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다.
따라서, 병렬 접속된 복수의 트랜지스터 중 턴온되는 트랜지스터의 개수를 조절하여 터미네이션단의 저항을 조정함으로써 임피던스를 매칭시키는 기술이 제시 되었다. 이와 같은 기술을 온-다이 터미네이션(On-Die Termination, ODT)이라고 하여 동작 속도의 고속화가 요구되는 DDR2 이상의 반도체 메모리 장치에 적용되고 있는바, 근래 들어서는 SI(Signal Integrity: 신호 무결성) 개선을 위해 종래 보드에서 실장하였던 터미네이션 저항을 칩에서 제공하고 있기에 이를 OCT(On-Chip Termination)라고도 한다.
한편, 종래 ATE(Automatic Test Equipment)에서는 PMU(Parametric Measurement Unit)에 의해 VSIM(Voltage Source Current Measurement) 방식, 즉 정전압을 인가하여 전류를 측정하는 방식으로 ODT 저항값을 측정하고 있다. 도 1은 이러한 종래의 ODT 저항 테스트 시스템의 블록 구성도인바, 참조번호 100은 ATE를 나타내고, 200은 DDR2 또는 DDR3과 같은 DUT(Device Under Test)를 나타낸다.
이러한 종래 ATE에는 기능 테스트(function test)를 위해 DUT(200)를 로직 "0" 또는 "1"로 구동하는 드라이버, 기능 테스트 동안 DUT(200)의 출력 전압을 기준 전압과 비교하는데 사용되는 컴패레이터 및 MOS FET와 같은 스위칭 트랜지스터가 구비되고, 이외에도 각종 DC 측정을 정확하게 하기 위해 사용되는 PMU(Precision Measurement Unit)(110) 및 릴레이 스위치(120)가 구비되어 있다. 여기에서, PMU(110)는 전술한 바와 같이 DUT(200)에 전압을 인가한 후에 전류를 측정(VSIM; Voltage Source Current I Measurement)하거나 이와는 달리 전류를 인가한 후에 전압을 측정(ISVM; Current I Source Voltage Measurement)할 수 있는데, 임의의 ATE(100)는 1개의 DUT(200)에 대해 1개의 PMU(110)를 공동으로 사용하거나 이와는 달리 1개의 DUT(200)의 각 핀에 대해 1개의 PMU(110)를 사용하도록 설계될 수 있다.
한편, DUT(200)의 데이터 입/출력(Data Input/Ourput) 핀, 즉 DQ 핀에는 병렬 접속된 풀업(Pull-Up)용 ODT 저항(210) 및 풀다운(Pull-Down)용 ODT 저항(220) 쌍이 다수개 연결되어 있는데, 각각의 풀업용 ODT 저항(210)은 MOS FET와 같은 스위칭 트랜지스터(212)를 경유하여 VDDQ 단자에 연결되어 있는 반면에 각각의 풀다운용 ODT 저항(220)은 역시 MOS FET와 같은 스위칭 트랜지스터(222)를 경유하여 VSSQ 단자에 연결되어 있다. 여기에서, VDDQ 및 VSSQ 단자에는 데이터 출력 동작에 필요한 전원을 공급하는 반면에 VDD 및 VSS(미도시)에는 데이터 출력 동작을 제외한 나머지 모든 동작에 필요한 전원을 공급하는데, 이와 같이 전원을 분리하는 이유는 데이터 출력시 발생하는 노이즈를 감소시키기 위해서이다.
전술한 바와 같은 종래에 ODT 저항 테스트 시스템에 따르면, DUT(200)의 풀업용 ODT 저항(210)에 VDDQ 전압으로 1.5V를 인가한 상태에서 해당 스위칭 트랜지스터(212)를 온시켜가면서 PMU(110)를 VSIM 방식으로 구동, 즉 DQ 핀에 소정 정전압, 예를 들어 0.75V의 정전압 인가한 후에 그 전류를 측정하는 방식으로 구동하여 풀업용 ODT 저항(210) 또는 풀다운용 ODT 저항(220)을 측정하게 되는데, 도 2a 및 도 2b는 각각 종래의 ODT 저항 테스트 시스템에서 풀업용 및 풀다운용 저항 테스트시의 등가 회로도이다. 이렇게 구해진 풀업용 또는 풀다운용 ODT 저항은 아래의 수학식 1에 의해 구해질 수 있다.
Figure 112009016234313-pat00001
예를 들어 후술하는 도 5의 비교 도표에서 알 수 있는 바와 같이, VDDQ 전압으로 1.5V를 인가한 상태에서 각각의 스위칭 트랜지스터(212),(222)를 번갈아서 온시키면서 PMU(110)를 VSIM 방식으로 구동, 즉 DQ 핀에 소정 정전압, 예를 들어 0.75V의 정전압 인가한 후에 그 전류를 측정하여 6㎃를 얻었다고 할 때, 풀업용 ODT 저항(210)값은 위의 수학식에 의해
Figure 112009016234313-pat00002
이 되고 이와 마찬가지로 풀다운용 ODT 저항(220)값은
Figure 112009016234313-pat00003
이 된다.
그러나 전술한 바와 같은 종래의 ODT 저항 테스트 시스템에 따르면, ATE에 PMU가 구비되어 있지 않은 경우에는 아예 ODT 저항을 측정할 수 없다는 문제점이 있고, PMU가 구비되어 있다고 하더라도 그 개수가 DUT당 1개인 경우에는 DUT의 각 데이터 입/출력핀마다 이를 순차적으로 연결하여 ODT를 측정해야 하기 때문에 측정에 상대적으로 많은 시간이 소요된다고 하는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, PMU가 없는 BOST(Built-Off Self Test)와 같은 회로를 통해서도 다수의 ODT 저항을 동시에 측 정할 수 있도록 한 ODT 저항 테스트 시스템을 제공함을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명의 ODT 저항 테스트 시스템은 각각의 신호 입력 단자가 다수의 풀업용 및 풀다운용 ODT 저항을 갖는 DUT(Device Under Test)의 각각의 DQ 핀에 연결되는 볼티지 컴패레이터를 다수 구비한 테스트 회로; 상기 테스트 회로의 각각의 상기 컴패레이터의 기준 전압 단자에 기준 전압을 제공하는 기준전압 공급부 및 상기 신호 입력 단자와 상기 DQ 핀에 병렬로 연결되는 터미네이션 저항을 포함하여 이루어진다.
전술한 구성에서, 상기 테스트 회로는 ATE의 일부의 기능 테스트를 보조하는 BOST 회로(Built Off Self Test) 회로로 구현될 수 있다. 그리고 상기 기준전압 공급부는 각각의 상기 컴패레이터의 상기 기준 전압 단자에 가변하는 기준 전압을 공급하는 것이 바람직하다.
한편, 풀업용 ODT 저항을 측정함에 있어서 상기 DQ 핀의 전압 VDQ는,
Figure 112009016234313-pat00004
에 의해 정해지되, RT는 상기 터미네이션 저항의 저항값, ODTU는 풀업용 ODT 저항값을, VDDQ는 전원 전압을, VTT는 상기 터미네이션 저항에 공급되는 터미네이션 전압값을 각각 나타내고, 상기 풀업용 저항의 저항값 ODTU는,
Figure 112009016234313-pat00005
에 의해 정해질 수 있다.
마찬가지로, 풀다운용 ODT 저항을 측정함에 있어서 상기 DQ 핀의 전압 VDQ는,
Figure 112009016234313-pat00006
에 의해 정해지되, RT는 상기 터미네이션 저항의 저항값, ODTN은 풀다운용 ODT 저항값을, VDDQ는 전원 전압을, VTT는 상기 터미네이션 저항에 공급되는 터미네이션 전압값을 각각 나타내고, 상기 풀다운용 ODT 저항값 ODTN은,
Figure 112009016234313-pat00007
으로 정해질 수 있다.
본 발명의 ODT 저항 테스트 시스템에 따르면, PMU가 없는 BOST(Built-Off Self Test)와 같은 회로를 통해서도 다수의 ODT 저항을 동시에 측정할 수 있어서 고가의 ATE 장비 없이도 신속하게 ODT 저항을 테스트할 수가 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 ODT 저항 테스트 시스템의 바람직한 실시예에 대해 상세하게 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 ODT 저항 테스트 시스템의 블록 구성도이다. 도 3에 도시한 바와 같이, 본 발명의 ODT 저항 테스트 시스템은 각각의 신호 입력 단자가 DDR2나 DDR3와 같은 DUT(200)의 각각의 데이터 입/출력핀, 즉 DQ 핀에 연결되는 볼티지 컴패레이터(330)를 다수 구비하여 이루어진 테스트 회로(300), 테스트 회로(300)의 각 컴패레이터(330)의 기준 전압 단자에 기준 전압, 바람직하게는 가변하는 기준 전압을 제공하는 기준전압 공급부(미도시) 및 상기 신호 입력 단자와 DQ 핀에 병렬로 연결되는 터미네이션 저항(Termination Resister)(400), 예를 들어 50Ω의 저항값을 갖는 터미네이션 저항(400)을 포함하여 이루어질 수 있다.
전술한 구성에서, 터미네이션 저항(400)의 나머지 일단에는 터미네이션 전압(VTT)으로, 예를 들어 0.75V가 인가되게 된다. 한편, 테스트 회로(300)는 ATE의 노후화에 따른 속도 저하나 동시 테스트 능력 부족, 즉 파라 수의 부족 등을 극복하기 위해 그 일부의 기능 테스트(function test)를 보조하도록 개발된 BOST 회로를 이용하여 구현될 수 있는데, 이러한 BOST 회로에는 통상적으로 DUT(200)를 로직 "0" 또는 "1"로 구동하는 드라이버(310)와 드라이버(310)의 출력단에 연결되어 그 기능을 온 또는 오프시키는 MOS FET와 같은 스위칭 트랜지스터(320) 이외에 전술한 볼티지 컴패레이터(330)가 다수개 구비되어 있다. 따라서, 이러한 볼티지 컴패레이터(330)를 그대로 사용하여 테스트 회로(300)를 구현할 수가 있는바, 이러한 테스트 회로(300)는 단일 칩 형태로 구현될 수도 있다.
한편, 상기 기준전압 공급부는 각각의 컴패레이터(330)가 DQ 핀 전압(VDQ)을 비교적 정확하게 측정할 수 있도록 상기 기준 전압 단자에 가변하는 기준 전압(VTH), 예를 들어 0.6~0.9V에서 2㎷ 스텝으로 변화하는 기준 전압을 공급(후술함)하게 된다.
한편, DDR2 또는 DDR3와 같은 DUT(200) 내부에는 풀업용 및 풀다운용 ODT 저항쌍으로, 예를 들어 각각 240Ω쌍, 120Ω쌍, 80Ω쌍, 60Ω쌍 및 40Ω쌍과 같은 다 수의 저항쌍들이 구비되어 있는바, 이들 저항쌍 모두를 테스트하거나 이들 중에서 어느 하나의 저항쌍(후술하는 도 5의 실시예에서는 120Ω)만을 선택하여 테스트할 수도 있다.
도 4a 및 도 4b는 각각 본 발명의 ODT 저항 테스트 시스템에서 풀업용 및 풀다운용 저항 테스트시의 등가 회로도이고, 도 5는 종래 및 본 발명의 ODT 저항 테스트 시스템의 등가 회로를 비교한 도표이다. 먼저, 풀업용 ODT 저항(210)을 테스트하기 위해서는 도 4a에 도시한 바와 같이 VDDQ 단자에 1.5V를 공급함과 동시에 터미네이션 전압(VTT)으로 0.75V를 공급한 상태에서 풀다운용 ODT 저항(220)에 연결된 스위칭 트랜지스터(222)를 오프시키는 한편 풀업용 ODT 저항(210)에 연결된 스위칭 트랜지스터(212)를 온시킨 상태에서 컴패레이터(330)의 출력 논리 레벨을 체크함으로써 풀업용 ODT 저항(210)을 테스트하게 된다.
이와는 반대로 풀다운용 ODT 저항(220)을 테스트하기 위해서는 도 4b에 도시한 바와 같이 터미네이션 전압(VTT)으로 0.75V를 공급한 상태에서 풀업용 ODT 저항(210)에 연결된 스위칭 트랜지스터(212)를 오프시키는 반면에 풀다운용 ODT 저항(220)에 연결된 스위칭 트랜지스터(222)를 온시켜서 접지(VSSQ)시킨 후에 컴패레이터(330)의 출력 논리 레벨을 체크함으로써 풀다운용 ODT 저항(220)을 테스트하게 된다.
이 경우에 단순히 풀업용 및 풀다운용 ODT 저항(210),(220)이 연결되어 있는지, 즉 그 연결 여부만을 간단하게 테스트하고자 하는 경우에는 컴패레이터(330)의 상기 기준 전압 단자에 고정된 기준 전압(VTH)을 공급, 예를 들어 풀업용 ODT 저 항(210)의 경우에는 터미네이션 전압(VTT)에 소정의 마진 전압(VUP)을 더한 값(VTH=VTT+VUP)을 공급하는 반면에 풀다운용 ODT 저항(220)의 경우에는 터미네이션 전압(VTT)에 소정의 마진 전압(VDN)을 감한 값(VTH=VTT-VDN)을 공급할 수 있다. 여기에서, 터미네이션 전압(VTT)를 0.75V로 하고, 각 마진 전압(VUP),(VDN)을 0.1V로 하면, 풀업용 ODT 저항의 테스트시에는 컴패레이터의 기준 전압 단자에 0.85V(=0.75V+0.1V)가 공급되는 반면에 풀다운용 ODT 저항의 테스트시에는 컴패레이터의 기준 전압 단자에 0.65V(=0.75V-0.1V)가 공급된다. 이 상태에서 풀업용 ODT 저항(210)을 테스트함에 있어서 컴패레이터(330)의 출력 논리 레벨이 "1"인 경우에는 풀업용 ODT 저항(210)이 정상적으로 연결되어 있다고 판단하는 반면에 "0"인 경우에는 그렇지 않다고 판단하고, 풀다운용 ODT 저항(220)를 테스트함에 있어서는 컴패레이터(330)의 출력 논리 레벨이 "0"인 경우에는 플다운용 ODT 저항(220)이 정상적으로 연결되어 있다고 판단하는 반면에 "1"인 경우에는 그렇지 않다고 판단한다.
반면에 ODT 저항값까지 측정하고자 하는 경우에는, 풀업용 및 풀다운용 ODT 저항 테스트시에 예상되는 DQ 핀 전압(VDQ)을 포함하는 범위, 예를 들어 0.6V~0.9V의 전압 범위 내에서 소정 스텝, 예를 들어 0.2㎷씩 기준 전압을 증가 또는 감소시켜서 공급해가면서 컴패레이터(330)의 출력 논리 레벨이 "0"에서 "1"로 변하는 시점에서의 기준 전압을 DQ 핀의 전압(VDQ)으로 확정한 후에 이에 의거하여 풀업용 및 풀다운용 ODT 저항값을 측정할 수 있다. 여기에서, 도 4a와 같이 풀업용 ODT 저항(210)을 측정하는 경우에 DQ 핀의 전압(VDQ)은 아래의 수학식 2와 같이 구해질 수 있다.
Figure 112009016234313-pat00008
위의 수학식 2에서 RT는 터미네이션 저항값을 나타내고, ODTU는 풀업용 ODT 저항값을 나타낸다. 그리고 위의 수학식 2에 의해 아래의 수학식 3과 같이 풀업용 저항값 ODTU가 도출될 수 있다.
Figure 112009016234313-pat00009
위의 수학식 3에서 측정된 DQ 핀의 전압값(VDQ)이, 예를 들어 0.97V라고 하고, 터미네이션 저항값 RT를 50Ω이라 하면, 풀업용 저항값 ODTU는 위의 수학식 3에 의해
Figure 112009016234313-pat00010
이 되어 측정하고자 하는 저항값과 거의 일치(즉 정상)함을 알 수가 있다.
한편, 도 4b에 도시한 바와 같이 풀다운용 ODT 저항(220)을 측정하고자 하는 경우에 DQ 핀의 전압값(VDQ)은 아래의 수학식 4과 같이 구해질 수 있다.
Figure 112009016234313-pat00011
위의 수학식 4에서 ODTN은 풀다운용 ODT 저항값을 나타낸다. 그리고 위의 수학식 4에 의해 아래의 수학식 5와 같이 풀다운용 저항값인 ODTN가 도출될 수 있다.
Figure 112009016234313-pat00012
위의 수학식 5에서 측정된 DQ 핀의 전압값(VDQ)이, 예를 들어 0.53V라고 하고, 터미네이션 저항값 RT를 50Ω이라 하면, 풀다운용 저항값 ODTN은 위의 수학식 5에 의해
Figure 112009016234313-pat00013
이 되어 측정하고자 하는 저항값과 거의 일치(즉 정상)함을 알 수가 있다.
결과적으로, 본 발명의 ODT 저항 테스트 시스템은 종래와는 달리 VSVM(Voltage Source Voltage Measurement) 방식에 의해 ODT 저항을 테스트함을 알 수 있다.
본 발명의 ODT 저항 테스트 시스템은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다.
도 1은 이러한 종래의 ODT 저항 테스트 시스템의 블록 구성도,
도 2a 및 도 2b는 각각 종래의 ODT 저항 테스트 시스템에서 풀업 및 풀다운용 저항 테스트시의 등가 회로도,
도 3은 본 발명의 바람직한 실시예에 따른 ODT 저항 테스트 시스템의 블록 구성도,
도 4a 및 도 4b는 각각 본 발명의 ODT 저항 테스트 시스템에서 풀업용 및 풀다운용 저항 테스트시의 등가 회로도,
도 5는 종래 및 본 발명의 ODT 저항 테스트 시스템의 등가 회로를 비교한 도표이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: ATE, 110: PMU,
120: 릴레이 스위치,
200: DUT, 210: 풀업용 ODT 저항,
212: 스위칭 트랜지스터, 220: 풀다운용 ODT 저항,
222: 스위칭 트랜지스터,
300: 테스트 회로, 310: 드라이버,
320: 스위칭 트랜지스터, 330: 컴패레이터,
400: 터미네이션 저항

Claims (5)

  1. 각각의 신호 입력 단자가 다수의 풀업용 및 풀다운용 ODT 저항을 갖는 DUT(Device Under Test)의 각각의 DQ 핀에 연결되는 볼티지 컴패레이터를 다수 구비한 테스트 회로;
    상기 테스트 회로의 각각의 상기 컴패레이터의 기준 전압 단자에 기준 전압을 제공하되, 각각의 상기 컴패레이터의 상기 기준 전압 단자에 가변하는 기준 전압을 공급하는 기준전압 공급부; 및
    상기 신호 입력 단자와 상기 DQ 핀에 병렬로 연결되는 터미네이션 저항을 포함하여 이루어진 ODT 저항 테스트 시스템.
  2. 제 1 항에 있어서,
    상기 테스트 회로는 ATE의 일부의 기능 테스트를 보조하는 BOST 회로(Built Off Self Test) 회로로 구현되는 것을 특징으로 하는 ODT 저항 테스트 시스템.
  3. 삭제
  4. 제 1 항 또는 제 2항에 있어서,
    풀업용 ODT 저항을 측정함에 있어서 상기 DQ 핀의 전압 VDQ는,
    Figure 112011005501917-pat00014
    에 의해 정해지되, RT는 상기 터미네이션 저항의 저항값, ODTU는 풀업용 ODT 저항값을, VDDQ는 전원 전압을, VTT는 상기 터미네이션 저항에 공급되는 터미네이션 전압값을 각각 나타내고,
    상기 풀업용 저항의 저항값 ODTU는,
    Figure 112011005501917-pat00015
    에 의해 정해지는 것을 특징으로 하는 ODT 저항 테스트 시스템.
  5. 제 1 항 또는 제 2항에 있어서,
    풀다운용 ODT 저항을 측정함에 있어서 상기 DQ 핀의 전압 VDQ는,
    Figure 112011005501917-pat00016
    에 의해 정해지되, RT는 상기 터미네이션 저항의 저항값, ODTN은 풀다운용 ODT 저항값을, VDDQ는 전원 전압을, VTT는 상기 터미네이션 저항에 공급되는 터미네이션 전압값을 각각 나타내고,
    상기 풀다운용 ODT 저항값 ODTN은,
    Figure 112011005501917-pat00017
    으로 정해지는 것을 특징으로 하는 ODT 저항 테스트 시스템.
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