KR100735758B1 - 다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치. - Google Patents

다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치. Download PDF

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KR100735758B1
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Abstract

본 발명은 다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치를 공개한다. 제1 노드 및 제2 노드 각각과 공통 노드 사이에 연결되고, 각각 복수개 비트의 데이터와 반전 데이터 중 일부 비트씩 제외된 홀수개 비트의 데이터와 홀수개 비트의 반전 데이터를 인가받아 제1 노드와 제2 노드 사이의 전압 차를 발생하는 입력부, 및 제1 전원과 제1 노드 및 제2 노드 사이에 연결되고 제1 노드 및 제2 노드의 전압 차를 감지, 증폭하는 증폭부를 구비하여 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 한다. 따라서 본 발명의 판정 회로, 데이터 버스 반전 회로 및 데이터 반전 방법은 데이터의 모든 비트를 비교하지 않고 적어도 하나의 비트를 생략하여 비교함으로써 다수 판정 시에 오류가 줄어들고, 동작 속도가 빠르며, 설계가 용이하다.

Description

다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치.{Majority voter circuit and data bus inversion circuit and semiconductor device.}
도1 은 종래의 데이터 버스 반전 회로를 나타내는 블록도이다.
도2 는 종래의 다수 판정 회로를 나타내는 일예이다.
도3 은 본 발명에 따른 다수 판정회로의 실시예이다.
도4 는 본 발명의 데이터 버스 반전 회로를 이용한 반도체 장치를 나타내는 블록도이다.
본 발명은 다수 판정 회로(Majority Voter Circuit)에 관한 것으로서, 특히 데이터의 일부만을 비교하여 다수를 판정하는 다수 판정 회로에 관한 것이다.
반도체 장치의 고속화로 인하여 이전의 반도체 장치에서는 고려되지 않던 임피던스 매칭(Impedance matching)에 대한 문제가 대두되었다. 반도체 장치가 외부 장치와 고속으로 데이터를 입출력하게 되면, 신호선과 신호선의 사이 및 신호선과 출력 드라이버간의 임피던스가 미스매칭(mismatching)으로 인한 반사파를 발생시킬 수 있다. 이렇게 발생되는 반사파는 전송되는 데이터의 왜곡을 발생시켜 에러를 유 발하게 된다. 그러므로 데이터를 전송할 경우에 임피던스를 정확하게 매칭시켜 반사파가 발생되지 않도록 해야 된다.
이러한 임피던스 매칭문제를 해결하기 위하여 반도체 장치는 외부로 신호를 출력하기 위한 오프 칩 드라이버(Off chip Driver : OCD)와 외부로부터 전송되는 신호의 반사를 방지하기 위한 온 다이 터미네이션 회로(On Die Termination circuit : ODT)를 포함하고 있다. 이 경우, 신호 충실도(signal integrity)를 확보하기 위해서는 오프 칩 드라이버 또는 온 다이 터미네이션 회로의 임피던스 특성을 교정(calibration)하여야 하며, 반도체 장치가 고속으로 동작할수록 교정의 필요성은 커진다.
그러나 오프 칩 드라이버나 온 다이 터미네이션 회로는 교정 과정에서 많은 스위치를 동시에 동작시키게 되며, 교정 과정에서의 동시 스위칭 동작은 노이즈(noise)를 야기한다. 이러한 노이즈에 의한 시스템의 성능 제약을 극복하기 위하여 데이터 버스 반전 회로(Data Bus Inversion circuit)를 이용하여 로우 웨이트 코딩(low Weight coding)을 한다. 데이터를 로우 웨이트 코딩하게 되면 반도체 장치의 데이터 입출력 라인으로 흐르는 전류량을 줄여서 데이터 입출력 라인의 대역폭(Bandwidth)을 높이고, 데이터의 스큐(Skew)를 줄여주는 효과가 있다.
상기한 로우 웨이트 코딩을 하기 위해서는 데이터에서 논리적으로 "0"의 값을 갖는 비트(bit)의 개수와 논리적으로 "1"의 값을 갖는 비트의 개수를 비교하여 어느 쪽 비트의 개수가 많 많은지를 판별하는 다수 판정 회로를 필요로 한다.
도1 은 종래의 데이터 버스 반전 회로를 나타내는 블록도이다.
반도체 장치를 포함한 시스템의 데이터 발생부에서 데이터(Data)와 반전 데이터(/Data)를 출력한다.
다수 판정 회로(10)는 데이터(Data)와 반전 데이터(/Data)를 인가받아 데이터(Data)에서 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수로서 다수의 비트를 판단하여 선택 신호(sign)를 출력한다.
예를 들어 데이터(Data)가 8비트일 때 데이터(Data)에서 "0"개수와 "1"의 개수를 비교하여 "0"의 개수가 4개보다 많으면 선택 신호(sign)는 "L"레벨로 출력되고, "0"의 개수가 4개보다 적으면 선택 신호(sign)는 "H"레벨로 출력된다. 여기서 선택 신호(sign)는 시스템의 설정에 따라 "0"의 개수가 4개보다 많으면 "H"레벨을, "0"의 개수가 4개보다 적으면 "L"레벨로 출력할 수 있음은 자명하다. 시스템에 따라 로우 웨이트 코딩을 하는 방법은 다양하게 구성할 수 있으며, 따라서 시스템에 따라 "1"의 개수를 많도록 또는 "0"의 개수를 많도록 설정할 수 있다.
인코더(20)는 다수 판정 회로(10)로부터 인가되는 선택 신호(sign)에 응답하여 데이터(Data) 또는 반전 데이터(/Data) 중에서 하나를 선택하여 로우 웨이트 코딩 데이터(LWC Data)를 출력한다.
즉 시스템에서 "0"의 값을 갖는 비트의 수가 많은 데이터가 대역폭을 높이기에 용이하고, 8비트의 데이터가 인가되는 경우를 가정한다. 반도체 장치에서 외부로 출력할 데이터(Data)가 "00100100"과 같이 "0"의 값을 갖는 비트의 수가 "1"의 값을 갖는 비트의 수보다 많은 경우에, 다수 판정 회로(10)는 데이터(Data)가 인코더(20)에서 출력될 수 있도록 선택 신호(sign)를 "L"레벨로 출력한다. 반면에 데이 터(Data)가 "11100110"과 같이 "1"의 값을 갖는 비트의 수가 "0"의 값을 갖는 비트의 수보다 많으면, 다수 판정 회로(10)는 인코더(20)에서 "00011001"와 같이 "0"의 값을 갖는 비트의 수가 많도록 데이터(Data)를 반전한 반전 데이터(/Data)가 출력될 수 있도록 선택 신호(sign)를 "H"레벨로 출력한다.
도2 는 종래의 다수 판정 회로를 나타내는 일예이다.
도2 에 도시된 다수 판정 회로는 아날로그 다수 판정 회로로서 일종의 차동 증폭기(differential amplifier)이다. NMOS 트랜지스터(N1)는 다수 판정 회로를 활성화하기 위한 트랜지스터로서 인에이블 신호(En)에 응답하여 다수 판정 회로를 활성화 한다. 인에이블 신호(En)는 시스템에서 데이터(Data)와 반전 데이터(/Data)를 인가받는 동안 인가될 수도 있으며, 항시 인가되도록 설정 될 수도 있다. 복수개의 NMOS 트랜지스터(NL0 ~ NL7, NR0 ~ NR7)는 다수 판정 회로의 입력부로 일단의 NMOS 트랜지스터(NL0 ~ NL7)는 각각 데이터(Data)의 해당 비트(D0 ~ D7)를 인가받으며, 타단의 NMOS 트랜지스터(NR0 ~ NR7)는 각각 반전 데이터(/Data)의 해당 비트(/D0 ~ /D7)를 인가받는다. NMOS 트랜지스터(NL0 ~ NL7)와 NMOS 트랜지스터(NR0 ~ NR7)는 입력되는 데이터(Data)와 반전 데이터(/Data)에 응답하여 제1 노드(Node1)와 제2 노드(Node2)간의 전압 차를 발생한다. 2개의 PMOS 트랜지스터(P1, P2)는 증폭부로서 입력부에 의해 발생한 제1 노드(Node1)와 제2 노드(Node2) 사이의 전압차를 감지, 증폭한다. 선택 신호(sign)는 제2 노드(Node2)에 연결되어 제2 노드(Node2)의 전압 레벨로서 출력된다. 즉 다수 판정 회로는 NMOS 트랜지스터(NL0 ~ NL7)와 NMOS 트랜지스터(NR0 ~ NR7)는 입력되는 데이터(Data)와 반전 데이터(/Data)의 전압 차 를 감지, 증폭하여 선택 신호(sign)를 출력한다. 그러나 상기한 종래의 다수 판정 회로는 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 동일한 경우에 문제가 된다. 즉 8비트의 데이터(Data)에서 "01100110"과 같이 "0"의 값을 갖는 비트의 개수가 4개이고, "1"의 값을 갖는 비트의 개수가 4개인 경우에 차동 증폭기의 양단의 전압차가 없으므로 판단할 수가 없다. 이러한 오류를 보완하기 위하여 도2 에서는 2개의 더미 트랜지스터(DNL, DNR)가 사용되었다. 일반적으로 더미 트랜지스터(DNL, DNR)를 이용하여 인가되는 가중치는 0.5 또는 1을 준다. 이렇게 더미 트랜지스터(DNL, DNR)를 이용하여 가중치를 인가한 경우에 데이터가 인가되는 입력부 양단의 비율 차이는 가중치를 0.5로 인가한 경우에는 5.88% (0.5/8.5)이고, 가중치를 1로 인가한 경우에는 11.1% (1/9)이다. 양단의 비율 차이가 클수록 시스템은 안정적으로 동작하게 된다.
그러나 더미 트랜지스터(DNL, DNR)를 이용하여 가중치를 인가하더라도 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 미스매치(Impedance Mismatch) 등의 문제로 데이터 판별에 오류가 발생할 수 있다.
본 발명의 목적은 데이터의 일부만을 비교하여 데이터 판별 시에 오류를 줄이는 다수 판정 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 데이터 버스 반전 회로를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 반도체 장치를 제공하 는데 있다.
상기 목적을 달성하기 위한 본 발명의 다수 판정 회로는 제1 노드 및 제2 노드 각각과 공통 노드 사이에 연결되고, 각각 복수개 비트의 데이터와 반전 데이터 중 일부 비트씩 제외된 홀수개 비트의 데이터와 홀수개 비트의 반전 데이터를 인가받아 제1 노드와 제2 노드 사이의 전압 차를 발생하는 입력부, 및 제1 전원과 제1 노드 및 제2 노드 사이에 연결되고 제1 노드 및 제2 노드의 전압 차를 감지, 증폭하는 증폭부를 구비하여 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력부는 데이터와 반전 데이터에서 각각 동일한 비트를 제외하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력부는 제1 노드와 드레인 단자가 연결되고, 소스 단자가 공통 노드와 연결되며 게이트 단자로 일부 비트가 제외된 데이터의 나머지 홀수개 비트를 각각 인가받는 복수개의 제1 NMOS 트랜지스터를 구비하는 데이터 입력부, 및 제2 노드와 드레인 단자가 연결되고, 소스 단자가 공통 노드와 연결되며 게이트 단자로 일부 비트가 제외된 데이터의 나머지 홀수개 비트를 각각 인가받는 복수개의 제2 NMOS 트랜지스터를 구비하는 반전 데이터 입력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 증폭부는 제1 노드에 드레인 단자와 게이트 단자가 연결되고, 제1 전원과 소스 단자 연결된 제1 PMOS 트랜지스터, 및 제2 노드에 드레인 단자가 연결되고, 제1 노드에 게이트 단자가 연결되며, 제1 전 원과 소스 단자가 연결된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다수 판정 회로는 공통 노드와 제2 전원 사이에 연결되고 외부에서 인가되는 인에이블 신호에 응답하여 다수 판정 회로를 활성화 하는 NMOS 트랜지스터를 추가로 더 구비 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 버스 반전 회로는 각각 복수개의 비트로 이루어진 데이터와 반전 데이터를 인가받아 일부 비트씩을 제외한 나머지 홀수개 비트의 데이터와 홀수개 비트의 반전 데이터로 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 다수 판정 회로, 및 데이터와 반전 데이터를 인가받고 선택 신호에 응답하여 데이터 또는 반전 데이터를 선택하여 로우 웨이트 데이터를 출력하는 인코더를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 복수 비트의 데이터와 반전 데이터를 발생하는 데이터 발생부, 및 복수 비트의 데이터와 반전 데이터를 인가받아 복수 비트 중 일부 비트를 제외한 나머지 홀수개 비트의 데이터와 홀수개 비트의 반전 데이터에서 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호와 함께 데이터 또는 반전 데이터 중 하나를 선택하여 로우 웨이트 데이터를 출력하는 데이터 버스 반전 회로를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 선택 신호와 로우 웨이트 데이터를 인가받아 외부로 출력하기 위한 데이터 출력부를 추가로 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 다수 판정 회로를 설명하면 다음과 같다.
도3 은 본 발명에 따른 다수 판정 회로의 실시예이다.
도3 또한 도2 와 마찬가지로 아날로그 다수 판정 회로로서 일종의 차동 증폭기(differential amplifier)이다. 공통 노드(NodeC)와 제2 전원(Vss)사이에 연결된 NMOS 트랜지스터(N1)는 차동 증폭기를 활성화하기 위한 트랜지스터로서 인에이블 신호(En)에 응답하여 차동 증폭기를 활성화 한다. 도2 에서와 마찬가지로 인에이블 신호는 외부에서 데이터(Data)와 반전 데이터(/Data)와 함께 인가되어 필요시에만 다수 판정 회로가 활성화 되도록 할 수도 있으며, 전원 전압이 인가되어 항시 활성화 되도록 할 수도 있다.
다수 판정 회로의 입력부로 제1 노드(Node1)와 공통 노드(NodeC)사이에 연결된 데이터 입력부는 복수개의 NMOS 트랜지스터(NL0 ~ NL6)를 구비하고, 제2 노드(Node2)와 공통 노드(NodeC)사이에 연결된 반전 데이터 입력부는 복수개의 NMOS트랜지스터(NR0 ~ NR6)를 구비한다. 즉 도2 에서와는 달리 도3 에 나타난 본 발명의 아날로그 다수 판정 회로에서는 각각 8비트의 데이터(D0 ~ D7)와 반전 데이터(/D0 ~ /D7)를 모두 인가받지 않고 1비트를 생략하여 7비트만이 차동 증폭기의 입력부에 연결된다. 여기서는 8비트의 데이터(Data)에서 마지막 8번째 비트를 생략하는 것으로 예시하였으나, 마지막 비트가 아닌 다른 비트가 생략되어도 무관하다.
상기한 데이터 입력부의 복수개의 NMOS 트랜지스터(NL0 ~ NL6)는 데이터(Data)의 각각의 비트(D0 ~ D6)를 인가받으며, 반전 데이터 입력부의 복수개의 NMOS 트랜지스터(NR0 ~ NR6)는 반전 데이터(/Data)의 각각의 비트(/D0 ~ /D6)를 인가받아 제1 노드(Node1)와 제2 노드(Node2) 사이의 전압차를 발생한다.
다수 판정 회로의 증폭부는 제1 전원(Vdd)과 제1 노드(Node1) 사이에 연결된 PMOS 트랜지스터(P1)과 제1 전원(Vdd)과 제2 노드(Node2) 사이에 연결된 PMOS트랜지스터(P2)를 구비한다. PMOS 트랜지스터(P1, P2)의 게이트 단자는 공통으로 제1 노드(Node1)에 연결된다. 증폭부는 입력부에 의해서 발생한 제1 노드(Node1)와 제2 노드 사이의 전압차를 감지하고 증폭한다. 그리고 제2 노드(Node2)의 전압 레벨이 선택 신호(sign)로 출력된다.
도3 의 다수 판정 회로에서는 도2 에 도시된 더미 트랜지스터(DNL, DNR)를 구비하지 않는다. 종래의 다수 판정 회로에서 더미 트랜지스터(DNL, DNR)는 데이터(Data)에서 "0"의 값을 갖는 비트수와 "1"의 값을 갖는 비트수가 동일한 경우에 가중치를 인가하기 위하여 구비되었으나, 본 발명의 다수 판정 회로에서는 데이터(Data)의 일부를 생략하여 홀수개의 비트를 비교하도록 함으로써 "0"의 값을 갖는 비트수와 "1"의 값을 갖는 비트수가 동일한 경우가 없다. 따라서 더미 트랜지스터(DNL, DNR)가 불필요하다.
데이터 버스 반전 회로에서 로우 웨이트 코딩을 "0"의 값을 갖는 비트가 많도록 설정하고자 하는 경우에 도3 을 참조로 하여 본 발명의 다수 판정 회로의 동작을 설명하면, 먼저 NMOS 트랜지스터(N1)에 인에이블 신호(En)가 인가되어 다수 판정 회로가 활성화 된다. 데이터(Data)가 "00100010"과 같이 입력되면, 8번째 비트는 제외되고, 나머지 데이터 "0010001"각각 비트별로 데이터 입력부의 NMOS 트랜지스터(NL0 ~ NL6)에 인가된다. 그리고 반전 데이터 입력부의 NMOS 트랜지스터(NR0 ~ NR6)에도 마찬가지로 8번째 비트는 제외된 나머지 반전 데이터 "1101110"가 각각 비트별로 인가된다. 따라서 데이터 입력부에서는 2개의 트랜지스터(NL2, NL6)만이 활성화되고, 반전 데이터 입력부에서는 5개의 트랜지스터(NR0, NR1, NR3 ~ NR5)가 활성화되므로 제1 노드(Node1)의 전압 레벨 보다 제2 노드(Node2)의 전압 레벨이 낮아진다.
제2 노드(Node2)보다 높은 제1 노드(Node1)의 전압에 응답하여 증폭부의 PMOS 트랜지스터(P1, P2)는 제1 노드(Node1)의 전압 레벨을 상승시키고, 제2 노드(Node2)의 전압 레벨을 하강시킨다. 따라서 선택 신호(sign)의 전압 레벨도 하강하여 "L"레벨로 출력된다.
반면에 데이터(Data)가 "11101111"과 같이 입력되면, 8번째 비트는 제외되고, 나머지 데이터 "1110111"각각 비트별로 데이터 입력부의 NMOS 트랜지스터(NL0 ~ NL6)에 인가된다. 그리고 반전 데이터 입력부의 NMOS 트랜지스터(NR0 ~ NR6)에도 마찬가지로 8번째 비트는 제외된 나머지 반전 데이터 "0001000"가 각각 비트별로 인가된다. 따라서 데이터 입력부에서는 1개의 트랜지스터(NL3)만이 활성화되고, 반전 데이터 입력부에서는 6개의 트랜지스터(NR0 ~ NR2, NR4 ~ NR6)가 활성화되므로 제1 노드(Node1)의 전압 레벨 보다 제2 노드(Node2)의 전압 레벨이 높아진다.
제2 노드(Node2)보다 낮은 제1 노드(Node1)의 전압에 응답하여 증폭부의 PMOS 트랜지스터(P1, P2)는 제1 노드(Node1)의 전압 레벨을 하강시키고, 제2 노드(Node2)의 전압 레벨을 상승시킨다. 따라서 선택 신호(sign)의 전압 레벨도 상승하여 "H"레벨로 출력된다.
데이터(Data)가 "11100010"과 같이 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 같고, 마지막 비트가 "0"의 값을 갖는 경우에 본 발명에서는 마지막 비트가 생략되므로 다수 판정 회로의 데이터 입력부에는 "1110001"가 인가되고, 반전 데이터 입력부에는 "0001110"가 인가된다. 즉 "1"의 값을 갖는 비트수가 많은 경우와 동일한 판정을 하여 선택 신호(sign)의 전압 레벨은 "H"레벨로 출력된다.
그리고 데이터(Data)가 "01010101"과 같이 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 같고, 마지막 비트가 "1"의 값을 갖는 경우에 본 발명에서는 마지막 비트가 생략되므로 다수 판정 회로의 데이터 입력부에는 "0101010"가 인가되고, 반전 데이터 입력부에는 "1010101"가 인가된다. 즉 "0"의 값을 갖는 비트수가 많은 경우와 동일한 판정을 하여 선택 신호(sign)의 전압 레벨은 "L"레벨로 출력된다.
Figure 112006046846615-pat00001
표1 은 도3 에 도시된 다수 판정 회로에 따라 7비트만을 비교하여 다수를 판정하는 동작을 기술한 표로서 7비트만을 비교하므로 데이터(Data)에 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 각각 4개로 동일하게 되는 경우가 없다. 그리고 도2 에서 더미 트랜지스터(DNL, DNR)를 이용하여 가중치를 1로 인가한 경우에 입력부 양단의 비율차이가 11.1% (1/9)였으나 7비트 만을 비교하는 경우에는 더미 트랜지스터를 구비하지 않아도 양단의 비율차이가 14.3% (1/7)로 더욱 커져서 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 미스매치(Impedance Mismatch) 등에 의한 오동작을 줄인 강건 회로 설계가 가능해진다.
또한 표1 에 기술된 바와 같이 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 3 : 4 또는 4 : 3 인 경우에 마지막 비트의 값이 선택 신호(sign)에 영향을 주지 않음을 확인할 수 있다. 즉 "0"의 값을 갖는 비트의 수가 4개이며 "1"의 값을 갖는 비트의 수가 3개인 경우에 마지막 비트가 "0"이라면 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 5 : 3으로 선택 신호는 "L"레벨로 출력되게 된다. 마지막 비트가 "1"이라면 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 4 : 4 이지만 이 경우에는 로우 웨이트 디코딩한 로우 웨이트 데이터(LWC Data)가 데이터를 그대로 출력하거나 반전하여 출력하거나 어느 쪽이라도 동일한 대역폭을 사용하므로 무방하다. 따라서 선택 신호(sign)는 "L"레벨을 그대로 출력한다.
"0"의 값을 갖는 비트의 수가 3개이며 "1"의 값을 갖는 비트의 수가 4개인 경우에 마지막 비트가 "1"이라면 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 3 : 5 로 선택 신호는 "H"레벨로 출력되게 된다. 마지막 비트가 "0"이라면 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 4 : 4 로서 이 경우에도 상기한 바와 같이 선택 신호(sign)는 "H"레벨을 그대로 출력하게 된다.
상기에서는 데이터(Data)에서 1비트만을 생략하고 나머지 비트로서 다수를 판정하는 다수 판정 회로를 예로 들었으나 시스템의 구성에 따라서는 1비트 이상의 소정 개수의 비트를 생략할 수도 있다. 이때 데이터(Data)에서 생략된 소정 개수의 비트를 제외한 나머지 비트는 홀수개가 된다. 또한 전류 미러형 차동 증폭기를 이용한 다수 판정 회로의 경우를 예시하였으나 이외의 다른 방식의 다수 판정 회로에도 적용이 가능함은 자명하다.
결과적으로 본 발명의 다수 판정 회로는 데이터(Data)에서 소정 개수의 비트를 생략하고 나머지 비트를 비교하여 다수를 판정 할 수 있다.
도4 는 본 발명의 데이터 버스 반전 회로를 이용한 반도체 장치를 나타내는 블록도이다.
데이터 발생부(110)는 데이터(Data)와 반전 데이터(/Data)를 출력한다. 또한 데이터 버스 반전 회로(120)의 다수 판정 회로가 항시 온 되어 있는 경우가 아니라면 다수 판정 회로를 활성화하기 위하여 데이터(Data)와 반전 데이터(/Data)와 함께 인에이블 신호(En)를 출력 할 수 있다.
데이터 버스 반전 회로(120)는 데이터 발생부(110)로부터 데이터(Data)와 반전 데이터(/Data)를 인가받고, 데이터(Data)와 반전 데이터(/Data)에서 소정 개수의 비트를 제외한 나머지 홀수 개의 비트를 비교하여 "0"의 값을 갖는 비트의 개수가 많은지 "1"의 값을 갖는 비트의 개수가 많은지를 판별한다. 판별의 결과로서 데이터 버스 반전회로(120)는 선택 신호(sign)와 함께 데이터(Data) 또는 반전 데이터(/Data) 중에서 하나를 선택하여 로우 웨이트 데이터(LWC Data)를 출력한다. 상기한 바와 같이 로우 웨이트 코딩되어 출력되는 로우 웨이트 데이터(LWC Data)는 데이터 입출력 라인의 대역폭을 높이고 데이터의 스큐를 줄이게 된다. 여기서 로우 웨이트 데이터(LWC Data)는 반도체 장치의 설정에 따라 "0"의 값을 갖는 비트의 개수가 많을 수도 있으며, "1"의 값을 갖는 비트의 개수가 많을 수도 있다.
또한 도시하지는 않았으나 반도체 장치는 선택 신호(sign)과 로우 웨이트 데이터(LWC Data)를 외부의 장치로 출력 시에 신호의 외곡을 줄이기 위하여 오프 칩 드라이버 등의 데이터 출력부를 추가로 구비하여 임피던스 매칭 등의 동작을 수행 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 다수 판정 회로는 데이터에서 소정 개수의 비트를 생략하고 나머지 홀수개의 비트만을 비교하여 다수를 판정하도록 하여 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 미스매치(Impedance Mismatch) 등에 의한 오동작을 줄인 강건 회로 설계가 가능하고, 비교해야하는 데이터의 수가 줄어 들어 판정의 속도가 빨라지면 필요로 하는 트랜지스터의 개수를 줄여 설계가 간단하고 레이아웃 면적을 줄일 수 있으며, 전력 소비를 줄이는 효과가 있다.

Claims (13)

  1. 제1 노드 및 제2 노드 각각과 공통 노드 사이에 연결되고, 각각 복수개 비트의 데이터와 반전 데이터 중 일부 비트씩 제외된 홀수개 비트의 상기 데이터와 홀수개 비트의 상기 반전 데이터를 인가받아 제1 노드와 제2 노드 사이의 전압 차를 발생하는 입력부; 및
    제1 전원과 상기 제1 노드 및 상기 제2 노드 사이에 연결되고 상기 제1 노드 및 상기 제2 노드의 전압 차를 감지, 증폭하는 증폭부를 구비하여 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 하는 다수 판정 회로.
  2. 제1 항에 있어서, 상기 입력부는
    상기 데이터와 상기 반전 데이터에서 각각 동일한 비트를 제외하는 것을 특징으로 하는 다수 판정 회로.
  3. 제2 항에 있어서, 상기 입력부는
    상기 제1 노드와 드레인 단자가 연결되고, 소스 단자가 상기 공통 노드와 연결되며 게이트 단자로 상기 일부 비트가 제외된 데이터의 나머지 홀수개 비트를 각각 인가받는 복수개의 제1 NMOS 트랜지스터를 구비하는 데이터 입력부; 및
    상기 제2 노드와 드레인 단자가 연결되고, 소스 단자가 상기 공통 노드와 연 결되며 게이트 단자로 상기 일부 비트가 제외된 데이터의 나머지 홀수개 비트를 각각 인가받는 복수개의 제2 NMOS 트랜지스터를 구비하는 반전 데이터 입력부를 구비하는 것을 특징으로 하는 다수 판정 회로.
  4. 제1 항에 있어서, 상기 증폭부는
    상기 제1 노드에 드레인 단자와 게이트 단자가 연결되고, 상기 제1 전원과 소스 단자 연결된 제1 PMOS 트랜지스터; 및
    상기 제2 노드에 드레인 단자가 연결되고, 상기 제1 노드에 게이트 단자가 연결되며, 상기 제1 전원과 소스 단자가 연결된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 다수 판정 회로.
  5. 제1 항에 있어서, 상기 다수 판정 회로는
    공통 노드와 제2 전원 사이에 연결되고 외부에서 인가되는 인에이블 신호에 응답하여 상기 다수 판정 회로를 활성화 하는 NMOS 트랜지스터를 추가로 더 구비 특징으로 하는 다수 판정 회로.
  6. 각각 복수개의 비트로 이루어진 데이터와 반전 데이터를 인가받아 일부 비트씩을 제외한 나머지 홀수개 비트의 데이터와 홀수개 비트의 반전 데이터로 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 다수 판정 회로; 및
    상기 데이터와 상기 반전 데이터를 인가받고 상기 선택 신호에 응답하여 상기 데이터 또는 상기 반전 데이터를 선택하여 로우 웨이트 데이터를 출력하는 인코더를 구비하는 것을 특징으로 하는 데이터 버스 반전 회로.
  7. 제6 항에 있어서, 상기 다수 판정 회로는
    제1 노드 및 제2 노드 각각과 공통 노드 사이에 연결되고, 각각 상기 복수개 비트의 데이터와 반전 데이터 중 일부 비트씩 제외된 홀수개 비트의 상기 데이터와 홀수개 비트의 상기 반전 데이터를 인가받아 제1 노드와 제2 노드 사이의 전압 차를 발생하는 입력부; 및
    제1 전원과 상기 제1 노드 및 상기 제2 노드 사이에 연결되고 상기 제1 노드 및 상기 제2 노드의 전압 차를 감지, 증폭하는 증폭부를 구비하여 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 하는 데이터 버스 반전 회로.
  8. 제7 항에 있어서, 상기 입력부는
    상기 데이터와 상기 반전 데이터에서 각각 동일한 비트를 제외하는 것을 특징으로 하는 데이터 버스 반전 회로.
  9. 제8 항에 있어서, 상기 입력부는
    상기 제1 노드와 드레인 단자가 연결되고, 소스 단자가 상기 공통 노드와 연 결되며 게이트 단자로 상기 일부 비트가 제외된 데이터의 나머지 홀수개 비트를 각각 인가받는 복수개의 제1 NMOS 트랜지스터를 구비하는 데이터 입력부; 및
    상기 제2 노드와 드레인 단자가 연결되고, 소스 단자가 상기 공통 노드와 연결되며 게이트 단자로 상기 일부 비트가 제외된 데이터의 나머지 홀수개 비트를 각각 인가받는 복수개의 제2 NMOS 트랜지스터를 구비하는 반전 데이터 입력부를 구비하는 것을 특징으로 하는 데이터 버스 반전 회로.
  10. 제7 항에 있어서, 상기 증폭부는
    상기 제1 노드에 드레인 단자와 게이트 단자가 연결되고, 상기 제1 전원과 소스 단자 연결된 제1 PMOS 트랜지스터; 및
    상기 제2 노드에 드레인 단자가 연결되고, 상기 제1 노드에 게이트 단자가 연결되며, 상기 제1 전원과 소스 단자가 연결된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 버스 반전 회로.
  11. 복수 비트의 데이터와 반전 데이터를 발생하는 데이터 발생부; 및
    상기 복수 비트의 데이터와 반전 데이터를 인가받아 상기 복수 비트 중 일부 비트를 제외한 나머지 홀수개 비트의 상기 데이터와 홀수개 비트의 상기 반전 데이터에서 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호와 함께 상기 데이터 또는 상기 반전 데이터 중 하나를 선택하여 로우 웨이트 데이터를 출력하는 데이터 버스 반전 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11 항에 있어서, 상기 데이터 버스 반전 회로는
    상기 데이터와 상기 반전 데이터를 인가받아 상기 복수 비트 중 일부 비트를 제외한 나머지 홀수개 비트의 상기 데이터와 홀수개 비트의 상기 반전 데이터로 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 다수 판정 회로; 및
    상기 데이터와 상기 반전 데이터를 인가받고 상기 선택 신호에 응답하여 상기 데이터 또는 상기 반전 데이터를 선택하여 로우 웨이트 데이터를 출력하는 인코더를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제11 항에 있어서, 상기 반도체 장치는
    상기 선택 신호와 상기 로우 웨이트 데이터를 인가받아 외부로 출력하기 위한 데이터 출력부를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827663B1 (ko) 2006-12-20 2008-05-07 삼성전자주식회사 다수 판정 회로 및 반도체 장치.
US7688102B2 (en) 2006-06-29 2010-03-30 Samsung Electronics Co., Ltd. Majority voter circuits and semiconductor devices including the same
KR101063441B1 (ko) 2009-03-18 2011-09-07 주식회사 아이티엔티 Ｏｄｔ 저항 테스트 시스템
US8476924B2 (en) 2011-11-09 2013-07-02 Hynix Semiconductor Inc. Majority decision circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346196A (ja) * 1989-07-13 1991-02-27 Toshiba Corp 半導体記憶装置
US6549476B2 (en) 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
JP2005044456A (ja) 2003-07-24 2005-02-17 Renesas Technology Corp 半導体記憶装置
JP2005196871A (ja) 2004-01-07 2005-07-21 Toshiba Corp 不揮発性半導体記憶装置
JP2005209304A (ja) 2004-01-26 2005-08-04 Fujitsu Ltd 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346196A (ja) * 1989-07-13 1991-02-27 Toshiba Corp 半導体記憶装置
US6549476B2 (en) 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
JP2005044456A (ja) 2003-07-24 2005-02-17 Renesas Technology Corp 半導体記憶装置
JP2005196871A (ja) 2004-01-07 2005-07-21 Toshiba Corp 不揮発性半導体記憶装置
JP2005209304A (ja) 2004-01-26 2005-08-04 Fujitsu Ltd 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7688102B2 (en) 2006-06-29 2010-03-30 Samsung Electronics Co., Ltd. Majority voter circuits and semiconductor devices including the same
KR100827663B1 (ko) 2006-12-20 2008-05-07 삼성전자주식회사 다수 판정 회로 및 반도체 장치.
KR101063441B1 (ko) 2009-03-18 2011-09-07 주식회사 아이티엔티 Ｏｄｔ 저항 테스트 시스템
US8476924B2 (en) 2011-11-09 2013-07-02 Hynix Semiconductor Inc. Majority decision circuit

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