KR100827663B1 - 다수 판정 회로 및 반도체 장치. - Google Patents

다수 판정 회로 및 반도체 장치. Download PDF

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KR100827663B1 KR1020060131054A KR20060131054A KR100827663B1 KR 100827663 B1 KR100827663 B1 KR 100827663B1 KR 1020060131054 A KR1020060131054 A KR 1020060131054A KR 20060131054 A KR20060131054 A KR 20060131054A KR 100827663 B1 KR100827663 B1 KR 100827663B1
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Abstract

본 발명은 다수 판정 회로 및 반도체 장치를 공개한다. 제1 노드와 공통 노드 사이에 연결되어 입력 가중치와 복수 비트의 입력 데이터의 각 비트를 인가받고, 제2 노드와 상기 공통 노드 사이에 연결되어 상기 입력 가중치와 반대 위상의 반전 입력 가중치와 상기 복수 비트의 데이터 각각을 반전한 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드 사이에 전압차를 발생하는 입력부, 및 제1 전원과 상기 제1 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제1 전원과 상기 제2 노드 사이에 연결되어 상기 증폭 가중치와 반대 위상의 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드의 전압 차를 증폭하는 증폭부를 구비하여, "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 한다. 따라서 본 발명의 판정 회로, 반도체 장치는 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수가 동일한 경우에도 가중치로 인한 차이를 크게 하여 다수 판정 시에 오류가 줄어든다.

Description

다수 판정 회로 및 반도체 장치.{Majority voter circuit and data bus inversion circuit.}
도1 은 종래의 반도체 장치를 나타내는 블록도이다.
도2 는 종래의 다수 판정 회로를 나타내는 일예이다.
도3 은 본 발명에 따른 다수 판정회로의 일 실시예이다.
도4 는 본 발명의 반도체 장치를 이용한 반도체 장치를 나타내는 블록도이다.
본 발명은 다수 판정 회로(Majority Voter Circuit)에 관한 것으로서, 특히 "하이"레벨 데이터의 개수와 "로우"레벨 데이터의 개수가 동일한 경우 발생할 수 있는 오동작을 줄이는 다수 판정 회로에 관한 것이다.
반도체 장치의 고속화로 인하여 이전의 반도체 장치에서는 고려되지 않던 임피던스 매칭(Impedance matching)에 대한 문제가 대두되었다. 반도체 장치가 외부 장치와 고속으로 데이터를 입출력하게 되면, 신호선과 신호선의 사이 및 신호선과 출력 드라이버간의 임피던스가 미스매칭(mismatching)으로 인한 반사파를 발생시킬 수 있다. 이렇게 발생되는 반사파는 전송되는 데이터의 왜곡을 발생시켜 에러를 유발하게 된다. 그러므로 데이터를 전송할 경우에 임피던스를 정확하게 매칭시켜 반사파가 발생되지 않도록 해야 된다.
이러한 임피던스 매칭문제를 해결하기 위하여 반도체 장치는 외부로 신호를 출력하기 위한 오프 칩 드라이버(Off chip Driver : OCD)와 외부로부터 전송되는 신호의 반사를 방지하기 위한 온 다이 터미네이션 회로(On Die Termination circuit : ODT)를 포함하고 있다. 이 경우, 신호 충실도(signal integrity)를 확보하기 위해서는 오프 칩 드라이버 또는 온 다이 터미네이션 회로의 임피던스 특성을 교정(calibration)하여야 하며, 반도체 장치가 고속으로 동작할수록 교정의 필요성은 커진다.
그러나 오프 칩 드라이버나 온 다이 터미네이션 회로는 교정 과정에서 많은 스위치를 동시에 동작시키게 되며, 교정 과정에서의 동시 스위칭(simultaneous switching) 동작은 노이즈(noise)를 야기한다. 또한 반도체 장치가 출력하는 데이터의 값에 따라 오프 칩 드라이버가 소비하는 총 전류량이 변화하게 되고, 이러한 전류량의 변화는 오프 칩 드라이버로 전원을 공급하는 전원 라인에 존재하는 기생 인덕턴스(parasitic induntance)에 의해 유도 기전력(induced electromotive force)을 발생시킨다. 또한 온 다이 터미네이션 회로에서도 오프 칩 드라이버와 마찬가지로 유도 기전력이 발생한다. 유도기전력은 일종의 노이즈로서 신호의 전압 마진과 시간 마진을 감소시켜 반도체 장치의 동작 속도를 제약한다. 이에 오프 칩 드라이버와 온 다이 터미네이션 회로는 유도 기전력에 의한 노이즈를 감소하기 위 해서 소비 전류가 변화하는 단일 신호(Single signal)가 아닌 항상 일정한 전류를 소모하는 차동 신호(Differential signaling)를 사용할 수 있다. 그러나 차동 신호를 사용하기 위해서는 단일 신호를 사용할 때 보다 데이터를 전송하기 위한 단자의 개수가 2배로 필요하다. 즉 반도체 장치에서 출력하고자 하는 데이터가 8비트 데이터일때 단일 신호를 사용하면 8개의 단자가 필요하나, 차동 신호를 사용하면 16개의 단자가 필요하다.
이러한 노이즈에 의한 시스템의 성능 제약을 극복하기 위하여 반도체 장치(Data Bus Inversion circuit)를 이용하여 로우 웨이트 코딩(low Weight coding)을 한다. 데이터를 로우 웨이트 코딩하게 되면 반도체 장치의 데이터 입출력 라인으로 흐르는 전류량을 줄여서 데이터 입출력 라인의 대역폭(Bandwidth)을 높이고, 데이터의 스큐(Skew)를 줄여주는 효과가 있다.
상기한 로우 웨이트 코딩을 하기 위해서는 데이터에서 논리적으로 "0"의 값을 갖는 비트(bit)의 개수와 논리적으로 "1"의 값을 갖는 비트의 개수를 비교하여 어느 쪽 비트의 개수가 많 많은지를 판별하는 다수 판정 회로를 필요로 한다.
도1 은 종래의 반도체 장치를 나타내는 블록도이다.
반도체 장치를 포함한 시스템의 데이터 발생부(미도시)에서 데이터(Data)와 반전 데이터(/Data)를 출력한다.
다수 판정 회로(10)는 데이터(Data)와 반전 데이터(/Data)를 인가받아 데이터(Data)에서 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수로서 다수의 비트를 판단하여 선택 신호(sign)를 출력한다.
예를 들어 데이터(Data)가 8비트일 때 데이터(Data)에서 "0"개수와 "1"의 개수를 비교하여 "0"의 개수가 4개보다 많으면 선택 신호(sign)는 "L"레벨로 출력되고, "0"의 개수가 4개보다 적으면 선택 신호(sign)는 "H"레벨로 출력된다. 여기서 선택 신호(sign)는 시스템의 설정에 따라 "0"의 개수가 4개보다 많으면 "H"레벨을, "0"의 개수가 4개보다 적으면 "L"레벨로 출력할 수 있음은 자명하다. 시스템에 따라 로우 웨이트 코딩을 하는 방법은 다양하게 구성할 수 있으며, 따라서 시스템에 따라 "1"의 개수를 많도록 또는 "0"의 개수를 많도록 설정할 수 있다.
인코더(20)는 다수 판정 회로(10)로부터 인가되는 선택 신호(sign)에 응답하여 데이터(Data) 또는 반전 데이터(/Data) 중에서 하나를 선택하여 로우 웨이트 코딩 데이터(LWC Data)를 출력한다.
즉 시스템에서 "0"의 값을 갖는 비트의 수가 많은 데이터가 대역폭을 높이기에 용이하고, 8비트의 데이터가 인가되는 경우를 가정한다. 반도체 장치에서 외부로 출력할 데이터(Data)가 "00100100"과 같이 "0"의 값을 갖는 비트의 수가 "1"의 값을 갖는 비트의 수보다 많은 경우에, 다수 판정 회로(10)는 데이터(Data)가 인코더(20)에서 출력될 수 있도록 선택 신호(sign)를 "L"레벨로 출력한다. 반면에 데이터(Data)가 "11100110"과 같이 "1"의 값을 갖는 비트의 수가 "0"의 값을 갖는 비트의 수보다 많으면, 다수 판정 회로(10)는 인코더(20)에서 "00011001"와 같이 "0"의 값을 갖는 비트의 수가 많도록 데이터(Data)를 반전한 반전 데이터(/Data)가 출력될 수 있도록 선택 신호(sign)를 "H"레벨로 출력한다.
도2 는 종래의 다수 판정 회로를 나타내는 일예이다.
도2 에 도시된 다수 판정 회로는 아날로그 다수 판정 회로로서 일종의 차동 증폭기(differential amplifier)이다. NMOS 트랜지스터(N1)는 다수 판정 회로를 활성화하기 위한 트랜지스터로서 인에이블 신호(En)에 응답하여 다수 판정 회로를 활성화 한다. 인에이블 신호(En)는 시스템에서 데이터(Data)와 반전 데이터(/Data)를 인가받는 동안 인가될 수도 있으며, 항시 인가되도록 설정 될 수도 있다. 복수개의 NMOS 트랜지스터(NL0 ~ NL7, NR0 ~ NR7)는 다수 판정 회로의 입력부로 일단의 NMOS 트랜지스터(NL0 ~ NL7)는 각각 데이터(Data)의 해당 비트(D0 ~ D7)를 인가받으며, 타단의 NMOS 트랜지스터(NR0 ~ NR7)는 각각 반전 데이터(/Data)의 해당 비트(/D0 ~ /D7)를 인가받는다. NMOS 트랜지스터(NL0 ~ NL7)와 NMOS 트랜지스터(NR0 ~ NR7)는 입력되는 데이터(Data)와 반전 데이터(/Data)에 응답하여 제1 노드(Node1)와 제2 노드(Node2)간의 전압 차를 발생한다. 2개의 PMOS 트랜지스터(P1, P2)는 증폭부로서 입력부에 의해 발생한 제1 노드(Node1)와 제2 노드(Node2) 사이의 전압차를 감지, 증폭한다. 선택 신호(sign)는 제2 노드(Node2)에 연결되어 제2 노드(Node2)의 전압 레벨로서 출력된다. 즉 다수 판정 회로는 NMOS 트랜지스터(NL0 ~ NL7)와 NMOS 트랜지스터(NR0 ~ NR7)는 입력되는 데이터(Data)와 반전 데이터(/Data)의 전압 차를 감지, 증폭하여 선택 신호(sign)를 출력한다. 그러나 상기한 종래의 다수 판정 회로는 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 동일한 경우에 문제가 된다. 즉 8비트의 데이터(Data)에서 "01100110"과 같이 "0"의 값을 갖는 비트의 개수가 4개이고, "1"의 값을 갖는 비트의 개수가 4개인 경우에 차동 증폭기의 양단의 전압차가 없으므로 판단할 수가 없다. 이러한 오류를 보완하기 위하여 도2 에서는 2개의 더미 트랜지스터(DNL, DNR)가 사용되었다. 일반적으로 더미 트랜지스터(DNL, DNR)를 이용하여 인가되는 가중치는 0.5 또는 1을 준다. 이렇게 더미 트랜지스터(DNL, DNR)를 이용하여 가중치를 인가한 경우에 데이터가 인가되는 입력부 양단의 비율 차이는 가중치를 0.5로 인가한 경우에는 5.88% (0.5/8.5)이고, 가중치를 1로 인가한 경우에는 11.1% (1/9)이다. 양단의 비율 차이가 클수록 시스템은 안정적으로 동작하게 된다.
그러나 더미 트랜지스터(DNL, DNR)를 이용하여 가중치를 인가하더라도 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 미스매치(Impedance Mismatch) 또는 트랜지스터의 문턱전압 차나 크기의 차이 등의 문제로 데이터 판별에 오류가 발생할 수 있다.
본 발명의 목적은 "하이"레벨 데이터의 개수와 "로우"레벨 데이터의 개수가 동일한 경우 발생할 수 있는 오동작을 줄이는 다수 판정 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 다수 판정 회로는 제1 노드와 공통 노드 사이에 연결되어 입력 가중치와 복수 비트의 입력 데이터의 각 비트를 인가받고, 제2 노드와 상기 공통 노드 사이에 연결되어 상기 입력 가중치와 반대 위상의 반전 입력 가중치와 상기 복수 비트의 데이터 각각을 반전한 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드 사이에 전압차를 발생 하는 입력부, 및 제1 전원과 상기 제1 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제1 전원과 상기 제2 노드 사이에 연결되어 상기 증폭 가중치와 반대 위상의 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드의 전압 차를 증폭하는 증폭부를 구비하여, "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 증폭부는 상기 제1 노드와 복수개의 제3 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제2 노드와 복수개의 제4 노드 사이에 연결되어 상기 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받는 스위치부, 및 상기 제1 전원과 상기 복수개의 제3 노드 사이에 연결되어 상기 증폭 가중치 및 상기 데이터에서 "0"의 값을 갖는 비트의 개수에 비례하여 상기 제1 노드 대비 상기 제2 노드의 전압을 증폭하고, 상기 제1 전원과 상기 복수개의 제4 노드 사이에 연결되어 상기 반전 증폭 가중치 및 상기 데이터에서 "1"의 값을 갖는 비트의 개수에 반비례하여 상기 제1 노드 대비 상기 제2 노드의 전압을 증폭하는 데이터 증폭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 스위치부는 상기 제1 노드와 상기 복수개의 제3 노드 사이에 각각 병렬로 연결되고, 게이트 단자로 상기 데이터의 각 비트를 인가받는 복수개의 제1 스위치 트랜지스터와 게이트 단자로 상기 증폭 가중치를 인가받는 제1 스위치 더미 트랜지스터를 구비하는 제1 스위치부, 상기 제2 노 드와 상기 복수개의 제4 노드 사이에 각각 병렬로 연결되고, 게이트 단자로 상기 반전 데이터의 각 비트를 인가받는 복수개의 제2 스위치 트랜지스터와 게이트 단자로 상기 반전 증폭 가중치를 인가받는 제2 스위치 더미 트랜지스터를 구비하는 제2 스위치부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 증폭부는 상기 제1 전원과 상기 복수개의 제3 노드 사이에 각각 병렬로 연결되고 게이트 단자는 공통 게이트 라인에 공통으로 연결되고, 각각의 게이트 단자와 드레인 단자가 연결되어, 상기 복수개의 제1 스위치 트랜지스터 각각의 활성화 상태에 응답하여 턴 온 되는 복수개의 제1 증폭 트랜지스터와 상기 제1 스위치 더미 트랜지스터의 활성화 상태 응답하여 턴 온 되는 제1 증폭 더미 트랜지스터를 구비하는 제1 데이터 증폭부, 및 상기 제1 전원과 상기 복수개의 제4 노드 사이에 각각 병렬로 연결되고 게이트 단자는 상기 공통 게이트 라인에 공통으로 연결되어, 상기 복수개의 제2 스위치 트랜지스터 각각의 활성화 상태에 응답하여 턴 온 되는 복수개의 제2 증폭 트랜지스터와 상기 제2 스위치 더미 트랜지스터의 활성화 상태 응답하여 턴 온 되는 제2 증폭 더미 트랜지스터를 구비하는 제2 데이터 증폭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력부는 상기 제1 노드와 상기 공통 노드 사이에 각각 병렬로 연결되며, 게이트 단자로 상기 복수비트의 데이터의 각 비트를 인가받는 복수개의 제1 입력 트랜지스터와 게이트 단자로 상기 입력 가중치를 인가받는 제1 입력 더미 트랜지스터를 구비하는 데이터 입력부, 및 상기 제2 노드와 상기 공통 노드 사이에 각각 병렬로 연결되며, 게이트 단자로 상기 복수비트 의 반전 데이터의 각 비트를 인가받는 복수개의 제2 입력 트랜지스터와 게이트 단자로 상기 반전 입력 가중치를 인가받는 제2 입력 더미 트랜지스터를 구비하는 반전 데이터 입력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다수 판정 회로는 상기 공통 노드와 제2 전원 사이에 연결되고 외부에서 인가되는 인에이블 신호에 응답하여 상기 다수 판정 회로를 활성화 하는 NMOS 트랜지스터를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 복수 비트의 데이터와 반전 데이터를 발생하는 데이터 발생부, 및 제1 노드와 공통 노드 사이에 연결되어 입력 가중치와 복수 비트의 입력 데이터의 각 비트를 인가받고, 제2 노드와 상기 공통 노드 사이에 연결되어 상기 입력 가중치와 반대 위상의 반전 입력 가중치와 상기 복수 비트의 데이터 각각을 반전한 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드 사이에 전압차를 발생하는 입력부와 제1 전원과 상기 제1 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제1 전원과 상기 제2 노드 사이에 연결되어 상기 증폭 가중치와 반대 위상의 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드의 전압 차를 증폭하는 증폭부를 구비하여, "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 다수 판정 회로, 및 상기 데이터와 상기 반전 데이터를 인가받고 상기 선택 신호에 응답하여 상기 데이터 또는 상기 반 전 데이터를 선택하여 로우 웨이트 데이터를 출력하는 인코더를 구비하는 데이터 버스 반전 회로를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 다수 판정 회로 및 반도체 장치를 설명하면 다음과 같다.
도3 은 본 발명에 따른 다수 판정 회로의 일 실시예이다.
도3 또한 도2 와 마찬가지로 아날로그 다수 판정 회로로서 일종의 차동 증폭기(differential amplifier)이다. 공통 노드(NodeC)와 제2 전원(Vss)사이에 연결된 NMOS 트랜지스터(N1)는 차동 증폭기를 활성화하기 위한 트랜지스터로서 인에이블 신호(En)에 응답하여 차동 증폭기를 활성화 한다. 도2 에서와 마찬가지로 인에이블 신호는 외부에서 데이터(Data)와 반전 데이터(/Data)와 함께 인가되어 필요시에만 다수 판정 회로가 활성화 되도록 할 수도 있으며, 전원 전압이 인가되어 항시 활성화 되도록 할 수도 있다.
다수 판정 회로의 입력부로 제3 노드(Node3)와 공통 노드(NodeC)사이에 연결된 데이터 입력부는 복수개의 NMOS 트랜지스터(NL0 ~ NL7)와 1개의 더미 트랜지스터(DNL)를 구비하고, 제4 노드(Node4)와 공통 노드(NodeC)사이에 연결된 반전 데이터 입력부는 복수개의 NMOS트랜지스터(NR0 ~ NR7)와 1개의 더미 트랜지스터(DNR)를 구비한다.
데이터 입력부의 복수개의 NMOS 트랜지스터(NL0 ~ NL7)는 데이터(Data)의 각각의 비트(D0 ~ D7)를 인가받으며, 반전 데이터 입력부의 복수개의 NMOS 트랜지스 터(NR0 ~ NR7)는 반전 데이터(/Data)의 각각의 비트(/D0 ~ /D7)를 인가받아 제3 노드(Node3)와 제4 노드(Node4) 사이의 전압차를 발생한다. 또한 더미 트랜지스터(DNL)는 게이트로 제2 전원(Vss)을 인가받고, 더미 트랜지스터(DNR)는 게이트로 제1 전원(Vdd)을 인가받는다.
증폭부는 일단에 제1 전원(Vdd)과 연결된 복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7) 및 증폭 더미 트랜지스터(DPML)와 제3 노드(Node3)와 복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7) 사이에 각각 연결된 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7) 및 제3 노드(Node3)와 증폭 더미 트랜지스터(DPML) 사이에 연결된 스위치 더미 트랜지스터(DPL)를 구비하고, 타단에 제1 전원(Vdd)과 연결된 복수개의 증폭 PMOS 트랜지스터(PMR0 ~ PMR7) 및 증폭 더미 트랜지스터(DPMR)와 제4 노드(Node4)와 복수개의 증폭 PMOS 트랜지스터(PMR0 ~ PMR7) 사이에 각각 연결된 복수개의 스위치 PMOS 트랜지스터(PR0 ~ PR7) 및 제4 노드(Node4)와 증폭 더미 트랜지스터(DPMR) 사이에 연결된 스위치 더미 트랜지스터(DPR)를 구비한다.
데이터 입력부의 복수개의 NMOS 트랜지스터(NL0 ~ NL7)와 반전 데이터 입력부의 복수개의 NMOS 트랜지스터(NR0 ~ NR7)의 크기는 모두 동일하며, 더미 트랜지스터(DNL)와 더미 트랜지스터(DNR)의 크기도 동일하다. 그리고 가중치를 1로 인가하고자 하는 경우에는 복수개의 NMOS 트랜지스터(NL0 ~ NL7, NR0 ~ NR7)와 더미 트랜지스터(DNL, DNR)의 크기도 동일하다. 또한 복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7)와 복수개의 증폭 PMOS 트랜지스터(PMR0 ~ PMR7)의 크기도 동일하고, 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7)와 복수개의 스위치 PMOS 트랜지스 터(PR0 ~ PR7)의 크기도 동일하다. 증폭 더미 트랜지스터(DPML)와 증폭 더미 트랜지스터(DPMR)의 크기는 동일하며, 스위치 더미 트랜지스터(DPL)와 스위치 더미 트랜지스터(DPR)의 크기도 동일하다. 마찬가지로 가중치를 1로 인가하고자 하는 경우에는 복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7, PMR0 ~ PMR7)와 증폭 더미 트랜지스터(DPML. DPMR)의 크기가 동일하고, 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7, PR0 ~ PR7)와 스위치 더미 트랜지스터(DPL. DPR)의 크기가 동일하다.
복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7) 및 증폭 더미 트랜지스터(DPML)와 복수개의 증폭 PMOS 트랜지스터(PMR0 ~ PMR7) 및 증폭 더미 트랜지스터(DPMR)의 게이트는 모두 공통 게이트 라인(CGL)으로 연결되며, 복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7)와 증폭 더미 트랜지스터(DPML)의 게이트는 각각의 드레인과 연결된다. 그리고 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7)는 데이터(D0 ~ D7)의 각각의 비트를 인가받으며, 복수개의 스위치 PMOS 트랜지스터(PR0 ~ PR7)는 반전 데이터(/D0 ~ /D7)의 각각의 비트를 인가받는다. 스위치 더미 트랜지스터(DPR)는 게이트로 제1 전원(Vdd)을 인가받으며, 스위치 더미 트랜지스터(DPL)는 게이트로 제2 전원(Vss)을 인가받는다.
즉 도2 의 증폭부는 입력부에 의해 발생한 제3 노드(Node3)와 제4 노드(Node4) 사이의 전압차를 감지하여 증폭하는 동작만을 하였으나, 도3 의 증폭부는 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7, PR0 ~ PR7)가 데이터(D0 ~ D7)와 반전 데이터(/D0 ~ /D7)를 입력받아 복수개의 증폭 PMOS 트랜지스터(PML0 ~ PML7, PMR0 ~ PMR7)의 온, 오프를 결정한다. 또한 증폭 더미 트랜지스터(DPML, DPMR) 및 스위치 더미 트랜지스터(DPL, DPR)가 구비되어 있으므로, 데이터에 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 동일한 경우에 입력부의 더미 트랜지스터(DNL, DNR)와 함께 가중치를 인가한다.
반도체 장치에서 로우 웨이트 코딩을 "0"의 값을 갖는 비트가 많도록 설정하고자 하는 경우에 도3 을 참조로 하여 본 발명의 다수 판정 회로의 동작을 설명하면, 먼저 NMOS 트랜지스터(N1)에 인에이블 신호(En)가 인가되어 다수 판정 회로가 활성화 된다. 데이터(D0 ~ D7)가 "00100010"과 같이 입력되면, 데이터 입력부에서는 2개의 NMOS 트랜지스터(NL2, NL6)만이 활성화되고, 반전 데이터 입력부에서는 6개의 NMOS 트랜지스터(NL0, NL1, NL3 ~ NL5, NL7)가 활성화 된다. 그리고 더미 트랜지스터(DNR)는 게이트가 제1 전원(Vdd)과 연결되어 항시 활성화되어 있으며, 더미 트랜지스터(DNL)는 게이트가 제2 전원(Vss)과 연결되어 항시 비활성화 되어 있다.
따라서 데이터 입력부에서는 2개의 NMOS 트랜지스터(NL2, NL6)만이 활성화되고, 반전 데이터 입력부에서는 7개의 NMOS 트랜지스터(NL0, NL1, NL3 ~ NL5, NL7, DNR)가 활성화되므로 제3 노드(Node3)의 전압 레벨 보다 제4 노드(Node4)의 전압 레벨이 낮아진다.
한편 증폭부 일단의 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7)는 데이터(D0 ~ D7)를 인가받아 6개의 스위치 PMOS 트랜지스터(PL0, PL1, PL3 ~ PL5, PL7)가 활성화되고, 스위치 더미 트랜지스터(DPL)는 게이트로 제2 전원(Vss)이 인가되어 항시 활성화되어 있으므로, 활성화된 6개의 스위치 PMOS 트랜지스터(PL0, PL1, PL3 ~ PL5, PL7)와 스위치 더미 트랜지스터(DPL)에 응답하여 공통 게이트 라인(CGL)으로 연결된 증폭 PMOS 트랜지스터(PML0 ~ PML7) 및 증폭 더미 트랜지스터(DPML)가 활성화된다. 그러나 활성화 6개의 스위치 PMOS 트랜지스터(PL0, PL1, PL3 ~ PL5, PL7)에 응답하여 6개의 증폭 PMOS 트랜지스터(PML0, PML1, PML3 ~ PML5, PML7)와 증폭 더미 트랜지스터(DPML)만이 턴 온 된다.
그리고 증폭부 타단의 복수개의 스위치 PMOS 트랜지스터(PR0 ~ PR7)는 반전 데이터(/D0 ~ /D7)를 인가받아 2개의 스위치 PMOS 트랜지스터(PR2, PR6)가 활성화되고, 증폭 PMOS 트랜지스터(PMR0 ~ PMR7)는 공통 게이트 라인(CGL)에 게이트가 연결되어 있으므로, 활성화된 6개의 스위치 PMOS 트랜지스터(PL0, PL1, PL3 ~ PL5, PL7)와 스위치 더미 트랜지스터(DPL)에 응답하여 활성화된다. 그러나 활성화된 2개의 스위치 PMOS 트랜지스터(PR2, PR6)에 응답하여 2개의 증폭 PMOS 트랜지스터(PMR2, PMR6)만이 턴 온 된다. 스위치 더미 트랜지스터(DPR)는 게이트로 제1 전원(Vdd)이 인가되어 비활성화 되어 있으므로, 증폭 더미 트랜지스터(DPMR)는 턴 오프 된다.
증폭부는 전류 미러(current mirror) 회로 구성이므로 제4 노드(Node4)보다 높은 제3 노드(Node3)의 전압에 응답하여 제3 노드(Node3)의 전압 레벨을 상승시키고, 제4 노드(Node4)의 전압 레벨을 하강시킨다. 이때 증폭부의 전류 미러 회로는 턴 온 된 증폭 트랜지스터(PML0, PML1, PML3 ~ PML5, PML7, PMR2, PMR6)와 증폭 더미 트랜지스터(DPML)의 개수에 비례하여 제1 및 제4 노드(Node3, Node4)로 흐르는 전류를 변화시킨다. 따라서 증폭부는 제4 노드에 2/7 만큼 감소되어 영향을 주게 된다. 이에 실제 제3 노드(Node3)와 제4 노드(Node4) 양단의 전압 비율은 2 * 2 / 7 : 7 이 되어 4 : 49 가 된다. 결과적으로 양단의 전압 차이는 84.9% (45/53)로 발생되고, 선택 신호(sign)의 전압 레벨도 하강하여 "L"레벨로 출력된다.
반면에 데이터(D0 ~ D7)가 "11101111"과 같이 입력되면, 데이터 입력부에서는 7개의 NMOS 트랜지스터(NL0 ~ NL2, NL4 ~ NL7)가 활성화되고, 반전 데이터 입력부에서는 1개의 NMOS 트랜지스터(NL3)만이 활성화 된다. 따라서 데이터 입력부에서는 7개의 NMOS 트랜지스터(NL0 ~ NL2, NL4 ~ NL7)가 활성화되고, 반전 데이터 입력부에서는 2개의 NMOS 트랜지스터(NL3, DNR)가 활성화되므로, 제3 노드(Node3)의 전압 레벨 보다 제4 노드(Node4)의 전압 레벨이 높아진다.
한편 증폭부 일단의 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7)는 데이터(D0 ~ D7)를 인가받아 1개의 스위치 PMOS 트랜지스터(PL3)가 활성화되고, 스위치 더미 트랜지스터(DPL)는 게이트로 제2 전원(Vss)이 인가되어 항시 활성화되어 있으므로, 활성화된 1개의 스위치 PMOS 트랜지스터(PL3)와 스위치 더미 트랜지스터(DPL)에 응답하여 공통 게이트 라인(CGL)으로 연결된 증폭 PMOS 트랜지스터(PML0 ~ PML7)가 활성화된다. 그러나 활성화된 1개의 스위치 PMOS 트랜지스터(PL3)와 스위치 더미 트랜지스터(DPL)에 응답하여 1개의 증폭 PMOS 트랜지스터(PML3)와 증폭 더미 트랜지스터(DPML)만이 턴 온 된다.
그리고 증폭부 타단의 복수개의 스위치 PMOS 트랜지스터(PR0 ~ PR7)는 반전 데이터(/D0 ~ /D7)를 인가받아 7개의 스위치 PMOS 트랜지스터(PR0 ~ PR2, PR4 ~ PR7)가 활성화되고, 증폭 PMOS 트랜지스터(PMR0 ~ PMR7)는 공통 게이트 라인(CGL) 에 게이트가 연결되어 있으므로, 활성화된 1개의 스위치 PMOS 트랜지스터(PL3)와 스위치 더미 트랜지스터(DPL)에 응답하여 활성화된다. 그러나 활성화된 7개의 스위치 PMOS 트랜지스터(PR0 ~ PR2, PR4 ~ PR7)에 응답하여 7개의 증폭 PMOS 트랜지스터(PMR0 ~ PMR2, PMR4 ~ PMR7)가 턴 온 된다. 스위치 더미 트랜지스터(DPR)는 게이트로 제1 전원(Vdd)이 인가되어 비활성화 되어 있으므로, 증폭 더미 트랜지스터(DPMR)는 턴 오프 된다.
증폭부는 제4 노드(Node4)보다 낮은 제3 노드(Node3)의 전압에 응답하여 제3 노드(Node3)의 전압 레벨을 하강시키고, 제4 노드(Node4)의 전압 레벨을 상승시킨다. 이때 증폭부의 전류 미러 회로는 턴 온 된 증폭 PMOS 트랜지스터(PML3, PMR0 ~ PMR7)와 증폭 더미 트랜지스터(DPML)의 개수에 비례하여 제1 및 제4 노드로 흐르는 전류를 변화시킨다. 따라서 증폭부는 제4 노드에 7/2 만큼 증가되어 영향을 주게 된다. 이에 실제 제3 노드와 제4 노드 양단의 전압 비율은 7 * 7 / 2 : 2 이 되어 49 : 4 가 된다. 결과적으로 선택 신호(sign)의 전압 레벨은 상승하여 "H"레벨로 출력되고, 양단의 전압 차이는 84.9% (45/53)로 발생된다.
데이터(Data)가 "11100010"과 같이 "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수가 같은 경우 데이터 입력부에서는 4개의 NMOS 트랜지스터(NL0 ~ NL2, NL6)가 활성화되고, 반전 데이터 입력부에서도 4개의 NMOS 트랜지스터(NL3 ~ NL5, NL7)가 활성화 된다. 따라서 데이터 입력부에서는 4개의 NMOS 트랜지스터(NL0 ~ NL2, NL6)가 활성화되고, 반전 데이터 입력부에서는 5개의 NMOS 트랜지스터(NL3 ~ NL5, NL7, DNR)가 활성화되므로, 제3 노드(Node3)의 전압 레벨 보다 제4 노드(Node4)의 전압 레벨이 낮아진다.
한편 증폭부 일단의 복수개의 스위치 PMOS 트랜지스터(PL0 ~ PL7)는 데이터(D0 ~ D7)를 인가받아 4개의 스위치 PMOS 트랜지스터(PL3 ~ PL5, PL7)가 활성화되고, 스위치 더미 트랜지스터(DPL)는 게이트로 제2 전원(Vss)이 인가되어 항시 활성화되어 있으므로, 활성화된 4개의 스위치 PMOS 트랜지스터(PL3 ~ PL5, PL7)와 스위치 더미 트랜지스터(DPL)에 응답하여 공통 게이트 라인(CGL)으로 연결된 증폭 PMOS 트랜지스터(PML0 ~ PML7)가 활성화된다. 그러나 활성화된 4개의 스위치 PMOS 트랜지스터(PL3 ~ PL5, PL7)와 스위치 더미 트랜지스터(DPL)에 응답하여 4개의 증폭 PMOS 트랜지스터(PML3 ~ PML5, PML7)와 증폭 더미 트랜지스터(DPML)만이 턴 온 된다.
그리고 증폭부 타단의 복수개의 스위치 PMOS 트랜지스터(PR0 ~ PR7)는 반전 데이터(/D0 ~ /D7)를 인가받아 4개의 스위치 PMOS 트랜지스터(PL0 ~ PL2, PL6)가 활성화되고, 증폭 PMOS 트랜지스터(PMR0 ~ PMR7)는 공통 게이트 라인(CGL)에 게이트가 연결되어 있으므로, 활성화된 4개의 스위치 PMOS 트랜지스터(PL3 ~ PL5, PL7)와 스위치 더미 트랜지스터(DPL)에 응답하여 활성화된다. 그러나 활성화된 4개의 스위치 PMOS 트랜지스터(PL0 ~ PL2, PL6)에 응답하여 4개의 증폭 PMOS 트랜지스터(PML0 ~ PML2, PML6)가 턴 온 된다. 스위치 더미 트랜지스터(DPR)는 게이트로 제1 전원(Vdd)이 인가되어 비활성화 되어 있으므로, 증폭 더미 트랜지스터(DPMR)는 턴 오프 된다.
증폭부는 제4 노드(Node4)보다 높은 제3 노드(Node3)의 전압에 응답하여 제3 노드(Node3)의 전압 레벨을 하강시키고, 제4 노드(Node4)의 전압 레벨을 상승시킨다. 이때 증폭부의 전류 미러 회로는 턴 온 된 증폭 PMOS 트랜지스터(PML0 ~ PML2, PML6, PML3 ~ PML5, PML7)와 증폭 더미 트랜지스터(DPML)의 개수에 비례하여 제1 및 제4 노드로 흐르는 전류를 변화시킨다. 따라서 증폭부는 제4 노드에 4/5 만큼 감소되어 영향을 주게 된다. 이에 실제 제3 노드와 제4 노드 양단의 전압 비율은 4 * 4 / 5 : 5 이 되어 16 : 25 가 된다. 결과적으로 선택 신호(sign)의 전압 레벨은 하강하여 "L"레벨로 출력되고, 양단의 전압 차이는 21.9% (9/41)로 발생된다.
"1"의 개수 "0"의 개수 도2 에 따른 양단 전압 비율 차이 도3 에 따른 양단 전압 비율 차이
3 5 33.3% (3 : 6) 60% (9 : 36)
4 4 11.1% (4 : 5) 21.9% (16 : 25)
5 3 11.1% (5 : 4) 21.9% (25 : 16)
6 2 33.3% (6 : 3) 60% (36 : 9)
표1 은 도2 와 도3 에 도시된 종래의 다수 판정 회로와 본 발명에 실시예에 따른 다수 판정 회로에 의해 다수를 판정하는 동작의 일부를 기술한 표이다.
도2 의 다수 판정 회로는 더미 트랜지스터(DNR)에 가중치로서 "1"을 인가하는 경우일지라도 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 각각 4 : 4 의 비율이거나 5 : 3의 비율인 경우에 양단의 전압 비율 차이는 11.1% 정도이다. 그러나 도3 의 다수 판정 회로는 더미 트랜지스터(DNR, DPL, DPML)에 가중치로서 "1"을 인가하는 경우에 "0"의 값을 갖는 비트의 수와 "1"의 값을 갖는 비트의 수가 각각 4 : 4 의 비율이거나 5 : 3의 비율인 경우에 양단의 전압 비율 차이는 21.9% 로서 도2 의 다수 판정 회로 대비 약 2배정도 크다. 따라서 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 미스매치(Impedance Mismatch) 등에 의한 오동작을 줄인 강건 회로 설계가 가능해진다.
도4 는 본 발명의 반도체 장치를 이용한 반도체 장치를 나타내는 블록도이다.
데이터 발생부(110)는 데이터(Data)와 반전 데이터(/Data)를 출력한다. 또한 반도체 장치(120)의 다수 판정 회로가 항시 온 되어 있는 경우가 아니라면 다수 판정 회로를 활성화하기 위하여 데이터(Data)와 반전 데이터(/Data)와 함께 인에이블 신호(En)를 출력 할 수 있다.
반도체 장치(120)는 데이터 발생부(110)로부터 데이터(Data)와 반전 데이터(/Data)를 인가받고, 데이터(Data)와 반전 데이터(/Data)에서 "0"의 값을 갖는 비트의 개수가 많은지 "1"의 값을 갖는 비트의 개수가 많은지를 판별한다. 판별의 결과로서 데이터 버스 반전회로(120)는 선택 신호(sign)와 함께 데이터(Data) 또는 반전 데이터(/Data) 중에서 하나를 선택하여 로우 웨이트 데이터(LWC Data)를 출력한다. 상기한 바와 같이 로우 웨이트 코딩되어 출력되는 로우 웨이트 데이터(LWC Data)는 데이터 입출력 라인의 대역폭을 높이고 데이터의 스큐를 줄이게 된다. 여기서 로우 웨이트 데이터(LWC Data)는 반도체 장치의 설정에 따라 "0"의 값을 갖는 비트의 개수가 많을 수도 있으며, "1"의 값을 갖는 비트의 개수가 많을 수도 있다.
또한 도시하지는 않았으나 반도체 장치는 선택 신호(sign)과 로우 웨이트 데이터(LWC Data)를 외부의 장치로 출력 시에 신호의 왜곡을 줄이기 위하여 오프 칩 드라이버 등의 데이터 출력부를 추가로 구비하여 임피던스 매칭 등의 동작을 수행 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 다수 판정 회로 및 반도체 장치는 증폭부에서 데이터를 입력 받도록 구성하여 "0"값을 갖는 비트 수와 "1"의 값을 갖는 비트의 수가 동일한 경우에도 양단간의 전압차를 크게 하여 오동작을 줄여준다. 따라서 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 미스매치(Impedance Mismatch) 등에 의한 오동작을 줄인 강건 회로 설계가 가능하다.

Claims (17)

  1. 제1 노드와 공통 노드 사이에 연결되어 입력 가중치와 복수 비트의 입력 데이터의 각 비트를 인가받고, 제2 노드와 상기 공통 노드 사이에 연결되어 상기 입력 가중치와 반대 위상의 반전 입력 가중치와 상기 복수 비트의 데이터 각각을 반전한 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드 사이에 전압차를 발생하는 입력부; 및
    제1 전원과 상기 제1 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제1 전원과 상기 제2 노드 사이에 연결되어 상기 증폭 가중치와 반대 위상의 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드의 전압 차를 증폭하는 증폭부를 구비하여,
    "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 것을 특징으로 하는 다수 판정 회로.
  2. 제1 항에 있어서, 상기 증폭부는
    상기 제1 노드와 복수개의 제3 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제2 노드와 복수개의 제4 노드 사이에 연결되어 상기 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받는 스위치부; 및
    상기 제1 전원과 상기 복수개의 제3 노드 사이에 연결되어 상기 증폭 가중치 및 상기 데이터에서 "0"의 값을 갖는 비트의 개수에 비례하여 상기 제1 노드 대비 상기 제2 노드의 전압을 증폭하고, 상기 제1 전원과 상기 복수개의 제4 노드 사이에 연결되어 상기 반전 증폭 가중치 및 상기 데이터에서 "1"의 값을 갖는 비트의 개수에 반비례하여 상기 제1 노드 대비 상기 제2 노드의 전압을 증폭하는 데이터 증폭부를 구비하는 것을 특징으로 하는 다수 판정 회로.
  3. 제2 항에 있어서, 상기 스위치부는
    상기 제1 노드와 상기 복수개의 제3 노드 사이에 각각 병렬로 연결되고, 게이트 단자로 상기 데이터의 각 비트를 인가받는 복수개의 제1 스위치 트랜지스터와 게이트 단자로 상기 증폭 가중치를 인가받는 제1 스위치 더미 트랜지스터를 구비하는 제1 스위치부;
    상기 제2 노드와 상기 복수개의 제4 노드 사이에 각각 병렬로 연결되고, 게이트 단자로 상기 반전 데이터의 각 비트를 인가받는 복수개의 제2 스위치 트랜지스터와 게이트 단자로 상기 반전 증폭 가중치를 인가받는 제2 스위치 더미 트랜지스터를 구비하는 제2 스위치부를 구비하는 것을 특징으로 하는 다수 판정 회로.
  4. 제3 항에 있어서, 상기 제1 및 제2 스위치 트랜지스터와 상기 제1 및 제2 스위치 더미 트랜지스터는
    PMOS 트랜지스터인 것을 특징으로 하는 다수 판정 회로.
  5. 제3 항에 있어서, 상기 증폭 가중치와 반전 증폭 가중치는
    각각 제2 전원과 상기 제1 전원인 것을 특징으로 하는 다수 판정 회로.
  6. 제3 항에 있어서, 상기 데이터 증폭부는
    상기 제1 전원과 상기 복수개의 제3 노드 사이에 각각 병렬로 연결되고 게이트 단자는 공통 게이트 라인에 공통으로 연결되고, 각각의 게이트 단자와 드레인 단자가 연결되어, 상기 복수개의 제1 스위치 트랜지스터 각각의 활성화 상태에 응답하여 턴 온 되는 복수개의 제1 증폭 트랜지스터와 상기 제1 스위치 더미 트랜지스터의 활성화 상태 응답하여 턴 온 되는 제1 증폭 더미 트랜지스터를 구비하는 제1 데이터 증폭부; 및
    상기 제1 전원과 상기 복수개의 제4 노드 사이에 각각 병렬로 연결되고 게이트 단자는 상기 공통 게이트 라인에 공통으로 연결되어, 상기 복수개의 제2 스위치 트랜지스터 각각의 활성화 상태에 응답하여 턴 온 되는 복수개의 제2 증폭 트랜지스터와 상기 제2 스위치 더미 트랜지스터의 활성화 상태 응답하여 턴 온 되는 제2 증폭 더미 트랜지스터를 구비하는 제2 데이터 증폭부를 구비하는 것을 특징으로 하는 다수 판정 회로.
  7. 제6 항에 있어서, 상기 제1 및 제2 증폭 트랜지스터와 상기 제1 및 제2 증폭 더미 트랜지스터는
    PMOS 트랜지스터인 것을 특징으로 하는 다수 판정 회로.
  8. 제1 항에 있어서, 상기 입력부는
    상기 제1 노드와 상기 공통 노드 사이에 각각 병렬로 연결되며, 게이트 단자로 상기 복수비트의 데이터의 각 비트를 인가받는 복수개의 제1 입력 트랜지스터와 게이트 단자로 상기 입력 가중치를 인가받는 제1 입력 더미 트랜지스터를 구비하는 데이터 입력부; 및
    상기 제2 노드와 상기 공통 노드 사이에 각각 병렬로 연결되며, 게이트 단자로 상기 복수비트의 반전 데이터의 각 비트를 인가받는 복수개의 제2 입력 트랜지스터와 게이트 단자로 상기 반전 입력 가중치를 인가받는 제2 입력 더미 트랜지스터를 구비하는 반전 데이터 입력부를 구비하는 것을 특징으로 하는 다수 판정 회로.
  9. 제8 항에 있어서, 상기 제1 및 제2 입력 트랜지스터와 상기 제1 및 제2 입력 더미 트랜지스터는
    NMOS 트랜지스터인 것을 특징으로 하는 다수 판정 회로.
  10. 제8 항에 있어서, 상기 입력 가중치와 반전 입력 가중치는
    각각 제2 전원과 상기 제1 전원인 것을 특징으로 하는 다수 판정 회로.
  11. 제1 항에 있어서, 상기 다수 판정 회로는
    상기 공통 노드와 제2 전원 사이에 연결되고 외부에서 인가되는 인에이블 신호에 응답하여 상기 다수 판정 회로를 활성화 하는 NMOS 트랜지스터를 추가로 더 구비하는 것을 특징으로 하는 다수 판정 회로.
  12. 복수 비트의 데이터와 반전 데이터를 발생하는 데이터 발생부; 및
    제1 노드와 공통 노드 사이에 연결되어 입력 가중치와 복수 비트의 입력 데이터의 각 비트를 인가받고, 제2 노드와 상기 공통 노드 사이에 연결되어 상기 입력 가중치와 반대 위상의 반전 입력 가중치와 상기 복수 비트의 데이터 각각을 반전한 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드 사이에 전압차를 발생하는 입력부와 제1 전원과 상기 제1 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제1 전원과 상기 제2 노드 사이에 연결되어 상기 증폭 가중치와 반대 위상의 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받아 상기 제1 노드와 상기 제2 노드의 전압 차를 증폭하는 증폭부를 구비하여, "0"의 값을 갖는 비트의 개수와 "1"의 값을 갖는 비트의 개수를 비교하여 다수를 판정하고 선택 신호를 출력하는 다수 판정 회로, 및 상기 데이터와 상기 반전 데이터를 인가받고 상기 선택 신호에 응답하여 상기 데이터 또는 상기 반전 데이터를 선택하여 로우 웨이트 데이터를 출력하는 인코더를 구비하는 데이터 버스 반전 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12 항에 있어서, 상기 증폭부는
    상기 제1 노드와 복수개의 제3 노드 사이에 연결되어 증폭 가중치와 상기 복수 비트의 데이터의 각 비트를 인가받고, 상기 제2 노드와 복수개의 제4 노드 사이에 연결되어 상기 반전 증폭 가중치와 상기 복수 비트의 반전 데이터의 각 비트를 인가받는 스위치부; 및
    상기 제1 전원과 상기 복수개의 제3 노드 사이에 연결되어 상기 증폭 가중치 및 상기 데이터에서 "0"의 값을 갖는 비트의 개수에 비례하여 상기 제1 노드 대비 상기 제2 노드의 전압을 증폭하고, 상기 제1 전원과 상기 복수개의 제4 노드 사이에 연결되어 상기 반전 증폭 가중치 및 상기 데이터에서 "1"의 값을 갖는 비트의 개수에 반비례하여 상기 제1 노드 대비 상기 제2 노드의 전압을 증폭하는 데이터 증폭부를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13 항에 있어서, 상기 스위치부는
    상기 제1 노드와 상기 복수개의 제3 노드 사이에 각각 병렬로 연결되고, 게이트 단자로 상기 데이터의 각 비트를 인가받는 복수개의 제1 스위치 트랜지스터와 게이트 단자로 상기 증폭 가중치를 인가받는 제1 스위치 더미 트랜지스터를 구비하는 제1 스위치부;
    상기 제2 노드와 상기 복수개의 제4 노드 사이에 각각 병렬로 연결되고, 게이트 단자로 상기 반전 데이터의 각 비트를 인가받는 복수개의 제2 스위치 트랜지 스터와 게이트 단자로 상기 반전 증폭 가중치를 인가받는 제2 스위치 더미 트랜지스터를 구비하는 제2 스위치부를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제14 항에 있어서, 상기 데이터 증폭부는
    상기 제1 전원과 상기 복수개의 제3 노드 사이에 각각 병렬로 연결되고 게이트 단자는 공통 게이트 라인에 공통으로 연결되고, 각각의 게이트 단자와 드레인 단자가 연결되어, 상기 복수개의 제1 스위치 트랜지스터 각각의 활성화 상태에 응답하여 턴 온 되는 복수개의 제1 증폭 트랜지스터와 상기 제1 스위치 더미 트랜지스터의 활성화 상태 응답하여 턴 온 되는 제1 증폭 더미 트랜지스터를 구비하는 제1 데이터 증폭부; 및
    상기 제1 전원과 상기 복수개의 제4 노드 사이에 각각 병렬로 연결되고 게이트 단자는 상기 공통 게이트 라인에 공통으로 연결되어, 상기 복수개의 제2 스위치 트랜지스터 각각의 활성화 상태에 응답하여 턴 온 되는 복수개의 제2 증폭 트랜지스터와 상기 제2 스위치 더미 트랜지스터의 활성화 상태 응답하여 턴 온 되는 제2 증폭 더미 트랜지스터를 구비하는 제2 데이터 증폭부를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제12 항에 있어서, 상기 입력부는
    상기 제1 노드와 상기 공통 노드 사이에 각각 병렬로 연결되며, 게이트 단자로 상기 복수비트의 데이터의 각 비트를 인가받는 복수개의 제1 입력 트랜지스터와 게이트 단자로 상기 입력 가중치를 인가받는 제1 입력 더미 트랜지스터를 구비하는 데이터 입력부; 및
    상기 제2 노드와 상기 공통 노드 사이에 각각 병렬로 연결되며, 게이트 단자로 상기 복수비트의 반전 데이터의 각 비트를 인가받는 복수개의 제2 입력 트랜지스터와 게이트 단자로 상기 반전 입력 가중치를 인가받는 제2 입력 더미 트랜지스터를 구비하는 반전 데이터 입력부를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제12 항에 있어서, 상기 반도체 장치는
    상기 선택 신호와 상기 로우 웨이트 데이터를 인가받아 외부로 출력하기 위한 데이터 출력부를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
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