KR102012394B1 - 다수 판정 회로, 다수 판정 방법 및 반도체 장치 - Google Patents

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Abstract

다수 판정 회로는 짝수 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정부; 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제2판정부; 및 상기 제1판정부의 판정 결과와 상기 제2판정부의 판정 결과에 응답하여 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합부를 포함한다.

Description

다수 판정 회로, 다수 판정 방법 및 반도체 장치{CIRCUIT FOR DECIDING MAJOURITY, METHOD FOR DECIDING MAJOURITY AND SEMICONDUCTOR DEVICE}
본 발명은 다수 판정의 오류를 줄인 다수 판정 회로, 다수 판정 방법 및 반도체 장치에 관한 것이다.
CPU(Central Processing Unit) 또는 GPU(Graphic Processing Unit)의 제어에 따라 데이터 저장을 위해 사용되는 반도체 집적회로 즉, 메인 메모리 또는 그래픽 메모리의 성능을 좌우하는 요소 중에서 데이터 처리속도가 차지하는 비중이 가장 크다.
따라서 데이터 처리속도의 향상을 위해 다양한 기술들이 적용되고있으며, 그 중 가장 많이 사용되고 있는 기술로서, 데이터 버스 인버전(Data Bus Inversion; DBI) 기능을 들 수 있다. DBI 기능은 예를 들어, 8개의 데이터 중에서 하이 또는 로우를 갖는 데이터의 수가 4개 이상이면 현재 데이터를 반전시켜 전송하고, 그렇지 않으면 현재의 데이터를 반전시키지 않고 전송함으로써, 출력 데이터의 스위칭 횟수를 최소화하여 데이터 처리속도를 향상시키는 기능이다.
상술한 DBI 기능을 수행하기 위해서는 데이터 버스를 통해 전송된 데이터에서 하이를 갖는 비트의 개수와 로우를 갖는 비트의 개수와 비교하여 어떤 값을 가지는 비트가 다수인지 판별하는 다수 판정 회로를 필요로 한다.
도 1은 종래의 다수 판정 회로의 구성도이다.
도 1에 도시된 바와 같이, 다수 판정 회로는 데이터(D<0:7>)의 각 비트(D<0> - D<7>)에 응답하여 온/오프되는 다수의 제1엔모스 트랜지스터(N0 - N7) 및 데이터(D<0:7>)를 반전한 반전 데이터(DB<0:7>)의 각 비트(DB<0> - DB<7>)에 응답하여 온/오프되는 다수의 제2엔모스 트랜지스터(N8 - N15), 피모스 트랜지스터(P0, P1), 더미 트랜지스터(DN0, DN1) 및 전류원(IS)를 포함한다.
도 1을 참조하여 다수 판정 회로에 대해 설명한다.
다수의 제1엔모스 트랜지스터(NO - N7)의 일단은 제1노드(NO1)에 연결되며, 자신에게 대응하는 비트가 하이인 경우 턴온되어 제1노드(NO1)로부터 전류를 싱킹하고, 로우인 경우 턴오프된다. 다수의 제2엔모스 트랜지스터(N8 - N15)의 일단은 제2노드(NO2)에 연결되며, 자신에게 대응하는 비트가 하이인 경우 턴온되어 제2노드(NO2)로부터 전류를 싱킹하고, 로우인 경우 턴오프된다.
제1피모스 트랜지스터(P0)는 일단에 전원전압(VDD)이 인가되고, 타단이 제1노드(NO1)에 접속되고, 제1노드(NO1)의 전압에 응답하여 제1노드(NO1)로 전류를 소싱한다. 제2피모스 트랜지스터(P1)는 일단에 전원전압(VDD)이 인가되고, 타단이 제2노드(NO2)에 접속되고, 제1노드(NO1)의 전압에 응답하여 제2노드(NO2)로 전류를 소싱한다.
제1더미 트랜지스터(DN0)는 제1노드(NO1)에 연결되며, 게이트로 기저전압(VSS)이 인가되어 턴오프 상태이다. 제2더미 트랜지스터(DN1)는 제2노드(NO2)에 연결되며 게이트로 전원전압(VDD)이 인가되어 턴온 상태이고, 제2노드(NO2)로부터 전류를 싱킹한다. 이때 1개의 제1트랜지스터와 1개의 제2트랜지스터가 싱킹하는 전류는 같고, 1개의 더미 트랜지스터가 싱킹하는 전류는 다수의 트랜지스터(N0 - N15)가 싱킹하는 전류보다 작다.
제2노드(NO2)로 출력되는 전압이 다수 판정 회로의 다수 판정 결과에 대응한다. 데이터(D<0:7>)의 각 비트 중 하이를 갖는 비트의 개수가 로우를 갖는 비트의 개수보다 많은 경우 다수의 제1트랜지스터(N0 - N7) 중 턴온된 제1트랜지스터의 개수가 다수의 제2트랜지스터(N8 - N15) 중 턴온된 제2트랜지스터의 개수보다 많다. 따라서 제1노드(NO1)로부터 싱킹되는 전류의 양이 제2노드(NO2)로부터 싱킹되는 전류의 양보다 많으므로 제2노드(NO2)로 하이에 대응하는 전압이 출력된다. 데이터(D<0:7>)의 각 비트 중 로우를 갖는 비트의 개수가 로우를 갖는 비트의 개수보다 많은 경우 다수의 제1트랜지스터(N0 - N7) 중 턴온된 제1트랜지스터의 개수보다 다수의 제2트랜지스터(N8 - N15) 중 턴온된 제2트랜지스터의 개수가 많다. 따라서 제1노드(NO1)로부터 싱킹되는 전류의 양이 제2노드(NO2)로부터 싱킹되는 전류의 양보다 적으므로 제2노드(NO2)로 로우에 대응하는 전압이 출력된다.
데이터(D<0:7>)의 각 비트 중 하이를 갖는 비트의 개수와 로우를 갖는 비트의 개수가 같은 경우 다수의 제1트랜지스터(N0 - N7) 및 다수의 제2트랜지스터(N8 - N15)에 의해 싱킹되는 전류 양은 동일하지만 더미 트랜지스터(DN0, DN1)에 의해 제2노드(NO2)로부터 싱킹되는 전류가 더 많고, 따라서 제2노드(NO2)로 로우에 대응하는 전압이 출력된다. 즉 더미 트랜지스터에 의해 가중치를 줌으로써 데이터(D<0:7>)의 각 비트 중 하이를 갖는 비트의 개수와 로우를 갖는 비트의 개수가 같은 경우에도 제2노드(NO2)로 특정 논리값이 출력되도록 할 수 있다.
그러나 더미 트랜지스터를 이용하여 가중치를 인가하더라도 노이즈 등으로 인한 데이터의 왜곡이나 외부 장치와의 임피던스 매치 등의 문제로 데이터 판별의 오류가 발생할 수 있다.
본 발명의 실시예는 더미 트랜지스터 없이 다수 판별을 할 수 있는 다수 판정 회로, 다수 판정 방법 및 반도체 장치를 제공한다.
본 발명의 일실시예에 따른 다수 판정 회로는 짝수 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정부; 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제2판정부; 및 상기 제1판정부의 판정 결과와 상기 제2판정부의 판정 결과에 응답하여 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합부를 포함할 수 있다.
본 발명의 일실시예에 따른 다수 판정 방법은 짝수 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정 단계; 짝수 비트 데이터의 다수의 비트 중 상기 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제2판정 단계; 및 상기 제1판정 단계의 판정 결과 및 상기 제2판정 단계의 판정 결과에 응답하여 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 제1데이터 라인; 다수의 제2데이터 라인; 상기 다수의 제1데이터 라인으로 전달된 짝수 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정한 제1판정 결과 및 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정한 제2판정 결과를 조합하여 상기 짝수 비트 데이터의 다수의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 다수 판정부; 및 상기 다수 판정부의 판정 결과에 응답하여 상기 제1데이터 라인의 상기 짝수 비트 데이터를 비반전하거나 반전하여 상기 다수의 제2데이터 라인으로 전달하는 데이터 전달부를 포함할 수 있다.
본 발명의 일실시예에 따른 다수 판정 회로는 N비트 이상의 짝수 비트 데이터의 다수의 비트 중 서로 다른 1개의 비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1 내지 제N판정부; 및 상기 제1 내지 제N판정부의 결과에 응답하여 상기 짝수 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합부를 포함할 수 있다.
본 기술은 홀수 비트의 데이터를 이용해 다수를 판정하는 2개 이상의 판정부를 이용해 판정결과를 조합하여 최종 판정 결과를 생성함으로써 다수 판정이 가능하다.
도 1은 종래의 다수 판정 회로의 구성도,
도 2는 본 발명의 일 실시예에 따른 다수 판정 회로의 구성도,
도 3은 본 발명의 일실시예에 따른 다수 판정 회로를 설명하기 위한 순서도,
도 4는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 짝수 비트 데이터란 비트의 개수가 짝수개인 멀티비트 데이터를 말한다.
도 2는 본 발명의 일 실시예에 따른 다수 판정 회로의 구성도이다.
도 2에 도시된 바와 같이, 다수 판정 회로는 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정부(210), 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제2판정부(220) 및 제1판정부(210)의 판정 결과(RES1)와 제2판정부(220)의 판정 결과(RES2)에 응답하여 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합부(230)를 포함한다.
도 2를 참조하여 다수 판정 회로에 대해 설명한다.
짝수 비트 데이터의 비트의 개수는 설계에 따라 달라질 수 있다. 이하에서는 짝수 비트 데이터가 8개의 비트를 가진 멀티비트 데이터인 경우에 대해 설명한다. 또한 제1비트는 'D<7>'이고, 제2비트는 'D<6>'인 경우에 대해서 설명한다. 즉 제1판정부(210)는 'D<0>' - 'D<6>'을 입력받아 다수를 판정하고, 제2판정부(220)는 'D<0>' - 'D<5>', 'D<7>'을 입력받아 다수를 판정한다. 제1비트와 제2비트는 설계에 따라 달라질 수 있으며, 제1비트는 'D<0>' - 'D<7>' 중 하나의 비트이고, 제2비트는 'D<0>' - 'D<7>' 중 제1비트가 아닌 하나의 비트이면 된다. 또한 제1논리값은 하이이고, 제2논리값은 로우인 경우에 대해 설명한다. 제1논리값과 제2논리값은 달라질 수 있다.
제1판정부(210)는 짝수 비트 데이터(D<0:7>) 중 제1비트(D<7>)를 제외한 제1홀수 비트 데이터(D<0:6>) 및 제1홀수 비트 데이터(D<0:6>)를 반전한 제1반전 데이터(DB<0:6>)에 응답하여 제1홀수 비트 데이터(D<0:6>)의 하나 이상의 비트 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정한다. 제1판정부(210)의 내부에 흐르는 전류는 제1홀수 비트 데이터(D<0:6>)의 값에 따라 결정된다. 제1판정부(210)는 제1논리값이 다수이면 제1논리값을 출력하고, 제2논리값이 다수이면 제2논리값을 출력할 수 있다. 예를 들어, 제1판정부(210)는 제1홀수 비트 데이터(D<0:6>)의 다수의 비트(D<0> - D<6>) 중 하이를 갖는 비트의 개수와 로우를 갖는 비트의 개수 중 다수를 판정하여, 하이를 갖는 비트가 로우를 갖는 비트보다 많은 경우 하이를 출력하고, 로우를 갖는 비트가 하이를 갖는 비트보다 많은 경우 로우를 출력할 수 있다.
상술한 동작을 위해 제1판정부(210)는 제1노드(NO1)의 전압에 응답하여 제1노드(NO1)에 전류를 소싱하는 제1전류 소싱부(SO1), 제1노드(NO1)의 전압에 응답하여 제2노드(NO2)에 전류를 소싱하는 제2전류 소싱부(SO2) 제1홀수 비트 데이터(D<0:6>)에 의해 결정되는 양의 전류를 제1노드(NO1)로부터 싱킹하는 제1전류 싱킹부(SI1) 및 제1반전 데이터(DB<0:6>)에 의해 결정되는 양의 전류를 제2노드(NO2)로부터 싱킹하는 제2전류 싱킹부(SI2) 및 제1공통 전류 싱킹부(SIC1)를 포함한다. 제2노드(NO2)의 전압은 제1판정부(210)판정 결과에 대응한다.
제1전류 싱킹부(SI1)는 제1홀수 비트 데이터(D<0:6>)의 다수의 비트(D<0> - D<6>) 중 하이인 비트가 많을수록 제1노드(NO1)로부터 많은 전류를 싱킹한다. 이러한 동작을 위해 제1전류 싱킹부(SI1)는 일단이 제1노드(NO1)에 연결되고 타단이 제1공통노드(NOC1)에 연결되고 제1홀수 비트 데이터(D<0:6>)의 하나 이상의 비트(D<0> - D<6>) 각각에 응답하여 온/오프되는 하나 이상의 제3트랜지스터(N1<0:6>)를 포함할 수 있다. 도 2에서 'N1<0>' - 'N1<6>' 각각은 'D<0>' - 'D<6>'에 응답하여 온/오프된다. 'D<0>' - 'D<6>' 중 하이를 갖는 비트의 개수가 많아질수록 'N1<0>' - 'N1<6>' 중 턴온된 트랜지스터의 개수가 많아지므로 제1노드(NO1)로부터 싱킹되는 전류가 증가한다.
제2전류 싱킹부(SI2)는 제1반전 비트 데이터(DB<0:6>)의 다수의 비트(DB<0> - DB<6>) 중 하이인 비트가 많을수록 제2노드(NO2)로부터 많은 전류를 싱킹한다. 이러한 동작을 위해 제2전류 싱킹부(SI2)는 일단이 제2노드(NO2)에 연결되고 타단이 제1공통노드(NOC1)에 연결되고 제1반전 데이터(DB<0:6>)의 하나 이상의 비트(DB<0> - DB<6>) 각각에 응답하여 온/오프되는 하나 이상의 제4트랜지스터(N2<0:6>)를 포함할 수 있다. 도 2에서 'N2<0>' - 'N2<6>' 각각은 'DB<0>' - 'DB<6>'에 응답하여 온/오프된다. 'DB<0>' - 'DB<6>' 중 하이를 갖는 비트의 개수가 많아질수록 'N2<0>' - 'N2<6>' 중 턴온된 트랜지스터의 개수가 많아지므로 제2노드(NO2)로부터 싱킹되는 전류가 증가한다.
제1전류 소싱부(SO1)는 일단이 제1노드(NO1)에 연결되고 타단에 전원전압(VDD)이 인가되고 제1노드(NO1)의 전압에 응답하여 온/오프되는 제1트랜지스터(P1)를 포함하고, 제2전류 소싱부(SO2)는 일단이 제2노드(NO2)에 연결되고 타단에 전원전압(VDD)이 인가되고 제1노드(NO1)의 전압에 응답하여 온/오프되는 제2트랜지스터(P2)를 포함할 수 있다.
제1공통 전류 싱킹부(SIC1)는 제1인에이블 신호(EN1)가 활성화되면 제1공통 노드(NOC1)로부터 일정한 전류를 싱킹한다. 제1공통 전류 싱킹부(SIC1)는 일단이 W제1공통 노드(NOC1)에 연결되고, 타단에 기저전압(VSS)이 인가되고, 제1인에이블 신호(EN1)에 응답하여 온/오프되는 트랜지스터(NC1)를 포함할 수 있다. 제1인에이블 신호(EN1)가 활성화되면 제1판정부(210)는 다수 판정 동작을 수행하고, 제1인에이블 신호(EN1)가 비활성화되면 제1판정부(210)는 다수 판정 동작을 수행하지 않는다.
제1홀수 비트 데이터(D<0:6>) 및 제1반전 데이터(DB<0:6>)는 서로 반전 관계이므로 제1홀수 비트의 데이터(D<0:6>)에서 다수 비트가 하이인 경우 제1반전 데이터(DB<0:6>)에서는 다수 비트가 로우가 되고, 제1홀수 비트의 데이터(D<0:6>)에서 다수 비트가 로우인 경우 제1반전 데이터(DB<0:6>)에서는 다수 비트가 하이가 된다. 따라서 제1홀수 비트의 데이터(D<0:6>)에서 다수 비트가 하이인 경우 제1전류 싱킹부(SI1)가 제1노드(NO1)에서 싱킹하는 전류의 양이 제2전류 싱킹부(SI2)가 제2노드(NO2)에서 싱킹하는 전류의 양보다 많아서 제2노드(NO2)의 전압은 하이가 되고, 제1홀수 비트의 데이터(D<0:6>)에서 다수 비트가 로우인 경우 제2전류 싱킹부(SI2)가 제2노드(NO2)에서 싱킹하는 전류의 양이 제1전류 싱킹부(SI1)가 제1노드(NO1)에서 싱킹하는 전류의 양보다 많아서 제2노드(NO2)의 전압은 로우가 된다.
홀수 비트 데이터의 경우 하이인 비트의 개수와 로우인 비트의 개수가 같아지는 경우는 없으므로 제2노드(NO2)로 항상 하이 또는 로우 중 하나의 논리값이 출력된다.
제2판정부(220)는 짝수 비트 데이터(D<0:7>) 중 제2비트(D<6>)를 제외한 제2홀수 비트 데이터(D<0:5>, D<7>) 및 제2홀수 비트 데이터(D<0:5>, D<7>)를 반전한 제2반전 데이터(DB<0:5>, DB<7>)에 응답하여 제2홀수 비트 데이터(D<0:5>, D<7>)의 하나 이상의 비트 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정한다. 제2판정부(220)의 내부에 흐르는 전류는 제2홀수 비트 데이터(D<0:5>, D<7>)의 값에 따라 결정된다. 제2판정부(220)는 제1논리값이 다수이면 제1논리값을 출력하고, 제2논리값이 다수이면 제2논리값을 출력할 수 있다. 즉, 제2판정부(220)는 제2홀수 비트 데이터(D<0:5>, D<7>)의 다수의 비트(D<0> - D<5>, D<7>) 중 하이를 갖는 비트의 개수와 로우를 갖는 비트의 개수 중 다수를 판정하여, 하이를 갖는 비트가 로우를 갖는 비트보다 많은 경우 하이를 출력하고, 로우를 갖는 비트가 하이를 갖는 비트보다 많은 경우 로우를 출력할 수 있다.
상술한 동작을 위해 제2판정부(220)는 제3노드(NO3)의 전압에 응답하여 제3노드(NO3)에 전류를 소싱하는 제3전류 소싱부(SO3), 제3노드(NO3)의 전압에 응답하여 제4노드(NO4)에 전류를 소싱하는 제4전류 소싱부(SO4) 제2홀수 비트 데이터(D<0:5>, D<7>)에 의해 결정되는 양의 전류를 제3노드(SO3)로부터 싱킹하는 제3전류 싱킹부(SI3) 및 제2반전 데이터(DB<0:5>, DB<7>)에 의해 결정되는 양의 전류를 제4노드(NO4)로부터 싱킹하는 제4전류 싱킹부(SI4) 및 제2공통 전류 싱킹부(SIC2)를 포함한다. 제4노드(NO4)의 전압은 제2판정부(220)판정 결과에 대응한다.
제3전류 싱킹부(SI3)는 제2홀수 비트 데이터(D<0:5>, D<7>)의 다수의 비트(D<0> - D<5>, D<7>) 중 하이인 비트가 많을수록 제3노드(NO3)로부터 많은 전류를 싱킹한다. 이러한 동작을 위해 제3전류 싱킹부(SI3)는 일단이 제3노드(NO3)에 연결되고 타단이 제2공통노드(NOC2)에 연결되고 제2홀수 비트 데이터(D<0:5>, D<7>)의 하나 이상의 비트(D<0> - D<5>, D<7>) 각각에 응답하여 온/오프되는 하나 이상의 제7트랜지스터(N3<0:6>)를 포함할 수 있다. 도 2에서 'N3<0>' - 'N3<6>' 각각은 'D<0>' - 'D<5>', 'D<7>'에 응답하여 온/오프된다. 'D<0>' - 'D<5>', 'D<7>' 중 하이를 갖는 비트의 개수가 많아질수록 'N3<0>' - 'N3<6>' 중 턴온된 트랜지스터의 개수가 많아지므로 제3노드(NO3)로부터 싱킹되는 전류가 증가한다.
제4전류 싱킹부(SI4)는 제2반전 비트 데이터(DB<0:5>, DB<7>)의 다수의 비트(DB<0> - DB<5>, DB<7>) 중 하이인 비트가 많을수록 제4노드(NO4)로부터 많은 전류를 싱킹한다. 이러한 동작을 위해 제4전류 싱킹부(SI4)는 일단이 제4노드(NO4)에 연결되고 타단이 제2공통노드(NOC2)에 연결되고 제2반전 데이터(DB<0:5>, DB<7>)의 하나 이상의 비트(DB<0> - DB<5>, DB<7>) 각각에 응답하여 온/오프되는 하나 이상의 제8트랜지스터(N4<0:6>)를 포함할 수 있다. 도 2에서 'N4<0>' - 'N4<6>' 각각은 'DB<0>' - 'DB<5>', 'DB<7>'에 응답하여 온/오프된다. 'DB<0>' - 'DB<5>', 'DB<7>' 중 하이를 갖는 비트의 개수가 많아질수록 'N4<0>' - 'N4<6>' 중 턴온된 트랜지스터의 개수가 많아지므로 제4노드(NO4)로부터 싱킹되는 전류가 증가한다.
제3전류 소싱부(SO3)는 일단이 제3노드(NO3)에 연결되고 타단에 전원전압(VDD)이 인가되고 제3노드(NO3)의 전압에 응답하여 온/오프되는 제5트랜지스터(P3)를 포함하고, 제4전류 소싱부(SO4)는 일단이 제4노드(NO4)에 연결되고 타단에 전원전압(VDD)이 인가되고 제3노드(NO3)의 전압에 응답하여 온/오프되는 제6트랜지스터(P4)를 포함할 수 있다.
제2공통 전류 싱킹부(SIC2)는 제2인에이블 신호(EN2)가 활성화되면 제2공통 노드(NOC2)로부터 일정한 전류를 싱킹한다. 제2공통 전류 싱킹부(SIC2)는 일단이 제2공통 노드(NOC2)에 연결되고, 타단에 기저전압(VSS)이 인가되고, 제2인에이블 신호(EN2)에 응답하여 온/오프되는 트랜지스터(NC2)를 포함할 수 있다. 제2인에이블 신호(EN2)가 활성화되면 제2판정부(220)는 다수 판정 동작을 수행하고, 제2인에이블 신호(EN2)가 비활성화되면 제2판정부(220)는 다수 판정 동작을 수행하지 않는다.
제2홀수 비트 데이터(D<0:5>, D<7>) 및 제2반전 데이터(DB<0:5>, DB<7>)는 서로 반전 관계이므로 제2홀수 비트의 데이터(D<0:5>, D<7>)에서 다수 비트가 하이인 경우 제2반전 데이터(DB<0:5>, DB<7>)에서는 다수 비트가 로우가 되고, 제2홀수 비트의 데이터(D<0:5>, D<7>)에서 다수 비트가 로우인 경우 제2반전 데이터(DB<0:5>, DB<7>)에서는 다수 비트가 하이가 된다. 따라서 제2홀수 비트의 데이터(D<0:5>, D<7>)에서 다수 비트가 하이인 경우 제3전류 싱킹부(SI3)가 제3노드(NO3)에서 싱킹하는 전류의 양이 제4전류 싱킹부(SI4)가 제4노드(NO4)에서 싱킹하는 전류의 양보다 많아서 제4노드(NO4)의 전압은 하이가 되고, 제2홀수 비트의 데이터(D<0:5>, D<7>)에서 다수 비트가 로우인 경우 제4전류 싱킹부(SI4)가 제4노드(NO4)에서 싱킹하는 전류의 양이 제3전류 싱킹부(SI3)가 제3노드(NO3)에서 싱킹하는 전류의 양보다 많아서 제4노드(NO4)의 전압은 로우가 된다.
홀수 비트 데이터의 경우 하이인 비트의 개수와 로우인 비트의 개수가 같아지는 경우는 없으므로 제4노드(NO4)로 항상 하이 또는 로우 중 하나의 논리값이 출력된다.
결과 조합부(230)는 제1판정부(210)의 판정 결과 제1논리값이 다수이고 제2판정부(220)의 판정 결과 제1논리값이 다수이면 제1논리값을 다수로 판정하고, 제1판정부(210)의 판정 결과 제2논리값이 다수이고 제2판정부(220)의 판정 결과 제2논리값이 다수이면 제2논리값을 다수로 판정한다. 제1판정부(210) 및 제2판정부(220)의 다수 판정 결과가 다른 경우 제1논리값 및 제2논리값 중 어느 하나의 논리값을 출력할 수 있다(어떤 논리값을 출력해도 무방함). 제1판정부(210)와 제2판정부(220)의 판정 결과가 다른 경우는 짝수 비트 데이터(D<0:7>)의 하이 비트의 개수와 로우 비트의 개수가 동일하고, 제1비트(D<7>)와 제2비트(D<6>)의 논리값이 다른 경우이다. 이러한 경우 결과 조합부(230)는 로우 또는 하이 중 미리 결정된 하나의 논리값을 출력한다.
결과 조합부(230)는 제1판정결과(RES1, 제2노드(NO2)의 전압에 대응함) 및 제2판정결과(RES2, 제4노드(NO4)의 전압에 대응함)을 입력으로 하고, 출력이 결과 조합부(230)의 판정 결과에 대응하는 논리 게이트를 포함하고, 논리 게이트는 앤드 게이트(AND)일 수 있다. 결과 조합부(230)가 앤드 게이트(AND)인 경우 짝수 비트 데이터(D<0:7>)에서 하이가 다수이면 결과 조합부(230)는 하이를 출력하고, 짝수 비트 데이터(D<0:7>)에서 로우가 다수이거나 하이 비트의 개수와 로우 비트의 개수가 동일한 경우 로우를 출력한다.
본 발명에 따른 다수 판정 회로는 홀수 비트 데이터의 다수를 판정하는 판정부들의 다수 판정 결과를 조합하여 최종 다수 판정을 수행한다. 각 판정부는 홀수 비트 데이터의 다수를 판정하므로 하이 비트의 개수와 로우 비트의 개수가 동일한 경우가 없어 더미 트랜지스터를 포함할 필요가 없고 따라서 노이즈에 의해 발생하는 오류를 줄일 수 있다. 또한 2개의 판정부가 각각 다른 비트를 제외하고 판정하므로 일부 비트에 오류가 발생해도 제대로된 판정을 내릴 수 있다.
예를 짝수 비트 데이터(D<0:7>)의 값이 다음과 같고, 'D<3>'가 오류로 인해 반전되었다고 하자. [표 1]에는 이러한 경우 다수 판정 회로의 동작을 설명하기 위한 것이다.
D<7> D<6> D<5> D<4> D<3> D<2> D<1> D<0> 제1판정부 제2판정부 결과 조합부
정상 L H L L L H H L L L L
노이즈 L H L L H H H L H L L
'D<3>'에 오류가 발생한 경우 제1판정부(210)는 'D<7>'를 제외하고 판정하여 'H'(하이)로 잘못된 판정을 내리지만 제2판정부(220)는 'D<6>'를 제외하고 판정하여 'L'(로우)로 정확한 판정을 내리고, 결과 조합부(230)는 두 결과를 조합하여 'L'로 제대로 된 판정을 내린다.
도 2에서는 2개의 판정부의 다수 판정 결과를 조합하여 최종 다수 판정을 내리는 경우에 대해서 설명하였으나 서로 다른 비트를 제외한 3개 이상의 다수 판정부의 판정 결과를 조합하여 최종 다수 판정을 내릴 수 있다. 이 경우 다수 판정의 정확도가 높아질 수 있다.
도 3은 본 발명의 일실시예에 따른 다수 판정 회로를 설명하기 위한 순서도이다.
도 3에 도시된 바와 같이, 다수 판정 방법은 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정 단계(S310), 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제2판정 단계(S320) 및 제1판정 단계(S310)의 판정 결과 및 제2판정 단계(S320)의 판정 결과에 응답하여 짝수 비트 데이터(D<0:7>)의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합 단계(S330)를 포함한다.
도 2 및 도 3을 참조하여 다수 판정 방법에 대해 설명한다.
제1판정 단계(S310)는 짝수 비트 데이터 중 제1비트를 제외한 제1홀수 비트 데이터 및 제1홀수 비트 데이터를 반전한 제1반전 데이터에 응답하여 제1홀수 비트 데이터의 하나 이상의 비트 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정한다.
제2판정 단계(S320)는 짝수 비트 데이터 중 제2비트를 제외한 제2홀수 비트 데이터 및 제2홀수 비트 데이터를 반전한 제2반전 데이터에 응답하여 제2홀수 비트 데이터의 하나 이상의 비트 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정한다.
결과 조합 단계(S330)는 제1판정 단계(S310)의 판정 결과 제1논리값이 다수이고 제2판정 단계(S320)의 판정 결과 제1논리값이 다수이면 제1논리값을 다수로 판정하고, 제1판정 단계(S310)의 판정 결과 제1논리값이 다수이고 제2판정 단계(S320)의 판정 결과 제1논리값이 다수이면 제1논리값을 다수로 판정한다. 제1판정 단계(S310)의 판정 결과 및 제2판정 단계(S320)의 판정 결과가 다르면 제1논리값 및 제2논리값 중 소정의 논리값을 출력할 수 있다.
제1판정 단계(S310)는 도 2의 제1판정부(210)에 의해 수행되고, 제2판정 단계(S320)는 도 2의 제2판정부(220)에 의해 수행되고, 결과 조합 단계(S330)는 도 2의 결과 조합부(230)에 의해 수행된다. 각 단계의 수행방법은 도 2의 설명에서 상술한 바와 같다. 제1판정 단계(S310) 및 제2판정 단계(S320)는 순차로 수행되거나 동시에 수행될 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도이다.
도 4에 도시된 바와 같이, 반도체 장치는 다수의 제1데이터 라인(L1<0:7>) 다수의 제2데이터 라인(L2<0:7>), 다수의 제1데이터 라인(L1<0:7>)으로 전달된 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정한 제1판정 결과(RES1) 및 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정한 제2판정 결과(RES2)를 조합하여 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중에서 제1논리값을 가지는 비트의 개수와 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 다수 판정부(410) 및 다수 판정부(410)의 판정 결과(RES)에 응답하여 제1데이터 라인(L1<0:7>)의 짝수 비트 데이터(D<0:7>)를 비반전하거나 반전하여 다수의 제2데이터 라인(L2<0:7>)으로 전달하는 데이터 전달부(420)를 포함한다.
도 4를 참조하여 반도체 장치에 대해 설명한다.
반도체 장치는 상술한 DBI기능을 수행하는 회로 일 수 있다. 반도체 장치는 다수의 제1데이터 라인(L1<0:7>)으로 전달된 짝수 비트 데이터(D<0:7>)의 다수의 비트(D<0> - D<7>) 중 하이 또는 로우를 갖는 데이터의 수가 다수이면 짝수 비트 데이터(D<0:7>)를 반전시켜 다수의 제2데이터 라인(L2<0:7>)으로 전송하고, 그렇지 않으면 짝수 비트 데이터(D<0:7>)를 반전시키지 않고 전송함으로써, 출력 데이터의 스위칭 횟수를 최소화하여 데이터 처리속도를 향상시킨다. 여기서 반전 여부는 설계에 따라 달라질 수 있다.
예를 들어 다수의 제2데이터 라인(L2<0:7>)의 데이터가 로우인 비트가 다수가 되도록 설계된 경우 짝수 비트 데이터(D<0:7>)에서 로우가 다수이면 짝수 비트 데이터(D<0:7>)를 반전하지 않고 전달하고, 하이가 다수이면 짝수 비트 데이터(D<0:7>)를 반전하여 전달한다. 반대로 다수의 제2데이터 라인(L2<0:7>)의 데이터가 하이인 비트가 다수가 되도록 설계된 경우 짝수 비트 데이터(D<0:7>)에서 하이가 다수이면 짝수 비트 데이터(D<0:7>)를 반전하지 않고 전달하고, 로우가 다수이면 짝수 비트 데이터(D<0:7>)를 반전하여 전달한다. 짝수 비트 데이터(D<0:7>)에서 하이 비트의 개수와 로우 비트의 개수가 동일한 경우 반전 또는 비반전하여 전달할 수 있다.
다수 판정부(410)의 구성 및 동작은 도 2의 설명에서 상술한 다수 판정 회로의 구성 및 동작과 동일하다. 다수 판정부(410)는 도 2의 설명에서 상술한 바와 같이 다수 판정을 수행하고 그 결과를 데이터 전달부(420)로 전달한다.
데이터 전달부(420)는 다수 판정부(410)의 다수 판정 결과(RES)에 따라 다수의 제1데이터 라인(L1<0:7>)으로 전달된 짝수 비트 데이터(D<0:7>)를 반전 또는 비반전하여 다수의 제2데이터 라인(L2<0:7>)으로 전달한다. 이때 제1데이터 라인(L1<0:7>)으로 전달된 짝수 비트 데이터(D<0:7>)를 다수 판정부(410)가 다수 판정 동작을 수행하는데 걸리는 시간만큼 지연시킨다.
이러한 동작을 위해 데이터 전달부(420)는 다수의 제1데이터 라인(L1<0:7>)의 짝수 비트 데이터(D<0:7>)를 다수 판정부(410)가 다수 판정 동작을 수행하는데 걸리는 시간만큼 지연시켜 출력하는 지연부(421) 및 다수 판정부(410)의 판정 결과(RES)에 응답하여 지연부(421)의 출력 및 지연부의 출력(D_DEL<0:7>)을 반전한 반전 출력(DB_DEL<0:7>) 중 하나를 선택하여 다수의 제2데이터 라인(L2<0:7>)으로 전달하는 선택부(422)를 포함한다. 이때 다수의 제1데이터 라인(L1<0:7>)의 데이터를 지연시키는 이유는 다수의 제1데이터 라인(L1<0:7>)을 통해 선택부(422)로 전달되는 데이터와 이 데이터의 다수 판정 결과가 동일한 시점에 선택부(422)에 도달하도록 하기 위함이다.
본 발명에 따른 반도체 장치는 도 2의 다수 판정 회로를 사용하여 정확한 DBI 동작을 수행할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (18)

  1. 짝수개의 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정부;
    상기 짝수개의 비트 데이터의 다수의 비트 중 제2비트를 제외한 나머지 비트들 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하되, 상기 제2비트는 상기 제1비트가 아닌 하나의 비트인 제2판정부; 및
    상기 제1판정부의 판정 결과와 상기 제2판정부의 판정 결과에 응답하여 상기 짝수개의 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합부
    를 포함하는 다수 판정 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1판정부는
    상기 짝수개의 비트 데이터 중 상기 제1비트를 제외한 제1홀수 비트 데이터 및 상기 제1홀수 비트 데이터를 반전한 제1반전 데이터에 응답하여 상기 제1홀수 비트 데이터의 하나 이상의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하고,
    상기 제2판정부는
    상기 짝수개의 비트 데이터 중 상기 제2비트를 제외한 제2홀수 비트 데이터 및 상기 제2홀수 비트 데이터를 반전한 제2반전 데이터에 응답하여 상기 제2홀수 비트 데이터의 하나 이상의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 다수 판정 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 결과 조합부는
    상기 제1판정부의 판정 결과 상기 제1논리값이 다수이고 상기 제2판정부의 판정 결과 상기 제1논리값이 다수이면 상기 제1논리값을 다수로 판정하고, 상기 제1판정부의 판정 결과 상기 제1논리값이 다수이고 상기 제2판정부의 판정 결과 상기 제1논리값이 다수이면 상기 제1논리값을 다수로 판정하는 다수 판정 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 제1판정부는
    상기 제1논리값이 다수이면 상기 제1논리값을 출력하고 상기 제2논리값이 다수이면 상기 제2논리값을 출력하고,
    상기 제2판정부는
    상기 제1논리값이 다수이면 상기 제1논리값을 출력하고 상기 제2논리값이 다수이면 상기 제2논리값을 출력하고,
    상기 결과 조합부는
    상기 제1판정부의 출력이 상기 제1논리값 및 상기 제2논리값 중 하나이고 상기 제2판정부의 출력이 상기 제1논리값 및 상기 제2논리값 중 상기 제1판정부의 출력과 다른 값인 경우 상기 제1논리값 및 상기 제2논리값 중 하나를 출력하는 다수 판정 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1판정부의 내부에 흐르는 전류는 상기 제1홀수 비트 데이터의 값에 따라 결정되고, 상기 제2판정부의 내부에 흐르는 전류는 상기 제2홀수 비트 데이터의 값에 따라 결정되는 다수 판정 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제1판정부는
    제1노드의 전압에 응답하여 상기 제1노드에 전류를 소싱하는 제1전류 소싱부;
    상기 제1노드의 전압에 응답하여 제2노드에 전류를 소싱하는 제2전류 소싱부;
    상기 제1홀수 비트 데이터에 의해 결정되는 양의 전류를 상기 제1노드로부터 싱킹하는 제1전류 싱킹부; 및
    상기 제1반전 데이터에 의해 결정되는 양의 전류를 상기 제2노드로부터 싱킹하는 제2전류 싱킹부를 포함하고,
    상기 제2노드의 전압은 상기 제1판정부의 판정 결과에 대응하는 다수 판정 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 제1전류 소싱부는
    일단이 상기 제1노드에 연결되고 타단에 전원전압이 인가되고 상기 제1노드의 전압에 응답하여 온/오프되는 제1트랜지스터를 포함하고,
    상기 제2전류 소싱부는
    일단이 상기 제2노드에 연결되고 타단에 전원전압이 인가되고 상기 제1노드의 전압에 응답하여 온/오프되는 제2트랜지스터를 포함하고,
    상기 제1전류 싱킹부는
    일단이 상기 제1노드에 연결되고 타단이 제1공통노드에 연결되고 상기 제1홀수 비트 데이터의 하나 이상의 비트 각각에 응답하여 온/오프되는 하나 이상의 제3트랜지스터를 포함하고,
    상기 제2전류 싱킹부는
    일단이 상기 제2노드에 연결되고 타단이 상기 제1공통노드에 연결되고 상기 제1반전 데이터의 하나 이상의 비트 각각에 응답하여 온/오프되는 하나 이상의 제4트랜지스터를 포함하는 다수 판정 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제2판정부는
    제3노드의 전압에 응답하여 상기 제3노드에 전류를 소싱하는 제3전류 소싱부;
    상기 제3노드의 전압에 응답하여 제4노드에 전류를 소싱하는 제4전류 소싱부;
    상기 제2홀수 비트 데이터에 의해 결정되는 양의 전류를 상기 제3노드로부터 싱킹하는 제3전류 싱킹부; 및
    상기 제2반전 데이터에 의해 결정되는 양의 전류를 상기 제4노드로부터 싱킹하는 제4전류 싱킹부를 포함하고,
    상기 제4노드의 전압은 상기 제2판정부의 판정 결과에 대응하는 다수 판정 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제3전류 소싱부는
    일단이 상기 제3노드에 연결되고 타단에 전원전압이 인가되고 상기 제3노드의 전압에 응답하여 온/오프되는 제5트랜지스터를 포함하고,
    상기 제4전류 소싱부는
    일단이 상기 제4노드에 연결되고 타단에 전원전압이 인가되고 상기 제3노드의 전압에 응답하여 온/오프되는 제6트랜지스터를 포함하고,
    상기 제3전류 싱킹부는
    일단이 상기 제3노드에 연결되고 타단이 제2공통노드에 연결되고 상기 제2홀수 비트 데이터의 하나 이상의 비트 각각에 응답하여 온/오프되는 하나 이상의 제7트랜지스터를 포함하고,
    상기 제4전류 싱킹부는
    일단이 상기 제4노드에 연결되고 타단이 상기 제2공통노드에 연결되고 상기 제2반전 데이터의 하나 이상의 비트 각각에 응답하여 온/오프되는 하나 이상의 제8트랜지스터를 포함하는 다수 판정 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 결과 조합부는
    상기 제2노드의 전압 및 상기 제4노드의 전압을 입력으로 하고, 출력이 상기 결과 조합부의 판정 결과에 대응하는 논리 게이트를 포함하고, 상기 논리 게이트는 낸드 게이트인 다수 판정 회로.
  11. 짝수개의 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 제1판정 단계;
    짝수개의 비트 데이터의 다수의 비트 중 제2비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정하되, 상기 제2비트는 상기 제1비트가 아닌 하나의 비트인 제2판정 단계; 및
    상기 제1판정 단계의 판정 결과 및 상기 제2판정 단계의 판정 결과에 응답하여 상기 짝수개 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합 단계
    를 포함하는 다수 판정 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 제1판정 단계는
    상기 짝수개의 비트 데이터 중 상기 제1비트를 제외한 제1홀수 비트 데이터 및 상기 제1홀수 비트 데이터를 반전한 제1반전 데이터에 응답하여 상기 제1홀수 비트 데이터의 하나 이상의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하고,
    상기 제2판정 단계는
    상기 짝수개의 비트 데이터 중 상기 제2비트를 제외한 제2홀수 비트 데이터 및 상기 제2홀수 비트 데이터를 반전한 제2반전 데이터에 응답하여 상기 제2홀수 비트 데이터의 하나 이상의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 다수 판정 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 결과 조합 단계는
    상기 제1판정 단계의 판정 결과 상기 제1논리값이 다수이고 상기 제2판정 단계의 판정 결과 상기 제1논리값이 다수이면 상기 제1논리값을 다수로 판정하고, 상기 제1판정 단계의 판정 결과 상기 제1논리값이 다수이고 상기 제2판정 단계의 판정 결과 상기 제1논리값이 다수이면 상기 제1논리값을 다수로 판정하는 다수 판정 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제1판정 단계는
    상기 제1논리값이 다수이면 상기 제1논리값을 출력하고 상기 제2논리값이 다수이면 상기 제2논리값을 출력하고,
    상기 제2판정 단계는
    상기 제1논리값이 다수이면 상기 제1논리값을 출력하고 상기 제2논리값이 다수이면 상기 제2논리값을 출력하고,
    상기 결과 조합 단계는
    상기 제1판정 단계의 출력이 상기 제1논리값 및 상기 제2논리값 중 하나이고 상기 제2판정 단계의 출력이 상기 제1논리값 및 상기 제2논리값 중 상기 제1판정 단계의 출력과 다른 값인 경우 상기 제1논리값 및 상기 제2논리값 중 하나를 출력하는 다수 판정 방법.
  15. 다수의 제1데이터 라인;
    다수의 제2데이터 라인;
    상기 다수의 제1데이터 라인으로 전달된 짝수개의 비트 데이터의 다수의 비트 중 제1비트를 제외한 나머지 비트들 중에서 제1논리값을 가지는 비트의 개수와 상기 제1논리값과 다른 제2논리값을 가지는 비트의 개수 중 다수를 판정한 제1판정 결과 및 상기 짝수개의 비트 데이터의 다수의 비트 중 상기 제1비트가 아닌 제2비트를 제외한 나머지 비트들 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정한 제2판정 결과를 조합하여 상기 짝수개의 비트 데이터의 다수의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 다수 판정부; 및
    상기 다수 판정부의 판정 결과에 응답하여 상기 제1데이터 라인의 상기 짝수개의 비트 데이터를 비반전하거나 반전하여 상기 다수의 제2데이터 라인으로 전달하는 데이터 전달부
    를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 데이터 전달부는
    상기 제1데이터 라인의 상기 짝수개의 비트 데이터를 상기 다수 판정부가 다수 판정 동작을 수행하는데 걸리는 시간만큼 지연시키는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 다수 판정부는
    상기 짝수개의 비트 데이터 중 상기 제1비트를 제외한 제1홀수 비트 데이터 및 상기 제1홀수 비트 데이터를 반전한 제1반전 데이터에 응답하여 상기 제1홀수 비트 데이터의 하나 이상의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하여 제1다수 판정 결과를 생성하는 제1판정부;
    상기 짝수개의 비트 데이터 중 상기 제2비트를 제외한 제2홀수 비트 데이터 및 상기 제2홀수 비트 데이터를 반전한 제2반전 데이터에 응답하여 상기 제2홀수 비트 데이터의 하나 이상의 비트 중에서 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하여 제2다수 판정 결과를 생성하는 제2판정부; 및
    상기 제1판정 결과와 상기 제2판정 결과에 응답하여 상기 짝수개의 비트 데이터의 다수의 비트 중 상기 제1논리값을 가지는 비트의 개수와 상기 제2논리값을 가지는 비트의 개수 중 다수를 판정하는 결과 조합부
    를 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 데이터 전달부는
    상기 다수의 제1데이터 라인의 상기 짝수개의 비트 데이터를 상기 다수 판정부가 다수 판정 동작을 수행하는데 걸리는 시간만큼 지연시켜 출력하는 지연부; 및
    상기 다수 판정부의 판정 결과에 응답하여 상기 지연부의 출력 및 상기 지연부의 출력을 반전한 반전 출력 중 하나를 선택하여 상기 다수의 제2데이터 라인으로 전달하는 선택부
    를 포함하는 반도체 장치.
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