CN110809798B - 用于ddr5存储器装置中数据路径功率节省的系统及方法 - Google Patents

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Abstract

本发明揭示一种存储器装置，其包含具有数据总线的数据路径。所述存储器装置进一步包含：第一单热通信接口，其通信地耦合到所述数据总线；及第二单热通信接口，其通信地耦合到所述数据总线。所述存储器装置额外地包含：至少一个存储器库；及输入/输出I/O接口，其经由所述第一单热通信接口及所述第二单热通信接口通信地耦合到所述至少一个存储器库，其中所述第一单热通信接口经配置以将由所述I/O接口接收的第一数据模式转换成经由所述数据总线传输到所述第二单热通信接口的单热信号，且其中所述第二单热通信接口经配置以将所述单热信号转换成所述第一数据模式以存储于所述至少一个存储器库中。

Description

用于DDR5存储器装置中数据路径功率节省的系统及方法
技术领域
本发明涉及用于存储器装置的电路，且更明确来说，涉及可在存储器装置(例如第五代双倍数据率(DDR5)存储器装置)的数据路径中使用的用于功率节省的系统及方法。
背景技术
随机存取存储器(RAM)装置(例如可在电装置中采用以提供数据处理及/或存储的装置)可提供对存储于装置的存储器电路中的可寻址数据的直接可用性。某些RAM装置(例如同步动态RAM(SDRAM)装置)可例如具有具许多可寻址存储器元件的多个存储器库。RAM装置还可具有通信接口，其可接收地址、用于可与所述地址相关联的操作的指令(例如，读取、写入等)及与指令相关联的数据。通信电路可处理数据及地址以存取对应存储器库。通信线(例如数据传输线或路径)可用以将数据递送到存储器库且从存储器库检索数据。例如，RAM装置可基于通过数据传输线传达的数据模式消耗不同功率电平。降低RAM装置中的功率消耗将是有利的。
本发明的实施例可针对上文阐述的问题中的一或多者。
附图说明
在阅读以下详细描述且参考图式时可更好理解本发明的各种方面，在图式中：
图1是说明根据实施例说明存储器装置的组织且可受益于经改进功率消耗的框图；
图2是说明适于降低图1中展示的存储器装置的功率消耗的数据路径架构的实施例的框图；
图3是描绘适于将数据从图1中展示的存储器装置的单热(one-hot)通信接口传输到存储器库的写入过程的实施例的图；
图4是描绘适于将数据从图1展示的存储器装置的存储器库传输到单热通信接口的读取过程的实施例的图；及
图5是说明用于经由单热信号从图1的存储器装置的存储器库读取数据/或将数据写入到图1的存储器装置的存储器库的过程的实施例的流程图。
具体实施方式
下文将描述一或多个特定实施例。为提供这些实施例的简洁描述，本说明书中并未描述实际实施方案的全部特征。应明白，如在任何工程或设计项目中，在任何此实际实施方案的开发过程中，必须作出许多实施方案特定决策以实现可能随实施方案变化的开发者的特定目标，例如符合系统相关及业务相关约束。此外，应明白，此开发工作可为复杂的且耗时的，但对于受益于本发明的所属领域的一般技术人员来说，仍将为常规设计、制作及制造任务。
许多电装置可包含耦合到处理电路的随机存取存储器(RAM)存储器装置，且所述存储器装置可提供数据存储以进行处理。RAM装置的实例包含可电子地存储个别位的动态RAM(DRAM)装置及同步DRAM(SDRAM)装置。可将经存储位组织成可存储于存储器库中的可寻址存储器元件(例如，字)。为接收且传输位，RAM装置可包含特定数据通信电路以及用于保存且检索来自存储器库的位的通信线。在操作中，某些数据模式可在通信期间使用更多功率。例如，与具有较少转变的数据模式相比，具有从二进制‘1’位(例如，呈第一电压的位)到二进制‘0’位(例如，呈第二电压的位)的更多转变(或反之亦然)的数据模式可使用更多功率。此外，某些存储器装置(例如DDR5 SDRAM)可包含数据中继器及其它电路以使数据沿在较大裸片大小中可发现的数据路径“移动”，而增大具有更多转变的某些数据模式的功率消耗。
本文中描述的技术可减少传输线或数据路径上的转变次数(例如，从较低位‘0’电压转变到较高位‘1’，或反之亦然)以节省功率消耗。在本文中描述的技术的特定实施例中，所消耗功率可与传达到存储器装置的数据模式无关。在使用16位数据总线的存储器装置(例如DDR5 SDRAM装置)的特定实施例中，可使用四倍泵送并行化电路来将16位数据总线减少为4个半字节的相分离集，其中每一半字节包含4个数据位。可对每一半字节进行二进制解码以产生具有仅一个二进制‘1’位的“单热”16位数据模式，因此将16位数据总线减少为4个半字节的相分离集。使用单热技术，可将第一组N个位解码成第二组2N个位，其中第二组2N个位含有单个‘1’且将剩余位皆设置为‘0’，因此命名为“单热”。接着，可经由特定数据传输电路(例如，传输线、数据信道电路、多路复用器、驱动器、中继器，等等)将单热数据模式发送为信号。因为以减少数目的二进制‘1’位(例如，每半字节单个二进制‘1’位)传输数据，所以转变次数减少，而导致功率节省。事实上，在16位数据总线中，最坏情况可包含至多8次转变。
现转向图，图1是说明存储器装置10的某些特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为第五代双倍数据率同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5SDRAM的各种特征允许降低的功率消耗降低、较大带宽及较大存储容量。
存储器装置10可包含若干存储器库12。存储器库12可为例如DDR5 SDRAM存储器库。存储器库12可提供于布置于双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。将明白，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有若干存储器库12的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR5，存储器库12可进一步经布置以形成库群组。例如，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。对于16Gb DDR5 SDRAM，存储器芯片可包含例如布置成8个库群组的32个存储器库12，每一库群组包含4个存储器库。可取决于总体系统的应用及设计而利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)的处理电路(例如处理器或控制器)的若干信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以有利于传输且接收待写入到存储器装置10或待从存储器装置10读取的数据。
将明白，命令接口14可包含若干电路(例如时钟输入电路18及命令地址输入电路20)以例如确保对信号15的适当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据率(DDR)存储器利用系统时钟信号的差分对，在本文中称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘指上升的真实时钟信号Clk_t/与下降的互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降的真实时钟信号Clk_t与互补时钟信号Clk_c的上升的转变。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)，且在正时钟边缘及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。可将内部时钟信号CLK经由时钟路径54供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于经接收内部时钟信号CLK产生相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK经供应到I/O接口16且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK还可提供到存储器装置10内的各种其它组件且可用以产生各种额外内部时钟信号。例如，可将内部时钟信号CLK提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经由总线36将命令信号提供到DLL电路30以协调产生相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK可用以通过I/O接口16时控数据。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、启动命令等)，且经由总线路径40提供对与命令对应的特定存储器库12的存取。将明白，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以有利于存取存储器库12。在一个实施例中，每一存储器库12包含库控件22，库控件22提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)以有利于执行到及来自存储器库12的命令。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作(例如读取命令及写入命令)。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/及Clk_c)时控到命令接口14的命令/地址信号。命令接口可包含命令地址输入电路20，其经配置以例如通过命令解码器32接收及传输命令以提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。在CA<13:0>总线上用命令编码对存储器装置10内的特定库12的存取。
另外，命令接口14可经配置以接收若干其它命令信号。例如，可提供片内终结(ondie termination)命令/地址(CA_ODT)信号以有利于存储器装置10内的适当阻抗匹配。可例如在通电期间使用复位命令(RESET_n)来复位命令接口14、状态寄存器、状态机及类似者。命令接口14还可接收命令/地址反转(CAI)信号，所述CAI信号可经提供以例如取决于用于特定存储器装置10的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>反转。还可提供镜像(MIR)信号(mirror signal)以有利于镜像功能。基于特定应用中的多个存储器装置的配置，可使用MIR信号来多路复用信号使得可将其交换以启用信号到存储器装置10的特定路由。还可提供有利于测试存储器装置10的各种信号，例如测试启用(TEN)信号。例如，可使用TEN信号来将存储器装置10置于用于连接性测试的测试模式中。
命令接口14还可用以针对可侦测的特定误差将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果侦测到循环冗余校验(CRC)误差，那么可从存储器装置10传输警报信号(ALERT_n)。还可产生其它警报信号。此外，在某些操作(例如使用TEN信号执行的连接性测试模式，如上文描述)期间，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可用作输入引脚。
利用上文论述的命令及时控信号，借助于通过I/O接口16传输及接收数据信号44，可将用于读取及写入命令的数据发送到存储器装置10及从存储器装置10发送数据。更明确来说，可经由数据路径46将数据发送到存储器库12或从存储器库12检索数据，数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收数据I/O信号(通常称为DQ信号)。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将I/O信号划分为高字节及低字节。例如，对于x16存储器装置，I/O信号可划分为例如对应于数据信号的高字节及低字节的高I/O信号及低I/O信号(例如，DQ<15:8>及DQ<7:0>)。
如上文描述，存储器库12可存储经由I/O接口16传达的数据。为进一步降低功率消耗，I/O接口16可包含单热通信接口50，其适于例如解码/编码I/O信号(例如，DQ<15:8>及DQ<7:0>)以经由数据路径46传输为单热信号。一或多个对应单热通信接口52还可安置于例如库控件22中，且用于将单热信号解码/编码成接着可存储及/或从存储器库12检索的数据。例如，在将输入数据传输到存储器库12中的一者中以供存储期间，单热通信接口50可将输入信号转换成每16位字具有单个‘1’位的单热信号。接着，可经由数据路径46将单热信号传达到单热通信接口52，单通热通信接口52接着将单热信号转换成数据以存储于所要存储器库12中。
同样地，对于从所要存储器库12检索的输出数据，单热通信接口52可将数据转换成单热信号，接着可经由数据路径46将所述单热信号传输到单热通信接口50中。接着，单热通信接口50可将单热信号转换成输出数据以经由I/O接口16输出。如先前所述，单热信号包含每数据模式(例如，每半字节、每16位字节，等等)单个二进制‘1’位。经由单热通信接口50、52传达的单热信号可包含具有0与1之间的较少转变的数据模式，因此降低由存储器装置10消耗的功率。事实上，所消耗功率可与经由I/O接口16传达的数据模式无关。应注意，虽然单热通信接口52被描绘为包含于库控件22中，但单热通信接口52可包含于数据路径46中或在每一传输线的末端附近。同样地，单热通信接口50可包含于与单热通信接口52相对的末端附近，或在数据路径46中。
为允许存储器装置10内的较高数据率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号(通常称为DQS信号)。通过发送数据的外部处理器或控制器(例如，针对写入命令)或通过存储器装置10(例如，针对读取命令)驱动DQS信号。针对读取命令，DQS信号实际上为具有预定模式的额外数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以捕获对应输入数据。正如时钟信号(Clk_t/及Clk_c)，可将数据选通(DQS)信号提供为数据选通信号(DQS_t/及DQS_c)的差分对以在读取及写入期间提供差分对信令。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将DQS信号的差分对划分为对应于发送到存储器装置10及从存储器装置10发送的数据的高字节及低字节的高数据选通信号及低数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
还可通过I/O接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可提供到参考引脚且用以通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器而调谐输出驱动器及ODT值。因为PVT特性可影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准为已知值。将明白，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整I/O引脚的内部ODT及驱动强度的参考。
另外，可通过I/O接口16将回送信号(LOOPBACK)提供到存储器装置10。可在测试或除错阶段期间使用回送信号来将存储器装置10设置为其中通过存储器装置10通过相同引脚回送信号的模式。例如，可使用回送信号来设置存储器装置10以测试存储器装置10的数据输出(DQ)。回送可包含数据及选通两者或可能仅为数据引脚。此通常希望用于监控由存储器装置10在I/O接口16处捕获的数据。
将明白，各种其它组件(例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义各种可编程操作模式及配置)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)还可并入到存储器系统10中。因此，应了解，图1中的框图仅经提供以突出存储器装置10的某些功能特征以辅助后续详细描述。
现转向图2，其展示说明适于降低存储器装置10的功率消耗的数据路径架构60的实施例的框图。因为所述图描绘与图1中找到的元件相同的元件，所以用相同元件符号说明相同元件。在所描绘实施例中，DQ垫62可用以将I/O信号(例如，图1中展示的DQ<15:8>及DQ<7:0>)传达到外部装置，例如处理器、现场可编程门阵列(FPGA)等。经由DQ垫62传达的数据可由单热通信接口50转换以通过数据路径46传输或接收为单热信号。数据路径46还被展示为通信地耦合到安置为库控件22的部分的单热通信接口52中的一或多者。DQ垫62可包含于I/O接口16中或通信地连接到I/O接口16。
在所描绘实施例中，数据路径46包含经由中继器66彼此通信地耦合的两个数据结64。数据结64可在数据传输期间经由数据路径46将数据引入/引出存储器库12。因此，每一数据结64可包含适于数据分配的多个系统，例如所展示的多路复用器68、驱动器70、保持器72以及其它系统74。
中继器66可用以例如通过使信号升压以将数据从一个数据结64转发到另一数据结64而跨越裸片中的较长距离。因此，所传达数据可遍历数据路径46的一或多个传输线76而到存储器库12中或离开存储器库12。在操作期间，在二进制‘1’位与二进制‘0’位之间转变可使用功率，例如中继器66、多路复用器68、驱动器70、保持器72及其它系统74中的功率。因此，最小化1与0之间的转变次数(或反之亦然)的数据模式可最小化功率消耗，例如切换功率消耗、中继器功率消耗、耦合功率消耗，等等。本文中描述的技术可使用如下文更详细描述的特定数据模式转换技术来经由具有减少数目的高到低(例如，二进制‘1’到二进制‘0’)或低到高(例如，二进制‘0’到二进制‘1’)转变的数据模式进行通信。
例如且现转向图3，其说明适于将数据从单热通信接口50传输到存储器库12中的一者的写入过程100的实施例的框图。因为所述图包含与图1及2中找到的元件相同的元件，所以用相同元件符号描绘相同元件。在所描绘实施例中，可包含于DQ垫62中的数据输入缓冲器102可存储特定数据。例如，输入缓冲器102可存储一或多个字节(例如在其中传输线76是16位宽的情况中，16位字节)以递送到存储器库12。存储于输入缓冲器102中的数据可包含若干不同数据模式。例如，在输入缓冲器102存储16位数据的情况中，可能有216个数据模式。如先前所述，在数据信号往返于存储器库12时，具有许多转变的数据模式可导致较高功率消耗。为改进功率消耗，过程100可首先使用包含于单热通信接口50中的四倍泵送并行器电路104及四相时钟106来将输入缓冲器102数据转换成4个相分离数据半字节108。4个相分离数据半字节108中的每一者含有在原始数据模式中找到且存储于输入缓冲器102中的16个位的4个位。数据半字节108中的每一者可由四相时钟106彼此相分离(例如，时序分离)。
接着，过程100可使用单热解码器110(例如包含于单热通信接口50中的4位到16位单热解码器)来将4个相分离数据半字节108中的每一者从4个位转换成16个位。所述转换可使用如下文展示的解码表来转换数据108。更明确来说，表1展示解码成相应单热16位模式的全部可能4位数据模式(即，总共24个数据模式)，其中全部16位模式具有仅一个二进制‘1’位。应了解，可使用具有不同解码的其它单热解码表。
4位数据模式 经解码单热16位数据模式
0000 0000000000000001
0001 0000000000000010
0010 0000000000000100
0011 0000000000001000
0100 0000000000010000
0101 0000000000100000
0110 0000000001000000
0111 0000000010000000
1000 0000000100000000
1001 0000001000000000
1010 0000010000000000
1011 0000100000000000
1100 0001000000000000
1101 0010000000000000
1110 0100000000000000
1111 1000000000000000
表1-将4位数据解码成单热16位数据
在4位半字节108中的每一者到达单热解码器110时，单热解码器110可将数据108的4个位转换成单热16位数据模式，且接着经由传输线76传输单热16位数据模式。因此，现将传输线76转换成操作为16位单热数据总线。接着，单热16位数据可遍历到数据结64中的一或多者中，且还可通过传输线76遍历中继器66。接着，单热编码电路112(也可以被称为库逻辑编码器112)可接收单热信号(例如，4组相移16位传输(最坏情况))，且经由表1及4相时钟114编码单热信号以导出从输入缓冲器102传输的原始16位数据。接着，可将原始16位数据经由数据总线116传输并存储于适当存储器库12中。应了解，本文中描述的技术可用于各种宽度的数据总线中，例如8位、16位、32位、64位、128位或更大的数据总线。例如，对于32位总线，五倍泵送并行器可使用5相时钟来将5位数据发送到5位到32位单热解码器，且可经由32位单热编码器编码所得单热信号。还应注意，可使用多个数据路径而非时钟定相来例如并行地传输所得单热信号。
因为其涉及功率消耗，所以最好情况传输序列发生在无原始数据模式的位在写入之间切换之时，且最坏情况传输序列发生在原始数据模式的全部位在写入之间切换之时。然而，通过使用写入过程100，最坏情况的转变次数将为4，这是因为起因于原始数据模式的四相半字节将皆具有不同值且因此写入过程100将发送四个不同单热16位传输。如果四相半字节具有相同值，那么可在写入过程100中针对原始数据模式使用单个单热传输。然而，可最小化在1与0之间转变的总次数，因此改进功率消耗。
图4是适于经由单热信号从存储器库12读取数据且传输数据的读取过程150的框图。因为所述图包含与图1、2及3中找到的元件相同的元件，所以用相同元件符号描绘相同元件。在所描绘实施例中，存储器库12中的每一者可通信地耦合到可包含于单热通信接口52中的四倍泵送并行器152。类似于过程100，存储于存储器库12中的数据可包含若干不同数据模式，例如在存储器库12存储16位数据的情况中，216个数据模式。如先前所述，在数据信号往返于存储器库12时，具有许多转变的数据模式可导致较高功率消耗。为改进在存储器读数据传输期间的功率消耗，过程150可首先使用包含于单热通信接口52中的四倍泵送并行器电路152及四相时钟154来将存储器库12数据转换成4个相分离数据半字节156。4个相分离数据半字节156中的每一者含有来自存储于存储器库12中的原始数据模式的16个位的4个位，且可由四相时钟154相分离(例如，时序分离)。
接着，过程150可使用单热解码器158(例如包含于单热通信接口52中的4位到16位单热解码器)来将4个相分离数据半字节156中的每一者从4个位转换成16个位。所述转换可使用解码表(例如上文表1)来转换数据156。在4位半字节156中的每一者到达时，单热解码器158可将数据156的4个位转换成单热16位数据模式且接着经由传输线76传输单热16位数据模式。因此，传输线76现操作为16位单热数据总线。接着，单热16位数据可遍历到数据结64中的一者中，且还可通过传输线76遍历中继器66。接着，单热编码电路160(也可以被称为DQ垫编码器160)可接收单热信号(例如4组相移16位传输(最坏情况))，且经由表1及4相时钟162编码单热信号以导出从存储器库12传输的原始16位数据。接着，可将原始16位数据递送到经由DQ垫62连接的系统164(例如，处理器、FPGA，等等)。如先前所述，本文中描述的读取技术可用于各种宽度的数据总线中，例如8位、16位、32位、64位、128位或更大的数据总线。例如，对于32位总线，五倍泵送并行器可使用5相时钟来将5位数据发送到5位到32位单热解码器，且可经由32位单热编码器编码所得单热信号。还应注意，可使用多个数据路径而非时钟定相。
图5是适于经由单热信号从存储器库12读取数据及/或将数据写入到存储器库12的过程200的实施例的流程图。在所描述实施例中，过程200可首先从例如输入缓冲器102检索(框202)数据204以传输到存储器库12，或从存储器库12传输以传输到外部系统164。接着，可将数据204分区(框206)成分区数据208，例如经由相移将数据204各自分区成4个4位半字节。虽然相移被描述为一种用于分区数据的技术，但其它技术可包含将多个路径用于数据中的各个位。例如，各4位宽的4个传输线还可用以导出分区数据208。接着，可解码(框210)分区数据208且将其传输为单热信号212。
为解码(框210)分区数据208，可使用适于基于数据208导出单热位模式的单热表。所述表解码可经由多路复用器电路、定制电路及类似者实施，其可取分区数据208的位作为输入且输出单热信号212。接着，可例如经由数据总线(例如，总线76)、数据结64、中继器66等等将单热信号212从DQ垫62传输(框214)到存储器库12或反之亦然。
在传输的接收端，可编码(框216)单热信号212以导出原始数据204。例如，可经由适于将单热信号212转换成可包含多个二进制‘1’位的数据的电路施加经接收单热信号212的相移。接着，可在写入操作期间将所得原始数据204存储于存储器库12中，或在读取操作期间将所得原始数据204发送到外部系统164。
虽然本文中描述的实施例可具有各种修改及替代形式，但已在图式中以实例方式展示且在本文中详细描述特定实施例。然而，应了解，本发明并不希望限于所揭示的特定形式。而是，本发明将涵盖落入本发明中描述的如由以下所附权利要求书定义的技术及系统的精神及范围内的全部修改、等效物及替代物。

Claims (20)

1.一种存储器装置，其包括：
数据路径，其包括数据总线；
第一单热通信接口，其通信地耦合到所述数据总线；
至少一个存储器库，其包括通信地耦合到所述数据总线及相时钟(114，162)的库逻辑编码器电路(112，160)；及
输入/输出I/O接口，其经由所述第一单热通信接口及所述库逻辑编码器电路通信地耦合到所述至少一个存储器库，其中所述第一单热通信接口经配置以将由所述I/O接口接收的第一数据模式转换成经由所述数据总线传输到所述库逻辑编码器电路的单热信号，且其中所述库逻辑编码器电路经配置以将所述单热信号转换成所述第一数据模式以存储于所述至少一个存储器库中，其中所述第一单热通信接口包括经配置以将所述第一数据模式转换成一或多个相分离数据半字节的泵送并行器电路(104，152)，且其中所述库逻辑编码器电路经由所述相时钟将所述一或多个相分离数据半字节编码成所述第一数据模式。
2.根据权利要求1所述的存储器装置，其中所述一或多个相分离数据半字节包括已分区的时钟定相数据。
3.根据权利要求1所述的存储器装置，其中所述第一单热通信接口包括解码器电路，所述解码器电路经配置以接收所述一或多个相分离数据半字节且经配置以将所述一或多个相分离数据半字节解码成所述单热信号。
4.根据权利要求3所述的存储器装置，其中所述数据总线包括16位数据总线，其中所述泵送并行器电路包括四倍泵送并行器电路，所述四倍泵送并行器电路经配置以将所述第一数据模式转换成4个相分离数据半字节，且其中所述4个相分离数据半字节中的每一者包括4个位。
5.根据权利要求1所述的存储器装置，其中所述库逻辑编码器电路安置在所述存储器库的存储器库控制器中。
6.根据权利要求1所述的存储器装置，其中所述数据路径包括：第一数据结；第二数据结，其通信地耦合到所述至少一个存储器库；及中继器，其中所述第一数据结及所述第二数据结经由所述中继器彼此通信地耦合，且其中所述单热信号经配置以经由所述数据总线从所述第一单热通信接口传输到所述第一数据结、接着到所述中继器，且接着经由所述中继器传输到所述第二数据结以存储到所述至少一个存储器库中。
7.根据权利要求1所述的存储器装置，其中所述至少一个存储器库经配置以将存储于所述至少一个存储器库中的第二数据模式转换成传输到所述第一单热通信接口的第二单热信号，且其中所述第一单热通信接口经配置以将所述第二单热信号转换成所述第二数据模式以经由所述I/O接口传达到外部系统。
8.根据权利要求7所述的存储器装置，其中所述至少一个存储器库包括：第二泵送并行器电路，其经配置以将所述第二数据模式转换成一或多个相分离数据半字节；解码器电路，其经配置以接收所述一或多个相分离数据半字节且经配置以将所述一或多个相分离数据半字节解码成所述第二单热信号。
9.根据权利要求1所述的存储器装置，其包括第五代双倍数据率DDR5存储器装置，所述DDR5存储器装置具有所述数据路径、所述第一单热通信接口、所述库逻辑编码器电路、所述至少一个存储器库及所述I/O接口。
10.一种用于功率节省的方法，其包括：
在具有存储器库的存储器装置处接收写入命令，所述存储器库包括通信地耦合到数据总线及相时钟的库逻辑编码器电路；
经由所述存储器装置基于所述写入命令将待写入于所述存储器装置的所述存储器库中的第一数据模式转换成第一单热信号；
经由所述存储器装置的所述数据总线将所述第一单热信号传输到所述存储器装置的所述库逻辑编码器电路；
经由所述库逻辑编码器电路，通过基于多个半字节导出所述第一数据模式而将所述第一单热信号转换成所述第一数据模式，所述多个半字节通过分区所述第一数据模式而确定；及
将所述第一数据模式保存于所述存储器库中。
11.根据权利要求10所述的方法，其中分区所述第一数据模式包括基于数据总线宽度来确定所述多个半字节中的每一个半字节的比特数。
12.根据权利要求11所述的方法，其中经由所述存储器装置转换所述第一数据模式包括：基于单热信号解码表将所述多个半字节解码成所述第一单热信号。
13.根据权利要求10所述的方法，其中经由所述存储器装置的所述数据总线传输所述第一单热信号包括：使所述第一单热信号遍历所述存储器装置的数据结、所述存储器装置的中继器或其组合。
14.根据权利要求10所述的方法，其包括：
在所述存储器装置处接收读取命令；
经由所述存储器装置基于所述读取命令将待从所述存储器装置的所述存储器库读取的第二数据模式转换成第二单热信号；
经由所述存储器装置的所述数据总线从所述存储器装置的第一单热通信接口传输所述第二单热信号；
经由第二单热通信接口将所述第二单热信号转换成所述第二数据模式；及
将所述第二数据模式提供到所述存储器装置的输入/输出DQ垫。
15.根据权利要求14的方法，其中经由所述第二单热通信接口将所述第二单热信号转换成所述第二数据模式包括：经由单热信号解码器电路解码所述第二单热信号。
16.一种存储器装置，其包括：
第一单热通信接口，其包括：
第一泵送并行器电路，其经配置以通过分区第一数据模式将所述第一数据模式转换成一或多个相分离数据半字节；及
第一解码器电路，其经配置以接收所述一或多个相分离数据半字节且经配置以将所述一或多个相分离数据半字节解码成第一单热信号，其中所述第一单热通信接口经配置以经由数据总线传输所述第一单热信号以将所述第一数据模式存储于所述存储器装置的存储器库中；及
库逻辑编码器电路，其安置在所述存储器装置的所述存储器库中，且经由所述数据总线通信地耦合到所述第一单热通信接口，其中所述库逻辑编码器电路经由相时钟将所述一或多个相分离数据半字节编码成所述第一数据模式。
17.根据权利要求16所述的存储器装置，其包括：
第二单热通信接口，其安置在所述存储器库中且包括所述库逻辑编码器电路。
18.根据权利要求17所述的存储器装置，其中所述第二单热通信接口包括：
第二泵送并行器电路，其经配置以将存储于所述存储器库中的第二数据模式转换成一或多个第二相分离数据半字节；及
第二解码器电路，其经配置以接收所述一或多个第二相分离数据半字节且经配置以将所述一或多个第二相分离数据半字节解码成第二单热信号，其中所述第二单热通信接口经配置以经由所述数据总线将所述第二单热信号传输到所述存储器装置的输入/输出DQ垫。
19.根据权利要求18所述的存储器装置，其中所述第一单热通信接口包括第二编码器电路，所述第二编码器电路经配置以将所述第二单热信号转换成所述第二数据模式以将所述第二数据模式传输到所述DQ垫。
20.根据权利要求16所述的存储器装置，其包括第五代双倍数据率DDR5存储器装置，所述DDR5存储器装置具有所述第一单热通信接口。
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