CN113448782B - 存储器的测试方法、存储介质和计算机设备 - Google Patents

存储器的测试方法、存储介质和计算机设备 Download PDF

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Abstract

本公开提供了一种存储器的测试方法、存储介质和计算机设备。存储器的测试方法包括：获取需要写入多个芯片接口的目标测试式样，多个所述芯片接口与多个物理通信接口一一对应连接；确定与各所述物理通信接口的第一信息分别对应的所述芯片接口的第二信息，并将所述第一信息和所述第二信息作为对应连接信息；对所述对应连接信息进行重映射得到映射连接信息；根据所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的初始测试式样。本公开能够提高测试的准确性。

Description

存储器的测试方法、存储介质和计算机设备
技术领域
本公开涉及半导体技术领域，尤其涉及一种存储器的测试方法、存储介质和计算机设备。
背景技术
随着集成电路技术的快速发展，存储器引起了人们越来越多的关注。
存储器一般包括多个芯片接口，存储器控制器通过多个物理通信接口(PHY，Physical Interface)与存储器连接，且多个物理通信接口与存储器的多个芯片接口一一对应连接。在对存储器进行测试的过程中，需要通过存储器控制器准确控制写入芯片接口的测试式样。然而，在操作人员将所需式样写入物理通信接口后，由于物理通信接口和芯片接口之间的数据线因为线长等原因而出现重排(swizzle)的情况，常常无法在芯片接口写入所需的测试式样，增加了测试的难度。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种存储器的测试方法、存储介质和计算机设备，能够降低测试的难度。
根据本公开的一个方面，提供一种存储器的测试方法，所述存储器的测试方法包括：
获取需要写入多个芯片接口的目标测试式样，多个所述芯片接口与多个物理通信接口一一对应连接；
确定与各所述物理通信接口的第一信息分别对应的所述芯片接口的第二信息，并将所述第一信息和所述第二信息作为对应连接信息；
对所述对应连接信息进行重映射得到映射连接信息；
根据所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的初始测试式样。
在本公开的一种示例性实施例中，所述确定与各所述物理通信接口的第一信息分别对应的所述芯片接口的第二信息，包括：
将多个所述芯片接口连续编号，所述芯片接口的编号均为整数；
将多个所述物理通信接口连续编号，所述物理通信接口的编号均为整数；
确定与编号为第一字符的所述物理通信接口连接的所述芯片接口的编号，所述芯片接口的编号为第二字符，以得到所述第一字符和所述第二字符之间的对应关系，并作为所述对应连接信息。
在本公开的一种示例性实施例中，所述确定与编号为第一字符的所述物理通信接口连接的所述芯片接口的编号，所述芯片接口的编号为第二字符，包括：
向多个所述物理通信接口写入第一参考式样，所述第一参考式样指向编号为第一字符的所述物理通信接口；
获取多个所述芯片接口处输出的第二参考式样，所述第二参考式样为所述第一参考式样经传输后得到；
确定所述第二参考式样指向的所述芯片接口的编号，所述芯片接口的编号为第二字符。
在本公开的一种示例性实施例中，所述对所述对应连接信息进行重映射得到映射连接信息，包括：
基于所述对应连接信息，按照多个所述芯片接口的连续编号的顺序，重新排列各所述第二字符映射的第一字符作为第三字符，以生成第三信息；
将所述第一信息和所述第三信息作为映射连接信息。
在本公开的一种示例性实施例中，所述芯片接口的初始编号与所述物理通信接口的初始编号相等，根据所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的初始测试式样包括：
将所述目标测试式样以二进制表示，并将与编号为第一字符的所述物理通信接口对应的所述目标测试式样中的目标数进行左移运算，以获取中间数，其中，左移的位数等于所述映射连接信息中与所述第一字符对应的第三字符减去所述初始编号后的值；
将各所述中间数进行加法运算，得到需要写入所述物理通信接口的初始测试式样。
在本公开的一种示例性实施例中，所述将多个所述芯片接口连续编号包括：
将多个所述芯片接口从0开始连续编号；
所述将多个所述物理通信接口连续编号包括：
将多个所述物理通信接口从0开始连续编号。
在本公开的一种示例性实施例中，所述目标测试式样和所述初始测试式样均非二进制数，根据所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的初始测试式样包括：
将所述目标测试式样以二进制表示；
根据以二进制表示的所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的以二进制表示的初始测试式样。
在本公开的一种示例性实施例中，所述目标测试式样和所述初始测试式样均为十六进制数。
在本公开的一种示例性实施例中，在根据以二进制表示的所述目标测试式样与所述对应连接信息确定需要写入所述物理通信接口的以二进制表示的初始测试式样之后，所述存储器的测试方法还包括：
将以二进制表示的所述初始测试式样转换为以十六进制表示的所述初始测试式样。
在本公开的一种示例性实施例中，所述存储器为双倍速率同步动态随机存储器。
在本公开的一种示例性实施例中，所述目标测试式样和所述初始测试式样均为数据式样。
在本公开的一种示例性实施例中，所述目标测试式样和所述初始测试式样均为地址式样。
根据本公开的一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述任意一项所述方法的步骤。
根据本公开的一个方面，提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任意一项所述方法的步骤。
本公开的存储器的测试方法、存储介质和计算机设备，根据目标测试式样与映射连接信息确定需要写入物理通信接口的初始测试式样。由于该映射连接信息是由对应连接信息重映射得到，且该对应连接信息是通过确定与各物理通信接口的第一信息分别对应的芯片接口的第二信息获得，因此，在将确定的初始测试式样写入物理通信接口后，就能够在芯片接口写入测试所需要的目标侧试式样，从而降低了测试的难度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
通过参照附图来详细描述其示例性实施例，本公开的上述和其它特征及优点将变得更加明显。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施方式的测试方法的框架图；
图2为本公开实施方式的测试方法的流程图；
图3为本公开实施方式的测试方法中步骤S110的流程图；
图4为本公开实施方式的测试方法中步骤S120的流程图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多。在其它情况下，不详细示出或描述公知技术方案以避免模糊本公开的各方面。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”、“具有”以及“设有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本公开实施方式提供一种存储器的测试方法。该存储器包括多个芯片接口。该芯片接口可以为存储器的数据接口，但不限于此，该芯片接口还可以为存储器的地址接口。该存储器为可以双倍速率同步动态随机存储器(DDR SDRAM,Double Data Rate SynchronousDynamic Random Access Memory)，但本公开实施方式不限于此。如图1所示，存储器控制器10通过物理通信接口(PHY)20与存储器30连接，且多个物理通信接口20与存储器30的多个芯片接口通过命令地址信号线40和数据信号线50一一对应连接。存储器控制器10可通过命令地址信号线40向存储器30发送地址式样，当然，也可以通过数据信号线50向存储器30发送数据式样。
如图2所示，该存储器的测试方法可以包括步骤S100-步骤S130，其中：
步骤S100、获取需要写入多个芯片接口的目标测试式样，多个芯片接口与多个物理通信接口一一对应连接。
步骤S110、确定与各物理通信接口的第一信息分别对应的芯片接口的第二信息，并将第一信息和第二信息作为对应连接信息。
步骤S120、对对应连接信息进行重映射得到映射连接信息。
步骤S130、根据目标测试式样与映射连接信息确定需要写入物理通信接口的初始测试式样。
本公开实施方式的存储器的测试方法，根据目标测试式样与映射连接信息确定需要写入物理通信接口的初始测试式样。由于该映射连接信息是由对应连接信息重映射得到，且该对应连接信息是通过确定与各物理通信接口的第一信息分别对应的芯片接口的第二信息获得，因此，在将确定的初始测试式样写入物理通信接口后，就能够在芯片接口写入测试所需要的目标侧试式样，从而降低了测试的难度。
下面对本公开实施方式的存储器的测试方法的各步骤进行详细说明：
在步骤S100中，获取需要写入多个芯片接口的目标测试式样，多个芯片接口与多个物理通信接口一一对应连接。
该目标测试式样(pattern)可以为数据式样，即芯片接口为存储器的数据接口。当然，该目标测试式样也可以为地址式样，也就是说，该芯片接口为存储器的地址接口。在本公开一实施方式中，该目标测试样式非二进制数，例如，十六进制数，但本公开实施方式不限于此。在本公开其它实施方式中，该目标测试式样为二进制数。
在步骤S110中，确定与各物理通信接口的第一信息分别对应的芯片接口的第二信息，并将第一信息和第二信息作为对应连接信息。
本公开可以预先对各物理通信接口进行编号，例如，可以通过字母A、B、C、D等进行编号，但不限于此，还可以通过数字1、2、3等进行编号。该物理通信接口的第一信息可以为物理通信接口的编号信息，但本公开实施方式对此不作特殊限定。本公开也可以预先对各芯片接口进行编号，例如，可以通过字母A、B、C、D等进行编号，但不限于此，还可以通过数字1、2、3等进行编号。该芯片接口的第二信息可以为芯片接口的编号信息，但本公开实施方式对此不作特殊限定。
以通过数字对各芯片接口以及各物理通信接口进行编号为例，如图3所示，步骤S110可以包括步骤S1100-步骤S1102，其中：
步骤S1100、将多个芯片接口连续编号，芯片接口的编号均为整数。
其中，步骤S1100可以包括：将多个芯片接口从a开始连续编号。其中，a可以为负整数，当然，也可以为0，但本公开不限于此，还可以为正整数。将多个芯片接口从a开始连续编号，即将多个芯片接口按(a，a+1，a+2，a+3，a+4，a+5，a+6……a+x，x大于等于1)的等差数列进行编号。其中，以芯片接口的数量为16且a等于0为例，将多个芯片接口从0开始连续编号，即将多个芯片接口按(0，1，2，3，4，5，6……13，14，15)的等差数列进行编号，其中，芯片接口的初始编号为0，芯片接口的最终编号为15。
步骤S1101、将多个物理通信接口连续编号，物理通信接口的编号均为整数。
其中，步骤S1101可以包括：将多个物理通信接口从a开始连续编号。本公开可以将多个物理通信接口按(a，a+1，a+2，a+3，a+4，a+5，a+6……a+x，x大于等于1)的等差数列进行编号。以物理通信接口的数量为16且a等于0为例，将多个物理通信接口从0开始连续编号，即将多个物理通信接口按(0，1，2，3，4，5，6……13，14，15)的等差数列进行编号，其中，物理通信接口的初始编号为0，物理通信接口的最终编号为15。此外，芯片接口的初始编号与物理通信接口的初始编号可以相等，当然，也可以不相等。
步骤S1102、确定与编号为第一字符的物理通信接口连接的芯片接口的编号，芯片接口的编号为第二字符，以得到第一字符和第二字符之间的对应关系，并作为对应连接信息。
其中，步骤S1102可以包括：向多个物理通信接口写入第一参考式样，第一参考式样指向编号为第一字符的物理通信接口；获取多个芯片接口处输出的第二参考式样，第二参考式样为第一参考式样经传输后得到；确定第二参考式样指向的芯片接口的编号，芯片接口的编号为第二字符。
以多个芯片接口按(0，1，2，3，4，5，6……13，14，15)的等差数列进行编号且多个物理通信接口按(0，1，2，3，4，5，6……13，14，15)的等差数列进行编号为例，针对一存储器，向多个物理通信接口写入第一参考式样(1000 0000 0000 0000)，其中，第一参考式样中的“1”对应于编号为0的物理通信接口；获取对应于芯片接口处的第二参考式样，其中，与第二参考式样中的“1”对应的芯片接口与编号为0的物理通信接口对应连接，即可确定第二参考式样指向的芯片接口的编号，记录芯片接口的编号为第二字符。比如，若编号为0的物理通信接口对应连接编号为4的芯片接口，则在芯片接口处获得的第二参考式样显示为编号为4的芯片接口输出数值“1”，即第二字符是4。同理，其余编号的对应连接情况也可以通过同样方法确定。最终步骤S1102所确定的对应连接信息如表1所示：
表1
Figure BDA0002429255190000081
在步骤S120中，对对应连接信息进行重映射得到映射连接信息。
举例而言，如图4所示，步骤120可以包括步骤S1200和步骤S1201，其中：
步骤S1200、基于对应连接信息，按照多个芯片接口的连续编号的顺序，重新排列各第二字符映射的第一字符作为第三字符，以生成第三信息。
以对应连接信息为表1所示内容为例，从表1中可知，第二字符0对应第一字符7，第二字符1对应第一字符3，第二字符2对应第一字符4，……，第二字符15对应第一字符8。将第二字符按照从小到大或从大到小的顺序排列之后，步骤S1200所确定的第三字符构成的第三信息如表2所示：
表2
Figure BDA0002429255190000082
步骤S1201、将第一信息和第三信息作为映射连接信息。
以对应连接信息为表1所示内容且第三信息为表2所示内容为例，步骤S1201所确定的映射连接信息如表3所示：
表3
Figure BDA0002429255190000091
在步骤S130中，根据目标测试式样与映射连接信息确定需要写入物理通信接口的初始测试式样。
该初始测试式样可以为数据式样，当然，该初始测试式样也可以为地址式样。在本公开一实施方式中，该初始测试式样非二进制数，例如，十六进制数，但本公开实施方式不限于此。以目标测试式样和初始测试式样均非二进制数为例，步骤S130可以包括：将目标测试式样以二进制表示；根据以二进制表示的目标测试式样与映射连接信息确定需要写入物理通信接口的以二进制表示的初始测试式样。当然，在根据以二进制表示的目标测试式样与映射连接信息确定需要写入物理通信接口的以二进制表示的初始测试式样之后，步骤130还可以包括：将以二进制表示的初始测试式样转换为以十六进制表示的初始测试式样。
在本公开一实施方式中，以芯片接口的初始编号与物理通信接口的初始编号相等为例，根据以二进制表示的目标测试式样与映射连接信息确定需要写入物理通信接口的以二进制表示的初始测试式样可以包括；将与编号为第一字符的物理通信接口对应的目标测试式样中的目标数进行左移运算，以获取中间数，其中，左移的位数等于映射连接信息中与第一字符对应的第三字符减去初始编号后的值；将各中间数进行加法运算，得到需要写入物理通信接口的初始测试式样。其中，以n代表第一字符、m代表第三字符以及初始编号为a为例，上述左移的位数等于(m-a)。
进一步地，以目标测试式样为(1010 1010 1010 1010)且映射连接信息为表3所示内容为例，步骤S130具体过程为：
将与编号为1的物理通信接口对应的目标测试式样中的目标数1左移3位，获取的中间数为1000；将与编号为3的物理通信接口对应的目标测试式样中的目标数1左移5位，获取的中间数为10 0000；将与编号为5的物理通信接口对应的目标测试式样中的目标数1左移1位，获取的中间数为10；将与编号为7的物理通信接口对应的目标测试式样中的目标数1左移6位，获取的中间数为100 0000；将与编号为9的物理通信接口对应的目标测试式样中的目标数1左移13位，获取的中间数为10 0000 0000 0000；将与编号为11的物理通信接口对应的目标测试式样中的目标数1左移12位，获取的中间数为1 0000 0000 0000；将与编号为13的物理通信接口对应的目标测试式样中的目标数1左移15位，获取的中间数为10000000 0000 0000；将与编号为15的物理通信接口对应的目标测试式样中的目标数1左移8位，获取的中间数为1 0000 0000；由于编号为偶数的物理通信接口对应的目标测试式样中的目标数均为0，因此，将与编号为偶数的物理通信接口对应的目标测试式样中的目标数左移，获取的中间数均为0。上述获得的中间数均为二进制数，将上述所有中间数相加，即得到初始测试式样，该初始测试式样(1011 0001 0110 1010)。在将确定的初始测试式样(10110001 0110 1010)写入物理通信接口后，就能够在芯片接口写入测试所需要的目标侧试式样(1010 1010 1010 1010)，从而降低了测试的难度。
本公开实施方式还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述任一实施方式所述存储器的测试方法的步骤。该可读存储介质可以包括：硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。由于该可读存储介质上的程序被执行时能够实现上述任一实施方式所述存储器的测试方法的步骤，因此，其具有与上述实施方式相同的有益效果，在此不再赘述。
根据本公开的一个方面，提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行所述程序时实现上述任一实施方式所述存储器的测试方法的步骤，因此，其具有与上述实施方式相同的有益效果，在此不再赘述。
本领域技术人员在考虑说明书及实践后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (11)

1.一种存储器的测试方法，其特征在于，所述存储器的测试方法包括：
获取需要写入多个芯片接口的目标测试式样，多个所述芯片接口与多个物理通信接口一一对应连接；
确定与各所述物理通信接口的第一信息分别对应的所述芯片接口的第二信息，并将所述第一信息和所述第二信息作为对应连接信息；
将多个所述芯片接口连续编号，所述芯片接口的编号均为整数；
将多个所述物理通信接口连续编号，所述物理通信接口的编号均为整数；
确定与编号为第一字符的所述物理通信接口连接的所述芯片接口的编号，所述芯片接口的编号为第二字符，以得到所述第一字符和所述第二字符之间的对应关系，并作为所述对应连接信息；
基于所述对应连接信息，按照多个所述芯片接口的连续编号的顺序，重新排列各所述第二字符映射的第一字符作为第三字符，以生成第三信息；
将所述第一信息和所述第三信息作为映射连接信息；
将与编号为第一字符的所述物理通信接口对应的所述目标测试式样中的目标数进行左移运算，以获取中间数，其中，左移的位数等于所述映射连接信息中与所述第一字符对应的第三字符减去初始编号后的值；
将各所述中间数进行加法运算，得到需要写入所述物理通信接口的初始测试式样。
2.根据权利要求1所述的存储器的测试方法，其特征在于，所述确定与编号为第一字符的所述物理通信接口连接的所述芯片接口的编号，所述芯片接口的编号为第二字符，包括：
向多个所述物理通信接口写入第一参考式样，所述第一参考式样指向编号为第一字符的所述物理通信接口；
获取多个所述芯片接口处输出的第二参考式样，所述第二参考式样为所述第一参考式样经传输后得到；
确定所述第二参考式样指向的所述芯片接口的编号，所述芯片接口的编号为第二字符。
3.根据权利要求1所述的存储器的测试方法，其特征在于，所述将多个所述芯片接口连续编号包括：
将多个所述芯片接口从0开始连续编号；
所述将多个所述物理通信接口连续编号包括：
将多个所述物理通信接口从0开始连续编号。
4.根据权利要求1所述的存储器的测试方法，其特征在于，所述目标测试式样和所述初始测试式样均非二进制数，根据所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的初始测试式样包括：
将所述目标测试式样以二进制表示；
根据以二进制表示的所述目标测试式样与所述映射连接信息确定需要写入所述物理通信接口的以二进制表示的初始测试式样。
5.根据权利要求4所述的存储器的测试方法，其特征在于，所述目标测试式样和所述初始测试式样均为十六进制数。
6.根据权利要求5所述的存储器的测试方法，其特征在于，在根据以二进制表示的所述目标测试式样与所述对应连接信息确定需要写入所述物理通信接口的以二进制表示的初始测试式样之后，所述存储器的测试方法还包括：
将以二进制表示的所述初始测试式样转换为以十六进制表示的所述初始测试式样。
7.根据权利要求1所述的存储器的测试方法，其特征在于，所述存储器为双倍速率同步动态随机存储器。
8.根据权利要求1所述的存储器的测试方法，其特征在于，所述目标测试式样和所述初始测试式样均为数据式样。
9.根据权利要求1所述的存储器的测试方法，其特征在于，所述目标测试式样和所述初始测试式样均为地址式样。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1-9中任一项所述方法的步骤。
11.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求1-9中任一项所述方法的步骤。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803045B (zh) * 2021-11-08 2023-05-21 南亞科技股份有限公司 自動測試系統及其操作方法
CN114999559B (zh) * 2022-08-03 2022-11-29 合肥康芯威存储技术有限公司 一种存储芯片的测试方法、系统及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102799509A (zh) * 2012-07-10 2012-11-28 中国科学技术大学 基于双fpga芯片的高带宽可扩展复杂逻辑验证系统
CN105190539A (zh) * 2013-03-15 2015-12-23 索夫特机械公司 使用动态端口重映射避免指令调度期间死锁的方法和装置
CN105874434A (zh) * 2014-01-02 2016-08-17 高通股份有限公司 比特重映射系统
CN105931670A (zh) * 2016-04-22 2016-09-07 西安电子科技大学 基于Nand Flash存储器阵列的存储控制装置
CN106652897A (zh) * 2016-12-26 2017-05-10 西安诺瓦电子科技有限公司 Led显示屏控制系统
CN108462660A (zh) * 2016-12-12 2018-08-28 中国航空工业集团公司西安航空计算技术研究所 用于网络交换芯片的端口重映射电路及方法
US10303543B1 (en) * 2017-02-09 2019-05-28 Cadence Design Systems, Inc. System and method for memory control having address integrity protection for error-protected data words of memory transactions
CN110716883A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 存储器系统及其操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076714B2 (en) * 2000-07-31 2006-07-11 Agilent Technologies, Inc. Memory tester uses arbitrary dynamic mappings to serialize vectors into transmitted sub-vectors and de-serialize received sub-vectors into vectors
US8208326B1 (en) * 2009-06-09 2012-06-26 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for memory test
US8386867B2 (en) * 2009-07-02 2013-02-26 Silicon Image, Inc. Computer memory test structure
US9026767B2 (en) * 2009-12-23 2015-05-05 Intel Corporation Adaptive address mapping with dynamic runtime memory mapping selection
TWI497511B (zh) * 2012-11-08 2015-08-21 Ind Tech Res Inst 具嵌入式非揮發性記憶體之晶片及其測試方法
US9026725B2 (en) 2012-12-27 2015-05-05 Intel Corporation Training for command/address/control/clock delays under uncertain initial conditions and for mapping swizzled data to command/address signals
US9406403B2 (en) * 2013-06-25 2016-08-02 Advanced Micro Devices, Inc. Spare memory external to protected memory
US9558069B2 (en) * 2014-08-07 2017-01-31 Pure Storage, Inc. Failure mapping in a storage array
US20160321010A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Storage system having a host directly manage physical data locations of storage device
US10552066B2 (en) 2017-08-31 2020-02-04 Micron Technology, Inc. Systems and methods for data path power savings in DDR5 memory devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102799509A (zh) * 2012-07-10 2012-11-28 中国科学技术大学 基于双fpga芯片的高带宽可扩展复杂逻辑验证系统
CN105190539A (zh) * 2013-03-15 2015-12-23 索夫特机械公司 使用动态端口重映射避免指令调度期间死锁的方法和装置
CN105874434A (zh) * 2014-01-02 2016-08-17 高通股份有限公司 比特重映射系统
CN105931670A (zh) * 2016-04-22 2016-09-07 西安电子科技大学 基于Nand Flash存储器阵列的存储控制装置
CN108462660A (zh) * 2016-12-12 2018-08-28 中国航空工业集团公司西安航空计算技术研究所 用于网络交换芯片的端口重映射电路及方法
CN106652897A (zh) * 2016-12-26 2017-05-10 西安诺瓦电子科技有限公司 Led显示屏控制系统
US10303543B1 (en) * 2017-02-09 2019-05-28 Cadence Design Systems, Inc. System and method for memory control having address integrity protection for error-protected data words of memory transactions
CN110716883A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 存储器系统及其操作方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A novel fault-tolerant router architecture for network-on-chip reconfiguration;Pengzhan Yan等;《IEEE》;20160215;全文 *
基于龙芯平台的PXI设备驱动设计;杜影等;《计算机测量与控制》;20191125;全文 *

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