KR20090059838A - 반도체 장치에서 데이터를 전송하는 방법, 장치 및 시스템 - Google Patents

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Abstract

본 발명은 반도체 장치에서 전송될 데이터의 비트를 반전시켜 데이터를 전송하는 방법에 관한 것으로, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 소정의 기준 값을 초과하는 경우에는 전송될 데이터의 비트를 반전시키고, 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 전송될 데이터가 반전된 것임을 표시하며, 표시된 데이터 스트로브 신호와 반전된 데이터를 전송하여, 전력소모의 원인이 되는 데이터의 비트 변화 수를 줄여 전력 소모를 감소시킨다.

Description

반도체 장치에서 데이터를 전송하는 방법, 장치 및 시스템{METHOD, APPARATUS AND SYSTEM FOR TRANSMITTING DATA IN SEMICONDUCTOR DEVICE}
반도체 장치에서 데이터를 전송하는 방법, 장치 및 시스템에 관한 것으로, 더욱 상세하게는 전송될 데이터의 비트를 반전시켜 데이터를 전송하는 방법, 장치 및 시스템에 관한 것이다.
반도체 장치에서 데이터를 읽거나 쓸 때, 순차적으로 전송되는 데이터의 비트가 변화하게 된다. 예를 들어 이전에 전송된 데이터가 '1111 0111'이고, 다음에 전송될 데이터가 '1110 0110'인 경우, 네 번째 비트와 여덟 번째 비트가 변화(transition)한 것이 된다. 비트의 변화가 빈번한 경우에는 메모리 장치에서 데이터의 입출력에 따라 전력 소모가 많아지게 된다. 이에 대한 해결책으로 버스 인코딩(bus encoding) 방법이 사용되어 왔다. 버스 인코딩 방법으로는 Binary encoding, One-hot encoding, Gray code encoding, Bus-invert encoding, Working zone encoding, Limited weight coding 방법 등이 있다. 여기에서, 버스 인버터 코딩이란, 버스를 통하여 전송한 이전 데이터와 전송할 현재 데이터와의 차이, 즉, 해밍 디스턴스(Hamming distance)가 소정의 기준을 초과할 만큼 크다면, 다음에 전 송할 데이트를 반전(invert)하여 해밍 디스턴스를 작게 하여 전송하는 방법이다. 즉, 현재의 버스 상태를 고려하여 데이터를 그대로 전송하는 것보다, 데이터를 반전한 상태(bit-wise invert)로 전송할 때, 적은 수의 버스 변화가 발생한다면, 그 데이터를 반전시켜 전송하는 방법이다. 버스 인버터 코딩은 버스에서 데이터 값의 변화가 가능한한 적게 발생하도록 하여, 데이터 전송시 버스 선들이 변화하는 횟수를 감소시킴으로써 버스의 동적 소비 전력을 감소시킨다.
도 1a 및 도 1b는 버스 인버터 코딩의 예시를 나타낸 도면이다. 도 1a를 참조하면 전송된 데이터(시간 t0에서의 데이터)는 '1001 1110'이고, 전송될 데이터(시간 t1에서의 데이터; t0＜t1)는 '0111 0011'이다. 양 데이터를 비교하면, 비트의 변화가 여섯 번 일어난다. 도 1b는 버스 인버터 코딩을 수행한 결과이다. 전송될 데이터의 비트를 반전하면 '1000 1100'이 된다. 여기에서, t0에서의 데이터 '1001 1110'와 t0에서 반전된 데이터 '1000 1100'를 비교하면, 비트의 변화가 두 번밖에 일어나지 않는다. 버스 인버터 코딩을 수행하지 않은 경우에 비하여 비트의 변화가 네 번이나 적게 발생한다.
현재 반도체 메모리 장치는 기술이 계속 발전함에 따라 고속화, 대용량화, 저가격화가 이루어지고 있다. 특히, 메모리의 데이터 처리 속도에 있어서 많은 발전이 이루어지고 있다. 따라서, 데이터를 전송함에 있어서, 데이터 버스에서 높은 주파수로 인하여 빈번하게 데이터의 비트 변화가 일어난다. 이로 인해, 데이터의 잦은 변화는 큰 전력 소모의 원인이 된다. 전력 소모가 크게 되는 경우에는 전체적 으로 최적화된 시스템을 운용할 수 없다. 또한 높은 동작 주파수로 인하여 EMI(electromagnetic interference)에도 좋지 않은 영향을 준다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 반도체 장치에서 어드레서 신호, 데이터 스트로브 신호를 이용한 인버스 코딩을 통하여 비트 변화 수를 줄이는 데이터 전송 방법, 장치 및 시스템을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 하나의 특징은, 반도체 장치에서의 데이터 전송 방법에 있어서, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 단계; 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 단계; 및 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 단계를 포함하는 것이다.
어드레스 신호 중 특정 비트를 컨트롤 비트로 설정하는 단계를 더 포함하고, 상기 컨트롤 비트에 따라 상기 전송될 데이터의 비트를 반전시키는 동작을 수행하는 것이 바람직하다.
상기 어드레스 신호는 칼럼 어드레스 신호(Column Address Strobe; CAS)인 것이 바람직하다.
상기 전송될 데이터의 비트를 반전시키는 단계는, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장하는 단계; 상기 저장된 데이터와 다음에 전송될 데이터를 비교하는 단계; 및 상기 비교결과, 상기 저장된 데이터와 상기 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우, 상기 전송될 데이터의 비트를 반전시키는 단계를 포함하는 것이 바람직하다.
상기 기준은 상기 비교된 데이터들 간의 비트의 변화 수가 상기 하나의 데이터의 총 비트 수의 절반인 것이 바람직하다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 특징은, 데이터 전송 장치에 있어서, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 반전 결정부; 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 반전 표시부; 및 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 전송부를 포함하는 것이다.
어드레스 신호 중 특정 비트를 컨트롤 비트로 설정하는 컨트롤 비트 설정부를 더 포함하며, 상기 컨트롤 비트에 따라 상기 현재 데이터의 비트를 반전시키는 동작을 수행하는 것이 바람직하다.
상기 반전 결정부는, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장하는 버퍼; 상기 저장된 데이터와 다음에 전송될 데이터를 비교하는 비교기; 및 상기 비교결과, 상기 저장된 데이터와 상기 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우, 상기 전송될 데이터의 비트를 반전시키는 인버터를 포함하는 것이 바람직하다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징은, 반도체 시스템에서의 데이터 전송 방법에 있어서, 제 1 장치가 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 단계; 상기 제 1 장치가 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 단계; 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 단계; 및 제 2 장치가 버스를 통하여 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 수신한 경우, 상기 표시된 데이터 스트로브 신호에 기초하여 상기 수신한 데이터의 비트를 재반전시키는 단계를 포함하는 것이다.
메모리 컨트롤러에서 반도체 메모리 장치로 쓰기(write) 명령을 전송한 경우, 상기 제 1 장치는 상기 메모리 컨트롤러에 포함되는 장치이고, 상기 제 2 장치는 상기 반도체 메모리 장치에 포함되는 장치인 것이 바람직하다.
메모리 컨트롤러에서 반도체 메모리 장치로 읽기(read) 명령을 전송한 경우, 상기 제1장치는 상기 반도체 메모리 장치에 포함되는 장치이고, 상기 제2장치는 상기 메모리 컨트롤러에 포함되는 장치인 것이 바람직하다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징은, 데이터 전송 시스템에 있어서, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 반전 결정부; 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 반전 표시부; 및 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 전송부를 포함하는 제 1 장치와, 버스를 통하여 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 수신한 경우, 상기 표시된 데이터 스트로브 신호에 기초하여 상기 수신한 데이터의 비트를 재반전시키는 제 1 인버터를 포함하는 제 2 장치를 포함하는 것이다.
데이터 스트로브 신호와 어드레스 신호를 이용하여 인버스 코딩을 반도체 메모리 장치의 동작에 적용함으로써, 큰 전력소모의 원인이 되는 데이터의 비트 변화 수를 줄여 전력 소모를 줄이는 효과가 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2와 도 3은 본 발명의 일 실시예에 따른 반도체 시스템에서 제 1 장치(200)와 제 2 장치(300)를 나타내는 블록다이어그램이다.
도 2와 도 3을 참조하면, 반도체 시스템은 데이터를 반전하여 전송하는 제 1 장치(200)와 수신한 반전된 데이터를 원래 데이터로 복원하기 위하여 다시 반전하는 제 2 장치(300)를 포함한다. 제 1 장치(200)는 컨트롤 비트 설정부(210), 반전 결정부(220), 반전 표시부(230) 및 전송부(240)를 포함하고, 제 2 장치(300)는 제 1 인버터(310)를 포함한다. 상기 반전 결정부(220)는 비교기(222), 제 2 인버터(224) 및 버퍼(226)를 포함한다. 제 1 장치(200)와 제 2 장치(300)에서는 어드레 스 버스(250)와 데이터 버스(260)가 연결되어 있다.
제 1 장치에서 컨트롤 비트 설정부(210)는 어드레스 신호 중에서 특정 비트를 컨트롤 비트로 설정한다. 컨트롤 비트란 데이터의 반전 동작을 제어하는 비트를 말한다. 예를 들어, 컨트롤 비트가 '0'인 경우에는 데이터를 반전하는 동작을 수행하지 않고, 컨트롤 비트가 '1'인 경우에 데이터를 반전하여 전송하는 동작을 수행한다. 다만, 본 발명에서 컨트롤 비트가 '0'인 경우 데이터를 반전하여 전송하고, '1'인 경우에는 반전하는 동작을 수행하지 않게 설정될 수도 있다. 이는 메모리 컨트롤러에서 설정을 할 수 있다. 본 발명의 일 실시예에서는 '1'인 경우 반전 동작을 수행하는 것으로 한다. 어드레스 신호란 어떤 메모리 셀을 선택할 것인지 결정하기 위해 필요한, 즉 메모리의 주소를 지정하는 신호이다. DRAM(Dynamic Random Access Memory) 계열의 메모리는 메모리 셀이 행과 열을 가지는 어레이(array) 형태로 되어 있다. 따라서, 메모리의 주소를 지정할 때 행(Row), 열(Column)을 구분해 주는 신호가 따로 필요하다. 이 신호들이 행 주소를 받아들일 때 사용되는 스트로브 신호인 행 주소 스트로브(RAS ; Row Address Strobe)와 열 주소를 받아들일 때 사용되는 스트로브 신호인 열 주소 스트로브(CAS ; Column Address Strobe)이다. 예를 들어 반도체 메모리 DDR2(Double Data Rate 2)의 어드레스는 아래 표1과 같다.
Device 16Mb*16 32Mb*16 64Mb*16 128Mb*16 256Mb*16
Bank Address BA[1:0] BA[1:0] BA[2:0] BA[2:0] BA[2:0]
Row Address A[12:0] A[12:0] A[12:0] A[13:0] A[14:0]
Column Address A[9:0] A[8:0] A[9:0] A[9:0] A[9:0]
표 1은 DDR2 디바이스에 따른 어드레스 테이블이다. 데이터 비트 폭(data bit width)이 16인 디바이스들을 예로 들었다. 표 1을 참조하면 32Mb*16인 디바이스에서 16이 비트 폭을 나타내는 것이다. 뱅크는 하나의 독립된 셀 어레이를 말한다. 상기 표에서 보면 열 주소 비트 폭은 행 주소 비트 폭보다 작다. 예를 들어 16Mb*16 디바이스에서 열 주소 비트 폭은 행 주소 비트 폭보다 3 비트가 작다. 열 주소 A[10]을 auto percharge용으로 사용하지만 그걸 제외하더라도 1 비트 이상의 여유는 있다. 즉, DDR2에서 읽기/쓰기 하기 위해 열 주소를 내보낼 때 어드레스 신호의 1 비트 정도는 다른 용도로 사용할 수 있다. 본 발명에서는 열 주소 신호의 여분의 1 비트를 컨트롤 비트로 사용한다. 본 발명에서는, 상기 메모리 반도체에서 DDR2에 한정되지 않는다.
도 4는 본 발명의 일 실시예에 따른 컨트롤 비트가 '0'인 경우, 읽기 동작의 예를 나타낸 파형도이다.
도 4는 예시적으로 DDR2에서의 각종 신호에 따른 파형도이다. 도 4를 참조하면, 커맨드 정보(Command)란 메모리를 어떻게 동작시킬 것인지 결정하기 위해 필요한 정보로, 도 4에서는 데이터를 읽어오라는 읽기(READ)명령이다. 읽기 명령이 입력되는 경우 일정시간 후에, 어드레스 정보에 의해 선택된 메모리 셀에 있던 데이터 정보가 메모리에서 출력된다. Col_Addr에서 컨트롤 비트가 0임을 나타낸다. 컨트롤 비트가 0인 경우에는 반전 동작을 수행하지 않고 정상적으로 데이터를 전송한다. 데이터 스트로브 신호(DQS 또는 DQSn 신호)는 전송되는 데이터 신호를 일정한 시간 간격으로 읽기 위한 스트로브 신호로서, 상기 예에서 DQS 신호와 DQSn 신호는 정상적으로 동작한다. DQ는 데이터를 의미한다. DQS 신호를 보면, 상승과 하강의 에지에서 데이터의 전송이 이루어진다.
도 5는 도 4의 데이터의 비트 변화 수를 설명하기 위한 도면이다.
도 5를 참조하면, 첫 번째 데이터는 'FF'로서 이진수의 표현은 '1111 1111'이다. 두 번째 데이터는 '00'으로서 이진수의 표현은 '0000 0000'이다. 따라서, 첫 번째 데이터와 두 번째 데이터를 비교하면, '1'에서 '0' 또는 '0'에서 '1'로의 변화 수는 8이 된다. 여덟 번째 데이터까지를 살펴보면, 총 비트 변화 수는 34가 된다.
컨트롤 비트가 '1'인 경우에 데이터를 반전하여 전송하는 동작이 수행된다. 도 6은 본 발명에 일 실시예에 따른 컨트롤 비트가 '1'인 경우, 읽기 동작의 예를 나타낸 파형도이고, 도 7은 도 6의 데이터 비트 변화 수를 설명하기 위한 도면이다. 도 6에서는 예시적으로 DDR2에서의 각종 신호의 파형도를 나타낸 것이다.
도 6에서 클럭 신호(Clk)와 커맨드는 도4와 동일하며, Col_Addr에서 컨트롤 비트가 1이므로 데이터의 비트를 반전하는 동작을 수행한다. 상기 도 6와 도 7의 각각의 설명은 후술하기로 한다.
반전 결정부(220)는 순차적으로 전송되는 데이터 중에서 이전 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 전송될 데이터의 비트를 반전시킨다.
버퍼(226)는 전송된 데이터를 일시적으로 저장한다. 예를 들어, 도 5에서 첫 번째 데이터 'FF'를 전송한 경우, 'FF'를 일시적으로 저장한다. 두 번째 데이터 '00'이 전송된 경우에는 '00'을 일시적으로 저장한다. 버퍼(226)로는 D-플립플롭이 사용될 수 있다.
비교기(222)에서는 이전에 전송된 이전 데이터와 다음에 전송될 데이터를 비교한다. 도 5에서 두 번째 데이터를 전송할 경우, 버퍼(226)에 저장되어 있는 데이터 'FF'와 현재 데이터 '00'을 비교한다. 상기 데이터를 비교하는 경우, 데이터 비트의 변화 수는 8이 된다. 데이터를 반전하는 기준은 총 데이터 비트 수에서 반전된 데이터가 과반수를 초과하는 경우인 것이 바람직하다. 이는 미리 메모리 컨트롤러에서 정할 수 있다. 본 발명의 일 실시예에서는 데이터의 총 비트 수가 8로, 반전되는 비트 수가 5인 경우 제 2 인버터(2124)는 데이트의 비트를 반전하는 동작을 수행한다. 도 5와 도 7을 참조하면, 두 번째 데이터는 '0000 0000'이고 저장된 첫 번째 데이터는 '1111 1111'로서 비트 변화 수가 8이므로 제 2 인버터(224)는 두 번째 데이터 '0000 0000'를 '1111 1111'으로 반전한다. 도 5에서 보면, 두 번째 데이터는 '0000 0000'이고, 세 번째 데이터는 '1111 1000'으로 비트 변화 수가 5이므로 비트의 반전을 수행하는 것은 오류이다. 버퍼(226)에 저장되는 것은 원래의 데이터가 아니고, 반전되어 전송되는 데이터가 버퍼(2126)에 저장된다. 즉, 도 7을 참조하면, 반전된 두 번째 데이터 '1111 1111'와 세 번째 데이터'1111 1000'을 비교하여야 한다. 여기에서, 비트의 변화 수는 3이므로 세 번째 데이터는 반전되지 않는다. 도 5와 도 7을 참조하면, 다섯 번째 데이터와 여섯 번째 데이터가 반전되었음을 알 수 있다. 도 4에서 총 비트 변화 수는 34인데 반하여, 데이터 비트의 반전을 수행한 경우 총 비트 변화 수는 12로 감소한다.
반전표시부(230)는 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시한다. DDR2에서는 차동 데이터 스트로브(Differential data strobe) 모드를 이용한다. 서로 반대의 신호 레벨을 가지는 두개의 라인을 이용하는 것이다. 도 6을 참조하면, 본 발명의 일 실시예로 DQS 신호와 DQSn 신호 중에서 DQSn 신호를 표시 신호(sign signal)로 사용한다. 두 번째, 다섯 번째, 여섯 번째 데이터에 DQSn 신호는 '1'이므로, 상기 데이터들이 반전되었음을 알 수 있다. 다만, 반전된 표시는 메모리 컨트롤러가 미리 정할 수 있다.
전송부(240)는 데이터 버스(260)를 통하여 표시된 데이터 스트로브 신호와 반전된 데이터를 전송한다.
제 2 장치(300)에서 제 1 인버터(310)는 데이터 버스(260)를 통하여 반전 표시된 데이터 스트로브 신호와 반전된 데이터를 수신한 경우, 상기 표시된 데이터 스트로브 신호에 기초하여 수신한 데이터의 비트를 반전한다. 즉, 데이터 스트로브 신호가 '1'인 경우, 반전된 데이터를 재반전하여 원래 상태의 데이터로 복원한다.
메모리 컨트롤러에서 반도체 메모리 장치로 쓰기(write) 명령을 전송한 경우, 제 1 장치는 상기 메모리 컨트롤러에 포함되는 장치이고, 상기 제 2 장치는 상기 반도체 메모리 장치에 포함되는 장치이다. 반대로 메모리 컨트롤러에서 반도체 메모리 장치로 읽기(read) 명령을 전송한 경우, 상기 제1장치는 상기 반도체 메모리 장치에 포함되는 장치이고, 상기 제2장치는 상기 메모리 컨트롤러에 포함되는 장치이다.
도 8은 본 발명의 일 실시예에 따른 반도체 시스템에서 데이터를 반전하여 전송하는 방법을 나타내는 흐름도이다.
도 8을 참조하면, 단계 810에서, 칼럼 어드레스 신호 중 특정 비트를 컨트롤 비트로 설정한다. 어드레스 버스(250)를 통하여 전송되는 칼럼 어드레스 신호(Column address signal)는 로 어드레스 신호(Row address signal)에 비해서 컨트롤 비트로 사용할 수 있는 여분의 비트가 있다. 여분의 비트 중에서 한 비트를 반전 동작을 수행하게 할 수 있는 컨트롤 비트로 설정한다. 본 발명의 일 실시예에서는 컨트롤 비트가 '1'인 경우에 반전 동작을 수행하고, '0'인 경우에는 수행하지 않는다. 그러나, 이에 한정되지 않고 컨트롤 비트가 '0'인 경우에 반전 동작을 수행하고, '1'인 경우에는 수행하지 않도록 설정할 수도 있다.
단계 820에서, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장한다. 전송된 데이터는 귀환(feedback)하여 버퍼(226)에 저장된다.
단계 830에서, 저장된 데이터와 다음에 전송될 데이터를 비교한다.
단계 840에서, 저장된 데이터와 다음에 전송될 데이터의 비트 변화 수가 소정의 기준 값을 초과하는지 판단한다. 버스를 통하여 이전에 전송한 데이터와 다음에 전송될 데이터와의 차이인, 즉 해밍 디스턴스가 소정의 기준을 초과하는지 판단하는 것이다. 예를 들어 저장된 데이터가 '1111 0000'이고, 다음에 전송될 데이터가 '1000 0011'이면, 해밍 디스턴스는 5가 된다. 본 발명에서는 소정의 기준이란, 비트의 변화 수가 데이터의 총 비트 수의 과반수를 초과하는 경우를 말한다. 상기 예에서, 비트의 변화 수는 5이고, 데이터의 총 비트 수는 8이므로, 비트의 변화 수는 과반수를 초과하게 된다.
단계 850에서, 양 데이터의 비트 변화 수가 소정의 기준을 초과하는 경우에는, 전송될 데이터의 비트를 반전한다. 상기 예에서, 다음에 전송될 데이터 '1000 0011'을 반전한다. 그러면, 다음에 전송될 데이터는 '0111 1100'으로 변화한다. 여기서, 저장된 데이터와 비트 차이를 비교하면, 비트 변화 수는 3이 된다. 즉, 원래 전송될 데이터의 경우보다 비트 변화 수가 2만큼 감소된다.
단계 860에서, 복수의 데이터 스트로브 신호 중 어느 하나에 전송될 데이터가 반전된 것임을 표시한다. 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 표시 신호(sign signal)로 사용한다. 본 발명의 일 실시예에서는 반전된 데이터에 해당하는 구간의 스트로브 신호를 '1'로 한다.
단계 870에서, 반전 표시된 데이터 스트로브 신호와 반전된 데이터를 전송한다.
단계 880에서, 수신 장치는 데이터 버스를 통하여 반전 표시된 데이터 스트로브 신호와 반전된 데이터를 수신한 경우, 반전 표시된 데이터 스트로브 신호에 기초하여 수신한 데이터의 비트를 재반전하여 원래 상태의 데이터로 복원한다.
이상 설명한 바와 같은 반도체 장치에서 데이터를 전송하는 방법은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 매체를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 디스크 관리 방법을 구현하기 위한 기능적인(function) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1a 및 도 1b는 버스 인버터 코딩의 예시를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템에서 제 1 장치를 나타내는 블록다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 반도체 시스템에서 제 2 장치를 나타내는 블록다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 컨트롤 비트가 '0'인 경우, 읽기 동작의 예를 나타낸 파형도이다.
도 5는 도 4의 데이터의 비트 변화 수를 설명하기 위한 도면이다.
도 6은 본 발명에 일 실시예에 따른 컨트롤 비트가 '1'인 경우, 읽기 동작의 예를 나타낸 파형도이다.
도 7은 도 6의 데이터 비트 변화 수를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 시스템에서 데이터를 반전하여 전송하는 방법을 나타내는 흐름도이다.

Claims (22)

  1. 반도체 장치에서의 데이터 전송 방법에 있어서,
    순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 단계;
    복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 단계; 및
    상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 단계를 포함하는 데이터 전송 방법.
  2. 제 1 항에 있어서,
    어드레스 신호 중 특정 비트를 컨트롤 비트로 설정하는 단계를 더 포함하고,
    상기 컨트롤 비트에 따라 상기 전송될 데이터의 비트를 반전시키는 동작을 수행하는 것을 특징으로 하는 데이터 전송 방법.
  3. 제 2 항에 있어서,
    상기 어드레스 신호는 칼럼 어드레스 신호(Column Address Strobe; CAS)인 것을 특징으로 하는 데이터 전송 방법.
  4. 제 3 항에 있어서,
    상기 전송될 데이터의 비트를 반전시키는 단계는,
    순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장하는 단계;
    상기 저장된 데이터와 다음에 전송될 데이터를 비교하는 단계; 및
    상기 비교결과, 상기 저장된 데이터와 상기 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우, 상기 전송될 데이터의 비트를 반전시키는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  5. 제 4 항에 있어서,
    상기 기준은 상기 비교된 데이터들 간의 비트의 변화 수가 상기 하나의 데이터의 총 비트 수의 절반인 것을 특징으로 하는 데이터 전송 방법.
  6. 데이터 전송 장치에 있어서,
    순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 반전 결정부;
    복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 반전 표시부; 및
    상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 전송부를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  7. 제 6 항에 있어서,
    어드레스 신호 중 특정 비트를 컨트롤 비트로 설정하는 컨트롤 비트 설정부를 더 포함하며,
    상기 컨트롤 비트에 따라 상기 현재 데이터의 비트를 반전시키는 동작을 수행하는 것을 특징으로 하는 데이터 전송 장치.
  8. 제 7 항에 있어서,
    상기 어드레스 신호는 칼럼 어드레스 신호인 것을 특징으로 하는 데이터 전송 장치.
  9. 제 8 항에 있어서,
    상기 반전 결정부는, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장하는 버퍼;
    상기 저장된 데이터와 다음에 전송될 데이터를 비교하는 비교기; 및
    상기 비교결과, 상기 저장된 데이터와 상기 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우, 상기 전송될 데이터의 비트를 반전시키는 인버터를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  10. 제 9 항에 있어서,
    상기 기준은 상기 비교된 데이터들 간의 비트의 변화 수가 상기 하나의 데이터의 총 비트 수의 절반인 것을 특징으로 하는 데이터 전송 장치.
  11. 반도체 시스템에서의 데이터 전송하는 방법에 있어서,
    제 1 장치가 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 단계;
    상기 제 1 장치가 복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 단계;
    상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 단계; 및
    제 2 장치가 버스를 통하여 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 수신한 경우, 상기 표시된 데이터 스트로브 신호에 기초하여 상기 수신한 데이터의 비트를 재반전시키는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  12. 제 11 항에 있어서,
    상기 제 1 장치가 어드레스 신호 중 특정 비트를 컨트롤 비트로 설정하는 단계를 더 포함하고,
    상기 제 1 장치가 상기 컨트롤 비트에 따라 상기 전송될 데이터의 비트를 반 전시키는 동작을 수행하는 것을 특징으로 하는 데이터 전송 방법.
  13. 제 12 항에 있어서,
    상기 어드레스 신호는 칼럼 어드레스 신호인 것을 특징으로 하는 데이터 전송 방법.
  14. 제 13 항에 있어서,
    상기 전송될 데이터의 비트를 반전시키는 단계는,
    순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장하는 단계;
    상기 저장된 데이터와 다음에 전송될 데이터를 비교하는 단계; 및
    상기 비교결과, 상기 저장된 데이터와 상기 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우, 상기 전송될 데이터의 비트를 반전시키는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    메모리 컨트롤러에서 반도체 메모리 장치로 쓰기(write) 명령을 전송한 경우, 상기 제 1 장치는 상기 메모리 컨트롤러에 포함되는 장치이고, 상기 제 2 장치는 상기 반도체 메모리 장치에 포함되는 장치인 것을 특징으로 하는 데이터 전송 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    메모리 컨트롤러에서 반도체 메모리 장치로 읽기(read) 명령을 전송한 경우,
    상기 제1장치는 상기 반도체 메모리 장치에 포함되는 장치이고, 상기 제2장치는 상기 메모리 컨트롤러에 포함되는 장치인 것을 특징으로 하는 데이터 전송 방법.
  17. 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터와 다음에 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우에는 상기 전송될 데이터의 비트를 반전시키는 반전 결정부;
    복수의 데이터 스트로브 신호(DQS) 중 어느 하나에 상기 전송될 데이터가 반전된 것임을 표시하는 반전 표시부; 및
    상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 전송하는 전송부를 포함하는 제 1 장치와,
    버스를 통하여 상기 표시된 데이터 스트로브 신호와 상기 반전된 데이터를 수신한 경우, 상기 표시된 데이터 스트로브 신호에 기초하여 상기 수신한 데이터의 비트를 재반전시키는 제 1 인버터를 포함하는 제 2 장치를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
  18. 제 17 항에 있어서,
    상기 제 1 장치는 어드레스 신호 중 특정 비트를 컨트롤 비트로 설정하는 컨 트롤 비트 설정부를 더 포함하며,
    상기 제 1 장치가 상기 컨트롤 비트에 따라 상기 현재 데이터의 비트를 반전시키는 동작을 수행하는 것을 특징으로 하는 데이터 전송 시스템.
  19. 제 18 항에 있어서,
    상기 어드레스 신호는 칼럼 어드레스 신호인 것을 특징으로 하는 데이터 전송 시스템.
  20. 제 19 항에 있어서,
    상기 반전 결정부는, 순차적으로 전송되는 데이터 중에서 이전에 전송된 데이터를 저장하는 버퍼;
    상기 저장된 데이터와 다음에 전송될 데이터를 비교하는 비교기; 및
    상기 비교결과, 상기 저장된 데이터와 상기 전송될 데이터의 비트 변화 수가 기준 값을 초과하는 경우, 상기 전송될 데이터의 비트를 반전시키는 제 2 인버터를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
  21. 제 17 항 또는 제18항에 있어서,
    메모리 컨트롤러에서 반도체 메모리 장치로 쓰기 명령을 전송한 경우, 상기 제1장치는 상기 메모리 컨트롤러에 포함되는 장치이고, 상기 제2장치는 상기 반도체 메모리 장치에 포함되는 장치인 것을 특징으로 하는 데이터 전송 시스템.
  22. 제 17 항 또는 제18항에 있어서,
    메모리 컨트롤러에서 반도체 메모리 장치로 읽기 명령을 전송한 경우, 상기 제1장치는 상기 반도체 메모리 장치에 포함되는 장치이고, 상기 제2장치는 상기 메모리 컨트롤러에 포함되는 장치인 것을 특징으로 하는 데이터 전송 시스템.
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