KR20160073713A - 데이터 반전 코딩 장치 및 방법 - Google Patents

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Abstract

DBI 플래그 신호도 고려하여 실질적으로 천이되는 비트의 수가 현재 데이터의 전체 비트 수의 절반 이하가 되도록 하는 데이터 반전 코딩 장치 및 방법이 개시된다. 상기 데이터 반전 코딩 장치는 이전 데이터로부터 현재 데이터의 비트 천이 및 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 데이터 반전 결정부 및 상기 데이터 반전 결정부의 결정에 따라 상기 현재 데이터를 반전 또는 비반전시켜 출력 데이터로서 출력하는 데이터 변환부를 포함한다. 여기서, 상기 이전 데이터 반전 정보 신호는 상기 이전 데이터의 반전 여부에 대한 정보를 가진다.

Description

데이터 반전 코딩 장치 및 방법{DATA INVERSION CODING APPARATUS AND METHOD}
본 발명은 데이터 반전 코딩 장치 및 방법에 관한 것이다.
DBI 코딩은 현재 데이터와 이전 데이터를 비교하여 현재 데이터의 전체 비트의 절반을 초과하는 비트들이 이전 데이터의 비트들로부터 천이된 경우 현재 데이터를 반전시켜 출력하는 방법을 나타낸다.
그러나, 종래의 DBI 코딩은 DBI 플래그 신호의 논리 값을 고려하지 않고 데이터를 반전시키거나 비반전시킨다. 따라서, 현재 데이터의 비트들 중 절반이 이전 데이터의 비트들로부터 천이된 경우에 현재 DBI 플래그 신호의 논리 값이 이전 DBI 플래그 신호의 논리 값과 다르면, 실질적으로 발생한 천이 개수는 (N+1)이 되며, 2N은 현재 데이터의 전체 비트 수를 의미한다. 결과적으로, 논리 값이 낮은 데이터 핀의 개수가 절반을 초과하는 문제점이 있다.
한국등록특허공보 제902051호 (등록일 : 2009년 6월 3일)
본 발명은 DBI 플래그 신호도 고려하여 실질적으로 천이되는 비트의 수가 현재 데이터의 전체 비트 수의 절반 이하가 되도록 하는 데이터 반전 코딩 장치 및 방법 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 반전 코딩 장치는 이전 데이터로부터 현재 데이터의 비트 천이 및 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 데이터 반전 결정부; 및 상기 데이터 반전 결정부의 결정에 따라 상기 현재 데이터를 반전 또는 비반전시켜 출력 데이터로서 출력하는 데이터 변환부를 포함한다. 여기서, 상기 이전 데이터 반전 정보 신호는 상기 이전 데이터의 반전 여부에 대한 정보를 가진다.
본 발명의 다른 실시예에 따른 데이터 반전 코딩 장치는 현재 데이터와 이전 데이터를 비교하여 천이 비트를 검출하는 천이 판단부; 및 상기 천이 판단부로부터의 출력과 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 반전 결정 회로부를 포함한다. 여기서, 상기 반전 결정 회로부는 상기 현재 데이터의 반전/비반전에 따른 출력 데이터와 상기 반전/비반전에 대한 정보를 가지는 현재 데이터 반전 정보 신호의 비트들이 상기 이전 데이터와 상기 이전 데이터 반전 정보 신호의 비트들로부터 천이된 비트의 수가 N 이하가 되도록 상기 현재 데이터의 반전 여부를 결정하며, 2N은 상기 현재 데이터의 전체 비트 수를 의미한다.
본 발명의 일 실시예에 따른 데이터 반전 코딩 방법은 이전 데이터로부터 현재 데이터의 비트 천이 및 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 단계; 상기 데이터 반전 결정부의 결정에 따라 상기 현재 데이터를 반전 또는 비반전시켜 출력 데이터로서 출력하는 단계; 및 상기 현재 데이터의 반전 또는 비반전에 대한 정보를 가지는 현재 데이터 반전 정보 신호를 출력하는 단계를 포함한다. 여기서, 상기 이전 데이터 반전 정보 신호는 상기 이전 데이터의 반전 여부에 대한 정보를 가지며, 상기 현재 데이터 반전 정보 신호는 상기 현재 데이터의 반전 여부에 대한 정보를 가진다.
본 발명의 또 다른 실시예에 따른 데이터 반전 코딩 장치는 현재 데이터의 반전/비반전에 따른 출력 데이터와 데이터 반전 정보 신호의 비트들 중 기준 데이터 비트에 해당하는 비트의 수가 N 이상이 되도록 상기 현재 데이터의 반전 여부를 결정하는 데이터 반전 결정부; 및 상기 결정에 따라 상기 현재 데이터를 반전/비반전시켜 상기 출력 데이터로서 출력하는 데이터 변환부를 포함한다. 여기서, 2N은 상기 현재 데이터의 전체 비트 수를 나타내고, 상기 데이터 반전 정보 신호는 상기 반전/비반전에 대한 정보를 가진다.
본 발명의 다른 실시예에 따른 데이터 반전 코딩 방법은 현재 데이터의 반전/비반전에 따른 출력 데이터와 데이터 반전 정보 신호의 비트들 중 기준 데이터 비트에 해당하는 비트의 수가 N 이상이 되도록 상기 현재 데이터의 반전 여부를 결정하는 단계; 및 상기 결정에 따라 상기 현재 데이터를 반전/비반전시켜 상기 출력 데이터로서 출력하는 단계를 포함한다. 여기서, 2N은 상기 현재 데이터의 전체 비트 수를 나타내고, 상기 데이터 반전 정보 신호는 상기 반전/비반전에 대한 정보를 가진다.
본 발명에 따른 데이터 반전 코딩 장치 및 방법은 DBI 플래그 신호도 고려하여 현재 데이터를 반전/비반전시키므로, 비트 천이 수가 실질적으로 N(2N이 현재 데이터의 전체 비트 수임) 이하로 유지될 수 있으며, 그 결과 SSN이 감소할 수 있다.
또한, 본 발명의 데이터 반전 코딩 장치 및 방법은 D현재 데이터 및 DBI 플래그 신호의 비트들에서 기준 데이터 비트에 해당하는 비트가 다른 비트 이상이 되도록 코딩하므로, SSN이 감소할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 데이터 반전 코딩 장치를 도시한 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 데이터 반전 코딩 과정을 도시한 순서도이다.
도 3 및 도 4는 데이터 반전 코딩의 적용예들을 도시한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 데이터 반전 코딩 장치의 회로를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반전 결정 회로부를 도시한 도면이다.
도 7은 본 발명의 제 2 실시예에 따른 데이터 반전 코딩 과정을 도시한 순서도이다.
도 8 및 도 9는 데이터 반전 코딩의 적용예들을 도시한 도면들이다.
도 10은 본 발명의 제 2 실시예에 따른 데이터 반전 코딩 장치를 도시한 블록도이다.
도 11은 본 발명의 다른 실시예에 다른 데이터 반전 코딩 장치의 회로를 도시한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 다수결 회로를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 송신기에 사용되는 데이터 반전 코딩 장치 및 방법에 관한 것으로서, DBI(Date Bus Inversion) 코딩시 데이터의 신뢰도를 저하시키는 동시 스위칭 잡음(Simultaneous Switching Noise, SSN)을 감소시키는 데이터 반전 코딩 장치 및 방법을 제안한다. 여기서, SSN은 신호 주파수가 올라가면서 전압의 (+)와 (-)가 급격히 변화게 될 때 이로 인한 선로의 인덕턴스 성분들의 변화가 상기 전압의 변화를 따라가지 못하여 발생하는 전압 떨림 현상을 의미한다.
DBI 코딩은 표준 협회 중 하나인 JEDEC에서 정의한 기술로서, 논리 값이 낮은 데이터 핀을 전체의 절반 이하로 줄여서 소비 전력을 더 감소시키기 위해 사용된다.
DBI 코딩은 DBI-AC 코딩과 DBI-DC 코딩으로 분류될 수 있다.
DBI-AC 코딩은 현재 데이터(병렬 데이터)를 이전 데이터와 비교하여 현재 데이터의 전체 비트 중 절반을 초과하는 비트가 이전 데이터의 비트들로부터 데이터 천이(Data transition)된 경우 현재 데이터를 반전시키고, 반전 데이터 및 상기 반전에 관한 정보를 가지는 하이 로직의 DBI 플래그 신호(DBI Flag signal)를 수신기로 전송한다. 물론, 현재 데이터의 전체 비트 중 절반 이하의 비트가 이전 데이터의 비트들로부터 천이된 경우에는 현재 데이터를 반전시킴 없이 수신기로 전송하고, 상기 비반전에 관한 정보를 가지는 로우 로직의 DBI 플래그 신호를 수신기로 전송한다. 수신기는 상기 DBI 플래그 신호의 로직을 통하여 전송된 데이터를 비반전하거나 반전하여 현재 데이터를 복원한다.
DBI-DC 코딩은 "0"과 "1" 중 많이 출력하고자 하는 비트(이하, "기준 데이터 비트"라 함)의 수가 많도록 현재 데이터를 반전 또는 비반전시킨다. 예를 들어, "0"을 많이 출력하고자 할 때, 현재 데이터의 전체 비트 중 "0"인 비트의 수가 절반 이하이면 데이터를 반전시켜 출력하고, "0"인 비트의 수가 절반보다 크면 데이터를 반전시킴 없이 출력한다.
현재, 이러한 DBI-AC 코딩은 DBI 플래그 신호의 논리 값은 고려하지 않고 현재 데이터를 반전시키거나 비반전시킨다. 이 때, 현재 데이터의 비트들 중 절반이 이전 데이터의 비트들로부터 천이된 경우에 현재 DBI 플래그 신호의 논리 값이 이전 DBI 플래그 신호의 논리 값과 다르면, 실질적으로 발생한 천이 개수는 (N+1)이 되며, 그 결과 논리 값이 낮은 데이터 핀의 개수가 절반을 초과하는 문제점이 있다. 여기서, 2N은 데이터의 전체 비트 수를 의미한다.
또한, DBI-DC 코딩은 기준 데이터 비트의 논리 값을 고려하지 않기 때문에, 현재 데이터의 비트들 중 절반이 기준 데이터 비트와 다른 경우에 DBI 플래그 신호의 논리 값이 기준 데이터 비트와 다르면, 실질적으로 기준 데이터 비트와 다른 비트의 수가 기준 데이터 비트와 동일한 비트의 수보다 많아지는 문제점이 발생한다.
따라서, 본 발명은 DBI 플래그 신호 또는 기준 데이터 비트를 고려한 데이터 반전 코딩 장치 및 방법을 제안한다. 이하, 설명의 편의를 위하여 데이터의 전체 비트 수를 8로 가정하겠다. 또한, 비트를 "0"과 "1"의 이진수로 가정하겠으나, 이로 한정되는 것은 아니다.
한편, 본 발명의 데이터 반전 코딩 장치 및 방법은 병렬 데이터 전송 방식을 사용하는 모든 데이터 송수신 인터페이스 회로에 적용 가능하며, 예를 들어 모바일 또는 그래픽 용도로 사용되는 메모리의 인터페이스 회로, 서버나 PC에 사용되는 메모리의 인터페이스 회로 등에 적용이 가능하다.
이하, 본 발명의 데이터 반전 코딩 장치 및 방법의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다.
우선, DBI-AC 코딩을 살펴보겠다.
도 1은 본 발명의 제 1 실시예에 따른 데이터 반전 코딩 장치를 도시한 블록도이다.
도 1을 참조하면, 본 실시예의 데이터 반전 코딩 장치는 데이터 반전 결정부(100) 및 데이터 변환부(102)를 포함할 수 있다.
데이터 반전 결정부(100)는 입력 데이터(이하, "현재 데이터"라 함), 피드백된 출력 데이터(이하, "이전 데이터"라 함) 및 피드백된 이전 데이터 반전 정보 신호를 이용하여 상기 현재 데이터의 반전 여부를 결정하고, 반전 여부에 대한 정보를 가지는 현재 데이터 반전 정보 신호를 출력할 수 있다. 이 때, 상기 현재 데이터 반전 정보 신호는 데이터 반전 결정부(100)의 입력단으로 피드백될 수 있다.
구체적으로는, 데이터 반전 결정부(100)는 현재 데이터와 이전 데이터의 천이 비트 수와 피드백된 이전 데이터 반전 정보 신호의 로직을 고려하여 천이되는 비트 수가 N 이하이면 현재 데이터를 반전시키지 않는다고 결정하고, (N+1) 이상이면 현재 데이터를 반전시킨다고 결정한다. 여기서, 2N은 현재 데이터의 전체 비트 수를 의미한다.
한편, 데이터 반전 정보 신호는 현재 데이터의 반전 여부에 대한 정보를 포함하는 신호로서, 예를 들어 DBI 플래그 신호이다. 상기 데이터 반전 정보 신호는 현재 데이터의 반전이 없는 때에는 로우 로직을 가질 수 있고 현재 데이터가 반전된 때에는 하이 로직을 가질 수 있다. 물론, 상기 데이터 반전 정보 신호는 현재 데이터의 반전이 없는 때에 하이 로직을 가지고 현재 데이터가 반전된 때에는 로우 로직을 가질 수도 있다.
다만, JEDEC의 표준을 고려하여, 이하 데이터 반전 정보 신호를 DBI 플래그 신호라 하고, 상기 데이터 반전 정보 신호가 현재 데이터의 반전시에 하이 로직을 가진다고 가정하겠다.
데이터 변환부(102)는 데이터 반전 결정부(100)의 결정에 따라 현재 데이터를 반전 또는 비반전시켜 출력한다. 이 때, 데이터 변환부(102)로부터의 출력(이전 데이터)은 데이터 반전 결정부(100)로 피드백된다.
정리하면, 본 실시예의 데이터 반전 코딩 장치는 DBI 플래그 신호도 고려하여 비트 천이 개수를 산출하며, 비트 천이 개수가 현재 데이터의 전체 비트 수의 절반 이하가 되도록 코딩을 제어한다. 결과적으로, 데이터 변환부(102)로부터 출력된 출력 데이터와 상기 현재 DBI 플래그 신호의 비트들이 이전 데이터와 이전 DBI 플래그 신호의 비트들로부터 천이된 비트의 수가 N 이하가 된다. 즉, 실질적으로 발생한 비트 천이 개수가 현재 데이터의 전체 비트 수의 절반 이하가 되므로, 상기 데이터 반전 코딩 장치는 SSN 노이즈를 더 줄여서 소비 전력을 감소시킬 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 데이터 반전 코딩 과정을 도시한 순서도이고, 도 3 및 도 4는 데이터 반전 코딩의 적용예들을 도시한 도면들이다.
도 2를 참조하면, 데이터 반전 결정부(100)는 현재 데이터와 이전 데이터를 비교하여 현재 데이터의 비트들이 이전 데이터의 비트들로부터 천이된 개수(또는 비트 천이 정보)를 산출한다(S200). 예를 들어, 도 3에 도시된 현재 데이터와 이전 데이터를 참조하면, 현재 데이터의 전체 비트 중 절반의 비트들이 이전 데이터의 비트들로부터 천이되었음을 확인할 수 있다.
이어서, 데이터 반전 결정부(100)는 상기 산출된 비트 천이 개수(또는 정보)와 피드백된 이전 DBI 플래그 신호를 고려하여 현재 데이터의 반전 여부를 결정한다(S202). 이에 대한 자세한 설명은 도 3 및 도 4를 참조하여 후술하겠다.
계속하여, 데이터 변환부(102)는 데이터 반전 결정부(100)의 결정에 따라 현재 데이터를 비반전하거나 반전시킨다(S204).
이어서, 데이터 변환부(102)는 상기 반전/비반전 현재 데이터를 출력하고, 데이터 반전 결정부(100)는 현재 DBI 플래그 신호를 출력한다(S206).
이하, 위의 데이터 반전 코딩 과정의 실제예를 살펴보겠다.
도 3에 도시된 바와 같이, 이전 데이터(병렬 데이터)가 "0, 0, 0, 0, 0, 0, 0, 0"이고 이전 DBI 플래그 신호가 "0"이며, 현재 데이터가 "0, 0, 0, 0, 1, 1, 1, 1"이라고 가정하자.
이 경우, 종래 데이터 반전 코딩 방법은 DBI 플래그 신호를 고려하지 않으므로, 현재 데이터의 비트들이 이전 데이터의 비트들로부터 4비트 천이되었기 때문에 현재 데이터를 반전시킴 없이 로우 로직을 가지는 DBI 플래그 신호를 출력한다.
본 발명의 데이터 반전 코딩 방법은 이전 DBI 플래그 신호를 고려하여 현재 데이터의 반전 여부를 결정한다. 구체적으로는, 현재 데이터의 비트들이 이전 데이터의 비트들로부터 4비트 천이되었고 이전 DBI 플래그 신호의 로직이 로우 로직이기 때문에, 로우 로직을 가지는 DBI 플래그 신호를 출력하더라도 전체적으로 4 비트만이 천이된다. 즉, 이전 DBI 플래그 신호가 데이터 비반전에 해당하는 로우 로직을 가지는 경우에는, 현재 데이터의 비트들이 이전 데이터의 비트들로부터 4비트 천이된 때 종래 기술과 동일하게 로우 로직을 가지는 DBI 플래그 신호를 출력한다.
그러나, 이전 DBI 플래그 신호가 하이 로직을 가지는 경우에는, 종래 기술과 본 발명의 데이터 반전 코딩 방법이 다른 결과를 산출한다.
도 4에 도시된 바와 같이, 이전 데이터(병렬 데이터)가 "0, 0, 0, 0, 0, 0, 0, 0"이고 이전 DBI 플래그 신호가 "1"이며, 현재 데이터가 "0, 0, 0, 0, 1, 1, 1, 1"이라고 가정하자.
이 경우, 종래 기술은 DBI 플래그 신호를 고려하지 않으므로, 현재 데이터의 비트들이 이전 데이터의 비트들로부터 4비트 천이되었기 때문에 로우 로직을 가지는 DBI 플래그 신호를 출력한다. 결과적으로, DBI 플래그 신호의 로직도 천이되었기 때문에, 실제 5비트 천이가 발생하게 된다.
반면에, 본 발명의 데이터 반전 코딩 방법은 이전 DBI 플래그 신호도 고려하므로, 이전 DBI 플래그 신호의 로직이 데이터 반전에 해당하는 하이 로직이면 현재 데이터의 비트들이 이전 데이터의 비트들로부터 4비트 천이되었을지라도 하이 로직을 가지는 DBI 플래그 신호를 출력한다. 결과적으로, 데이터 변환부(102)는 도 4에 도시된 바와 같이 현재 데이터를 반전시켜 출력한다. 이 때, 현재 DBI 플래그 신호가 이전 DBI 플래그 신호로부터 천이되지 않았기 때문에, 실제로 출력 데이터와 상기 현재 DBI 플래그 신호의 비트들이 이전 데이터와 이전 DBI 플래그 신호의 비트들로부터 천이된 비트의 수가 4가 된다. 따라서, 본 발명의 데이터 반전 코딩 방법은 종래 기술에 비하여 SSN을 더 감소시킬 수 있다.
정리하면, 현재 데이터의 비트들이 이전 데이터의 비트들로부터 N/2 개수만큼 천이되었을 때, 본 실시예의 데이터 반전 코딩 방법은 이전 DBI 플래그 신호가 로우 로직을 가지면 로우 로직을 가지는 현재 DBI 플래그 신호를 발생시키며, 이전 DBI 플래그 신호가 하이 로직을 가지면 하이 로직을 가지는 현재 DBI 플래그 신호를 발생시킬 수 있다.
즉, 상기 데이터 반전 코딩 방법은 최종 비트 천이가 N/2 이하가 되도록 현재 데이터의 비트들이 이전 데이터의 비트들로부터 N/2 개수만큼 천이되었을 때 현재 DBI 플래그 신호의 로직을 이전 DBI 플래그 신호의 로직으로 유지시킨다.
도 5는 본 발명의 일 실시예에 따른 데이터 반전 코딩 장치의 회로를 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 반전 결정 회로부를 도시한 도면이다.
도 5를 참조하면, 본 실시예의 데이터 반전 코딩 장치는 데이터 반전 결정부(100) 및 데이터 변환부(102)를 포함한다.
데이터 반전 결정부(100)는 반전 결정 회로부(500), 데이터 피드백부(502), DBI 피드백부(504) 및 천이 판단부(506)를 포함할 수 있다.
데이터 피드백부(502)는 데이터 변환부(102)로부터 출력된 이전 데이터(DQ[7:0])를 데이터 비교부(506)로 피드백시킨다. 일 실시예에 따르면, 데이터 피드백부(502)는 이전 데이터의 비트를 유지하도록 D 플립플롭으로 이루어질 수 있다.
DBI 피드백부(504)는 반전 결정 회로부(500)로부터 출력된 이전 DBI 플래그 신호를 반전 결정 회로부(500)의 입력단으로 피드백시킨다. 일 실시예에 따르면, DBI 피드백부(504)는 이전 DBI 플래그 신호의 로직이 유지되도록 D 플립플롭으로 이루어질 수 있다. 이 때, 상기 D 플립플롭은 데이터 피드백부(502)의 D 플립플롭과 클록(CLK)를 이용함에 의해 동기화될 수 있다. 또한, 현재 데이터, 이전 데이터 및 클록은 모두 동일한 데이터 전송률(Data rate)을 가질 수 있다.
천이 판단부(506)는 현재 데이터(Din[7:0])와 피드백된 이전 데이터를 비교하여, 천이된 비트의 수를 산출한다. 예를 들어, 천이 판단부(506)는 입력되는 비트들이 다르면, 즉 비트 천이되면 하이 로직을 출력하고 비트들이 동일하면, 즉 천이가 발생하지 않으면 로우 로직을 출력하는 XOR 게이트로 이루어질 수 있다. 즉, 천이 판단부(506)는 현재 데이터의 비트 천이 개수를 산출할 수 있다.
반전 결정 회로부(500)는 천이 판단부(506)의 출력(tran[7:0])과 피드백된 이전 DBI 플래그 신호를 입력받고, 상기 입력된 출력과 이전 DBI 플래그 신호에 따라 현재 데이터의 반전 여부를 결정할 수 있다.
예를 들어, 비트 천이 수가 4이고 이전 DBI 플래그 신호의 로직이 로우 로직이면, 반전 결정 회로부(500)는 천이 판단부(506)의 출력(tran[7:0])과 이전 DBI 플래그 신호의 비트들 중 "0"이 5개이고 "1"이 4개이므로 "0"을 출력한다. 여기서, "0"은 데이터 비반전을 의미한다.
다른 예로, 비트 천이 수가 4이고 이전 DBI 플래그 신호의 로직이 하이 로직이면, 반전 결정 회로부(500)는 천이 판단부(506)의 출력(tran[7:0])과 이전 DBI 플래그 신호의 비트들 중 "0"이 4개이고 "1"이 5개이므로 "1"을 출력한다. 여기서, "1"은 데이터 반전을 의미한다.
일 실시예에 따르면, 반전 결정 회로부(500)는 다수결 회로(Major Voter)로 이루어질 수 있다.
다수결 회로는 도 6에 도시된 바와 같이 전원 전달부(600), 반전 결정부(602) 및 활성화부(604)를 포함할 수 있다.
전원 전달부(600)는 전원 전압에 따른 전원을 반전 결정부(602)로 전달시키며, 미러 구조를 가질 수 있다.
활성화부(604)는 다수결 회로를 활성화시키는 역할을 수행한다.
반전 결정부(602)는 전원 전달부(600)와 활성화부(604) 사이에 연결되며, 복수의 N-모스 트랜지스터들(LO 내지 L7, LD, R0 내지 R7, RD)을 포함할 수 있다.
MOS 트랜지스터들(L0 내지 L7, LD)은 A 노드를 기준으로 상호 병렬로 연결되고, MOS 트랜지스터들(R0 내지 R7, RD)은 전원 전압을 기준으로 A 노드와 병렬로 연결된 out 노드를 기준으로 상호 병렬로 연결된다. 이 때, 천이 판단부(506)의 출력(tran[7:0]) 및 이전 DBI 플래그 신호가 MOS 트랜지스터들(L0 내지 L7, LD)의 게이트들로 각기 입력될 수 있다. 또한, 천이 판단부(506)의 출력(tran[7:0])의 인버팅 비트들 및 이전 DBI 플래그 신호의 인버팅 신호가 MOS 트랜지스터들(R0 내지 R7, RD)의 게이트들로 각기 입력될 수 있다.
따라서, 천이 판단부(506)의 출력(tran[7:0]) 및 이전 DBI 플래그 신호의 비트들 중 "1"인 비트가 4개 이하이면, out 노드의 전류가 A 노드의 전류보다 증가하여 다수결 회로의 출력은 로우 로직을 가진다. 반면에, 천이 판단부(506)의 출력(tran[7:0]) 및 이전 DBI 플래그 신호의 비트들 중 "1"인 비트가 5개 이상이면, A 노드의 전류가 out 노드의 전류보다 증가하여 다수결 회로의 출력은 하이 로직을 가진다.
데이터 변환부(102)는 반전 결정 회로부(500)의 출력에 따라 현재 데이터를 반전시키거나 비반전시키며, 예를 들어 반전 결정 회로부(500)의 출력 및 현재 데이터를 입력받는 XOR 게이트로 이루어질 수 있다. 따라서, 데이터 변환부(102)는 반전 결정 회로부(500)의 출력이 로우 로직인 경우 현재 데이터를 비반전시키고, 반전 결정 회로부(500)의 출력이 하이 로직인 경우 현재 데이터를 반전시킨다.
최종적으로, 반전 결정 회로부(500)로부터 출력된 현재 DBI 플래그 신호 및 데이터 변환부(102)로부터 출력된 출력 데이터는 도 3 및 도 4에서 보여진 결과와 동일함을 확인할 수 있다.
이하, DBI-DC 코딩을 살펴보겠다.
도 7은 본 발명의 제 2 실시예에 따른 데이터 반전 코딩 과정을 도시한 순서도이고, 도 8 및 도 9는 데이터 반전 코딩의 적용예들을 도시한 도면들이다.
도 7을 참조하면, 본 실시예의 데이터 반전 코딩 방법은 현재 데이터의 비트들 중 기준 데이터 비트에 해당하는 비트의 개수(또는 정보)를 산출한다(S700). 여기서, 상기 기준 데이터 비트는 "0"과 "1" 중 수신기로 많이 보내고자 하는 비트를 의미한다.
이어서, 상기 데이터 반전 코딩 방법은 상기 현재 데이터를 수신기로 전송할 출력 데이터의 비트들에서 기준 데이터 비트에 해당하는 비트의 수가 다른 비트의 수보다 많아지도록 현재 데이터의 반전 여부를 결정한다(S702). 예를 들어, 기준 데이터 비트가 "1"일 때 현재 데이터가 "0, 0, 0, 0, 0, 0, 0, 0"이면, 상기 데이터 반전 코딩 방법은 기준 데이터 비트에 해당하는 비트가 많아지도록 현재 데이터를 반전시켜 출력하며, 즉 "1, 1, 1, 1, 1, 1, 1, 1"을 출력한다.
다만, 상기 데이터 반전 코딩 방법은 DBI 플래그 신호의 로직도 고려하여 현재 데이터의 반전 여부를 결정한다. 이에 대한 설명은 후술하겠다.
계속하여, 상기 데이터 반전 코딩 방법은 상기 결정에 따라 데이터를 반전 또는 비반전시킨다(S704).
이어서, 상기 데이터 반전 코딩 방법은 상기 반전/비반전 데이터를 출력하고, 상기 현재 데이터의 반전 여부에 대한 정보를 가지는 DBI 플래그 신호를 출력한다.
이하, 위의 데이터 반전 코딩 과정의 실제예를 살펴보겠다.
도 7에 도시된 바와 같이, 현재 데이터(병렬 데이터)가 "0, 0, 0, 0, 1, 1, 1, 1"이고, 기준 데이터 비트가 "0"이라고 가정하자.
이 경우, 종래 데이터 반전 코딩 방법은 DBI 플래그 신호를 고려하지 않으므로, 현재 데이터의 비트들 중 기준 데이터 비트에 해당하는 비트 개수가 4이므로 로우 로직을 가지는 DBI 플래그 신호를 출력한다.
본 발명의 데이터 반전 코딩 방법은 이전 DBI 플래그 신호도 고려하나, 현재 데이터의 비트들 중 기준 데이터 비트에 해당하는 비트 개수가 4이고 이에 따른 비반전에 따른 DBI 플래그 신호의 로직이 로우 로직이므로, 종래 기술과 동일하게 로우 로직을 가지는 DBI 플래그 신호를 출력한다. 결과적으로, 출력 데이터와 DBI 플래그 신호의 비트들 중 기준 데이터 비트에 해당하는 비트 개수가 5가 되어 다른 비트의 수보다 많아지게 된다.
그러나, 기준 데이터 비트가 "1"인 경우, 종래 기술과 본 발명의 데이터 반전 코딩 방법이 다른 결과를 산출한다.
도 9에 도시된 바와 같이, 현재 데이터(병렬 데이터)가 "0, 0, 0, 0, 1, 1, 1, 1"이고, 기준 데이터 비트가 "1"이라고 가정하자.
이 경우, 종래 데이터 반전 코딩 방법은 DBI 플래그 신호를 고려하지 않으므로, 현재 데이터의 비트들 중 기준 데이터 비트에 해당하는 비트 개수가 4이므로 로우 로직을 가지는 DBI 플래그 신호를 출력한다.
반면에, 본 발명의 데이터 반전 코딩 방법은 DBI 플래그 신호도 고려하여 현재 데이터의 반전 여부를 결정한다. 현재 데이터의 비트들 중 기준 데이터 비트에 해당하는 비트 개수가 4이므로 이에 따라 로우 로직을 가지는 DBI 플래그 신호를 출력하면, 기준 데이터 비트 "1"에 해당하는 비트 개수가 4이고 "0"에 해당하는 비트 개수가 5가 된다. 따라서, 본 발명의 데이터 반전 코딩 방법은 현재 데이터의 비트들 중 기준 데이터 비트에 해당하는 비트 개수가 4이더라도 하이 로직을 가지는 DBI 플래그 신호를 출력하고, 이에 따라 현재 데이터를 반전시켜 출력한다. 결과적으로, 기준 데이터 비트 "1"에 해당하는 비트 개수가 5이고 "0"에 해당하는 비트 개수가 4가 된다. 즉, 종래 기술의 문제가 해결된다.
정리하면, 본 실시예의 데이터 반전 코딩 방법은 현재 데이터뿐만 아니라 DBI 플래그 신호도 고려하여 기준 데이터 비트에 해당하는 비트 개수가 기준 데이터 비트에 해당하지 않는 비트 개수 이상이 되도록 현재 데이터의 반전/비반전을 결정한다.
이러한 데이터 반전 코딩 방법을 실현하기 위한 데이터 반전 코딩 장치는 이하 도 10 내지 도 12에서 보여진다.
도 10은 본 발명의 제 2 실시예에 따른 데이터 반전 코딩 장치를 도시한 블록도이다.
도 10을 참조하면, 본 실시예의 데이터 반전 코딩 장치는 데이터 반전 결정부(1000) 및 데이터 변환부(1002)를 포함한다.
데이터 반전 결정부(1000)는 현재 데이터 및 기준 데이터 비트를 입력받고, 상기 입력 데이터 및 상기 기준 데이터 비트에 따라 현재 데이터의 반전 여부를 결정한다. 예를 들어, 현재 데이터가 "0, 0, 0, 0, 1, 1, 1, 1"이고 기준 데이터 비트가 "1"이면, 데이터 반전 결정부(1000)는 출력 데이터와 DBI 플래그 신호의 비트들에서 기준 데이터 비트에 해당하는 비트가 많아지도록 현재 데이터를 반전시키도록 결정하고 하이 로직을 가지는 DBI 플래그 신호를 출력시킨다.
데이터 변환부(1002)는 데이터 반전 결정부(1000)의 결정에 따라 현재 데이터를 반전/비반전시켜 출력한다.
도 11은 본 발명의 다른 실시예에 다른 데이터 반전 코딩 장치의 회로를 도시한 도면이고, 도 12는 본 발명의 다른 실시예에 따른 다수결 회로를 도시한 도면이다.
도 11을 참조하면, 데이터 반전 결정부(1000)는 다수결 회로로 이루어질 수 있으며, 상기 다수결 회로의 입력단으로 현재 데이터(Din[7:0]) 및 기준 데이터 비트가 입력될 수 있다.
다수결 회로는 도 12에 도시된 바와 같이 전원 전달부, 반전 결정부 및 활성화부를 포함할 수 있다. 상기 다수결 회로의 전체 회로 구성은 도 6의 다수결 회로의 전체 회로 구성과 유사하므로, 이하 구조 및 동작에 대한 설명을 생략한다. 다만, 도 6의 다수결 회로에서 DBI 플래그 신호 또는 인버팅된 DBI 플래그 신호가 입력되던 트랜지스터들(LD, RD) 대신에 기준 데이터 비트 또는 인버팅된 기준 데이터 비트가 입력되는 트랜지스터들(LR, RR)이 사용된다.
데이터 변환부(1002)는 데이터 반전 결정부(1000)의 출력에 따라 현재 데이터를 반전시키거나 비반전시키며, 예를 들어 상기 출력 및 현재 데이터를 입력받는 XOR 게이트로 이루어질 수 있다. 따라서, 데이터 변환부(1002)는 데이터 반전 결정부(1002)의 출력이 로우 로직인 경우 현재 데이터를 비반전시키고, 데이터 반전 결정부(1002)의 출력이 하이 로직인 경우 현재 데이터를 반전시킨다.
최종적으로, 데이터 반전 결정부(1002)로부터 출력된 DBI 플래그 신호 및 데이터 변환부(1002)의 출력은 도 8 및 도 9에서 보여진 결과와 동일함을 확인할 수 있다.
위 실시예들에서는 8비트의 현재 데이터를 예로 하여 설명하였으나, 2N(N은 정수임) 비트의 현재 데이터에 모두 적용될 수 있다.
또한, 위에서 DBI 플래그 신호의 로직이 하이 로직일 때 데이터 반전으로 설명하였으나, DBI 플래그 신호의 로직이 로우 로직일 때 데이터 반전이 실현될 수도 있다. 이 경우, 데이터 반전 코딩 장치의 회로 구성 및 동작은 위 실시예들로부터 당업자가 용이하게 구현할 수 있으므로, 이하 설명을 생략한다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100, 1000 : 데이터 반전 결정부 102, 1002 : 데이터 변환부
500 : 반전 결정 회로부 502 : 데이터 피드백부
504 : DBI 피드백부 506 : 천이 판단부
600 : 전원 전달부 602 : 반전 결정부
604 : 활성화부

Claims (18)

  1. 이전 데이터로부터 현재 데이터의 비트 천이 및 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 데이터 반전 결정부; 및
    상기 데이터 반전 결정부의 결정에 따라 상기 현재 데이터를 반전 또는 비반전시켜 출력 데이터로서 출력하는 데이터 변환부를 포함하되,
    상기 이전 데이터 반전 정보 신호는 상기 이전 데이터의 반전 여부에 대한 정보를 가지는 것을 특징으로 하는 데이터 반전 코딩 장치.
  2. 제1항에 있어서, 상기 현재 데이터와 상기 이전 데이터는 동일한 데이터 전송률을 가지는 병렬 데이터이고, 상기 이전 데이터 반전 정보 신호는 DBI 플래그 신호이되,
    상기 이전 데이터는 상기 데이터 변환부로부터 출력된 피드백 신호이고, 상기 이전 DBI 플래그 신호는 상기 데이터 반전 결정부로부터 출력된 피드백 신호인 것을 특징으로 하는 데이터 반전 코딩 장치.
  3. 제2항에 있어서, 상기 데이터 반전 결정부는 상기 출력 데이터와 상기 데이터 반전 결정부로부터 출력된 현재 DBI 플래그 신호의 비트들이 상기 이전 데이터와 상기 이전 DBI 플래그 신호의 비트들로부터 천이된 개수가 N 이하가 되도록 상기 현재 데이터의 반전 여부를 결정하되,
    2N은 상기 현재 데이터의 전체 비트 수를 의미하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  4. 제3항에 있어서, 상기 현재 데이터와 상기 이전 데이터를 비교하여 천이된 비트의 개수가 N이고 상기 이전 DBI 플래그 신호의 로직이 반전을 표시하는 하이 로직인 경우, 상기 데이터 반전 결정부는 상기 현재 데이터를 반전시키도록 결정하고 하이 로직을 가지는 DBI 플래그 신호를 출력하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  5. 제3항에 있어서, 상기 현재 데이터와 상기 이전 데이터를 비교하여 천이된 비트의 개수가 N이면, 상기 데이터 반전 결정부는 상기 현재 DBI 플래그 신호의 로직이 상기 이전 DBI 플래그 신호의 로직과 동일하도록 결정하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  6. 제2항에 있어서, 상기 데이터 반전 결정부는,
    데이터 피드백부;
    DBI 피드백부;
    천이 판단부; 및
    반전 결정 회로부를 포함하되,
    상기 현재 데이터 및 상기 데이터 피드백부를 통하여 상기 데이터 변환부로부터 피드백된 이전 데이터가 상기 천이 판단부로 입력되고, 상기 천이 판단부의 출력과 상기 DBI 피드백부를 통하여 상기 반전 결정 회로부로부터 피드백된 이전 DBI 플래그 신호가 상기 반전 결정 회로부로 입력되며,
    상기 반전 결정 회로부로부터의 출력 및 상기 현재 데이터가 상기 데이터 변환부로 입력되는 것을 특징으로 하는 데이터 반전 코딩 장치.
  7. 제6항에 있어서, 상기 데이터 피드백부 및 상기 DBI 피드백부는 각기 D 플립플롭을 포함하고, 상기 천이 판단부 및 상기 데이터 변환부는 각기 XOR 게이트를 포함하며, 상기 반전 결정 회로부는 다수결 회로(Majority Voter)를 포함하되,
    상기 D 플립플롭들의 클록은 상기 현재 데이터와 동일한 데이터 전송률을 가지는 것을 특징으로 하는 데이터 반전 코딩 장치.
  8. 제7항에 있어서, 상기 다수결 회로는,
    A 노드를 기준으로 상호 병렬로 연결된 제 1 트랜지스터들; 및
    전원 전압을 기준으로 상기 A 노드와 병렬로 연결된 out 노드를 기준으로 상호 병렬로 연결된 제 2 트랜지스터들을 포함하되,
    상기 제 1 트랜지스터들의 게이트들로는 상기 천이 판단부의 출력 비트들 및 상기 이전 DBI 플래그 신호가 각기 입력되며, 상기 제 2 트랜지스터들의 게이트들로는 상기 출력 비트들의 인버팅 비트들 및 상기 이전 DBI 플래그 신호의 인버팅 신호가 각기 입력되는 것을 특징으로 하는 데이터 반전 코딩 장치.
  9. 현재 데이터와 이전 데이터를 비교하여 천이 비트를 검출하는 천이 판단부; 및
    상기 천이 판단부로부터의 출력과 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 반전 결정 회로부를 포함하되,
    상기 반전 결정 회로부는 상기 현재 데이터의 반전/비반전에 따른 출력 데이터와 상기 반전/비반전에 대한 정보를 가지는 현재 데이터 반전 정보 신호의 비트들이 상기 이전 데이터와 상기 이전 데이터 반전 정보 신호의 비트들로부터 천이된 비트의 수가 N 이하가 되도록 상기 현재 데이터의 반전 여부를 결정하며, 2N은 상기 현재 데이터의 전체 비트 수를 의미하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  10. 제9항에 있어서, 상기 현재 데이터와 상기 이전 데이터를 비교하여 천이된 비트의 개수가 N이고 상기 이전 데이터 반전 정보 신호의 로직이 하이 로직인 경우, 상기 반전 결정 회로부는 상기 현재 데이터를 반전시키도록 결정하고 하이 로직을 가지는 현재 데이터 반전 정보 신호를 출력하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  11. 이전 데이터로부터 현재 데이터의 비트 천이 및 이전 데이터 반전 정보 신호의 로직을 고려하여 상기 현재 데이터의 반전 여부를 결정하는 단계;
    상기 데이터 반전 결정부의 결정에 따라 상기 현재 데이터를 반전 또는 비반전시켜 출력 데이터로서 출력하는 단계; 및
    상기 현재 데이터의 반전 또는 비반전에 대한 정보를 가지는 현재 데이터 반전 정보 신호를 출력하는 단계를 포함하되,
    상기 이전 데이터 반전 정보 신호는 상기 이전 데이터의 반전 여부에 대한 정보를 가지며, 상기 현재 데이터 반전 정보 신호는 상기 현재 데이터의 반전 여부에 대한 정보를 가지는 것을 특징으로 하는 데이터 반전 코딩 방법.
  12. 제11항에 있어서, 상기 현재 데이터와 상기 이전 데이터를 비교하여 천이된 비트의 개수가 N이고 상기 이전 DBI 플래그 신호의 로직이 반전을 표시하는 하이 로직인 경우, 상기 현재 데이터를 반전시켜 출력하고 하이 로직을 가지는 현재 데이터 반전 정보 신호를 출력하는 것을 특징으로 하는 데이터 반전 코딩 방법.
  13. 현재 데이터의 반전/비반전에 따른 출력 데이터와 데이터 반전 정보 신호의 비트들 중 기준 데이터 비트에 해당하는 비트의 수가 N 이상이 되도록 상기 현재 데이터의 반전 여부를 결정하는 데이터 반전 결정부; 및
    상기 결정에 따라 상기 현재 데이터를 반전/비반전시켜 상기 출력 데이터로서 출력하는 데이터 변환부를 포함하되,
    2N은 상기 현재 데이터의 전체 비트 수를 나타내고, 상기 데이터 반전 정보 신호는 상기 반전/비반전에 대한 정보를 가지는 것을 특징으로 하는 데이터 반전 코딩 장치.
  14. 제13항에 있어서, 상기 데이터 반전 정보 신호는 DBI 플래그 신호이고, 상기 현재 데이터 및 상기 기준 데이터 비트가 상기 데이터 반전 결정부로 입력되며, 상기 데이터 반전 결정부는 상기 입력된 현재 데이터와 상기 기준 데이터 비트에 따라 상기 현재 데이터의 반전 여부를 결정하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  15. 제14항에 있어서, 상기 기준 데이터 비트가 하이 로직이고 상기 DBI 플래그 신호가 하이 로직일 때 상기 현재 데이터의 반전을 의미하는 상황에서, 상기 데이터 반전 결정부는 상기 현재 데이터의 비트들 중 N 비트가 상기 기준 데이터 비트에 해당하면 상기 현재 데이터를 반전시키도록 결정하고 하이 로직을 가지는 DBI 플래그 신호를 출력하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  16. 제14항에 있어서, 상기 데이터 반전 결정부는 다수결 회로이며, 상기 데이터 변환부는 XOR 게이트를 포함하되,
    상기 현재 데이터 및 상기 데이터 반전 결정부의 출력이 상기 데이터 변화부로 입력되며, 상기 데이터 반전 결정부는 상기 DBI 플래그 신호를 출력하는 것을 특징으로 하는 데이터 반전 코딩 장치.
  17. 제16항에 있어서, 상기 다수결 회로는,
    A 노드를 기준으로 상호 병렬로 연결된 제 1 트랜지스터들; 및
    전원 전압을 기준으로 상기 A 노드와 병렬로 연결된 out 노드를 기준으로 상호 병렬로 연결된 제 2 트랜지스터들을 포함하되,
    상기 제 1 트랜지스터들의 게이트들로는 상기 현재 데이터의 비트들 및 상기 기준 데이터 비트가 각기 입력되며, 상기 제 2 트랜지스터들의 게이트들로는 상기 현재 데이터의 비트들의 인버팅 비트들 및 상기 기준 데이터 비트의 인버팅 비트가 각기 입력되는 것을 특징으로 하는 데이터 반전 코딩 장치.
  18. 현재 데이터의 반전/비반전에 따른 출력 데이터와 데이터 반전 정보 신호의 비트들 중 기준 데이터 비트에 해당하는 비트의 수가 N 이상이 되도록 상기 현재 데이터의 반전 여부를 결정하는 단계; 및
    상기 결정에 따라 상기 현재 데이터를 반전/비반전시켜 상기 출력 데이터로서 출력하는 단계를 포함하되,
    2N은 상기 현재 데이터의 전체 비트 수를 나타내고, 상기 데이터 반전 정보 신호는 상기 반전/비반전에 대한 정보를 가지는 것을 특징으로 하는 데이터 반전 코딩 방법.

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