CN115114209B - 信号发送装置、发送和接收系统以及发送和接收方法 - Google Patents

Abstract

本申请涉及信号发送装置、接收装置、发送和接收系统以及方法。一种信号发送装置包括输出控制电路和发送电路。当在第一至第四符号之间存在最大转变时，输出控制电路通过将第一符号、第二符号、第三符号和第四符号的第二比特位的逻辑电平反相来生成第一编码符号、第二编码符号、第三编码符号和第四编码符号以及反相标志信号，以及基于第一至第四编码符号生成第一输出控制信号和第二输出控制信号。发送电路可以发送反相标志信号和基于第一输出控制信号和第二输出控制信号而生成的Tx(发送)信号。

Description

信号发送装置、发送和接收系统以及发送和接收方法

相关申请的交叉引用

本申请要求于2021年3月23日提交韩国知识产权局的韩国申请第10-2021-0037594号的优先权，其整体内容通过引用合并且于此。

技术领域

各实施方式总体上涉及集成电路技术，更具体地，涉及信号发送电路、信号接收电路、使用信号发送电路和信号接收电路的发送和接收系统以及发送和接收方法。

背景技术

电子装置可以包括许多个电子部件。在电子部件中，计算机系统可以包括由半导体构成的许多个半导体设备。构成计算机系统的半导体设备可以发送和接收时钟信号和数据以彼此通信。每个半导体设备可以通过诸如数据总线的信号总线耦接至其他半导体设备，并且通过信号总线发送具有与数据对应的信息的信号。每个半导体设备可以包括信号发送电路以通过信号总线发送信号，并且信号发送电路可以通过信号总线发送模拟电压以便发送信号。通常，信号发送电路可以发送对应于高逻辑电平的模拟电压和对应于低逻辑电平的模拟电压。然而，为了通过一次信号发送来发送更多条信息，使用PAM(脉冲幅度调制)的多电平信号发送方法被采用。多电平信号发送方法可以对通过信号总线发送的模拟电压的电平进行划分，将2比特位或更多比特位的数字信息作为一个模拟信号进行发送。

发明内容

在一个实施方式中，一种信号发送装置可以包括输出控制电路和发送电路。输出控制电路可被配置为生成第一符号、第二符号、第三符号和第四符号，每个符号具有对应于输出数据流的第一比特位和第二比特位；当在第一至第四符号之间存在最大转变时，通过将第一符号、第二符号、第三符号和第四符号的第二比特位的逻辑电平反相来生成第一编码符号、第二编码符号、第三编码符号和第四编码符号以及反相标志信号，以及基于第一至第四编码符号生成第一输出控制信号和第二输出控制信号。发送电路可被配置为发送反相标志信号和基于第一和第二输出控制信号生成的发送(Tx)信号。

在一个实施方式中，一种发送和接收系统可以包括信号发送装置和信号接收装置。信号发送装置可被配置为发送具有多个电压电平的Tx信号。信号接收装置可被配置为接收Tx信号。信号发送装置可以包括输出控制电路和发送电路。输出控制电路可被配置为生成第一符号、第二符号、第三符号和第四符号，每个符号具有对应于输出数据流的第一比特位和第二比特位；当在第一至第四符号之间存在最大转变时，通过将第一符号、第二符号、第三符号和第四符号的第二比特位的逻辑电平反相生来成第一编码符号、第二编码符号、第三编码符号和第四编码符号以及反相标志信号，以及基于第一至第四编码符号生成第一输出控制信号和第二输出控制信号。发送电路可被配置为发送反相标志信号和基于第一和第二输出控制信号生成的Tx信号。信号接收装置可以包括接收电路和输入控制电路。接收电路可被配置为基于Tx信号生成接收(Rx)符号，以及接收反相标志信号。输入控制电路可被配置为基于Rx符号和反相标志信号恢复第一至第四符号。

在一个实施方式中，一种发送和接收方法可以包括：基于多个数据生成第一符号、第二符号、第三符号和第四符号，每个符号包括第一比特位和第二比特位。该方法可以包括：当在第一至第四符号之间存在最大转变时，生成反相标志信号，将第一至第四符号的第二比特位的逻辑电平反相，以及提供包括反相的第二比特位的第一至第四符号作为第一编码符号、第二编码符号、第三编码符号和第四编码符号。并且该方法可以包括发送反相标志信号和基于第一至第四编码符号生成的Tx信号。

附图说明

图1是图示根据实施方式的半导体系统的配置以及通过发送(Tx)信号总线发送的Tx信号的电压电平的示图。

图2是图示根据实施方式的发送和接收系统的配置的示图。

图3是图示根据实施方式的信号发送装置的操作的流程图。

图4是图示根据实施方式的信号接收装置的操作的流程图。

图5是图示图2所示的输出控制电路的配置的示图。

图6是图示图5所示的编码电路的配置的示图。

图7是图示图5所示的第一发送器的配置的示图。

图8是图示图2所示的第一接收器的配置的示图。

图9是图示图2所示的输入控制电路的配置的示图。

图10是图示图9所示的解码电路的配置的示图。

图11A和图11B是示出根据本实施方式的通过信号发送装置生成的符号和Tx信号的表格。

具体实施方式

在下文中，将参考附图通过实施方式的示例来描述根据本公开的信号发送电路、信号接收电路、使用信号发送电路和接收电路的发送和接收系统以及发送和接收方法。

图1是示出根据实施方式的半导体系统1的配置以及通过Tx信号总线101发送的Tx信号TS的电压电平的示图。参照图1，半导体系统1可以包括第一半导体设备110和第二半导体设备120。第一半导体设备110可以提供第二半导体设备120操作所需的各种控制信号。第一半导体设备110可以包括各种类型的主机设备。例如，第一半导体设备110可以包括CPU(中央处理单元)、GPU(图形处理单元)、MMP(多媒体处理器)、数字信号处理器、AP(应用处理器)和存储器控制器中的一个或更多个。第二半导体设备120可以是例如存储器设备，并且该存储器设备可以包括易失性存储器和非易失性存储器。易失性存储器的示例可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)，并且非易失性存储器的示例可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)。

第二半导体设备120可以通过多个总线耦接至第一半导体设备110。多个总线可以是用于发送信号的信号发送线、链路或通道。尽管未示出，但是多个总线可以包括例如时钟总线、命令地址总线和数据总线等。时钟总线和命令地址总线可以是单向总线，而数据总线可以是双向总线。第二半导体设备120可以通过Tx信号总线101耦接至第一半导体设备110。Tx信号总线101可以包括被配置为发送与时钟信号同步的信号的任何类型的总线。例如，Tx信号总线101可以是双向总线，像数据总线。在一个实施方式中，Tx信号总线101可以是单向总线。即使当Tx信号总线101是单向总线时，本公开的技术思想也可以以类似的方式应用。通过Tx信号总线101发送的Tx信号TS可以是多电平信号，并且Tx信号总线101可以是用于发送多电平信号的多电平信号发送线。例如，Tx信号TS可以具有至少四个不同的电压电平。根据符号的值，Tx信号TS可以具有四个不同的电压电平中的一个电压电平。符号可以包括两个或更多个二进制比特位。符号可以具有至少第一状态、第二状态、第三状态和第四状态。第一状态可以对应于逻辑值“0,0”，第二状态可以对应于逻辑值“0,1”，第三状态可以对应于逻辑值“1,0”，并且第四状态可以对应于逻辑值“1,1”。Tx信号TS可以具有第一电压电平V1、第二电压电平V2、第三电压电平V3和第四电压电平V4。图1中所示的曲线图示出了通过Tx信号总线101发送的Tx信号TS的电压电平。在该曲线图中，x轴可以表示时间，y轴可以表示电压。为了发送具有第一状态的符号，Tx信号TS可以具有第一电压电平V1。为了发送具有第二状态的符号，Tx信号TS可以具有第二电压电平V2。为了发送具有第三状态的符号，Tx信号TS可以具有第三电压电平V3。为了发送具有第四状态的符号，Tx信号TS可以具有第四电压电平V4。第二电压电平V2可高于第一电压电平V1，第三电压电平V3可高于第二电压电平V2，而第四电压电平V4可高于第三电压电平V3。根据符号的状态是否转变，Tx信号TS可以保持在当前电压电平或其电压电平可以变为其他三个电压电平。例如，当符号从第二状态转变为第三状态时，Tx信号TS可以从第二电压电平V2变为第三电压电平V3。

第一半导体设备110可以包括信号发送装置111和信号接收装置112。信号发送装置111和信号接收装置112可以通过焊盘113耦接至Tx信号总线101。信号发送装置111可以接收第一半导体设备110的内部信号IS1，并且将基于内部信号IS1生成的Tx信号TS通过焊盘113和Tx信号总线101发送至第二半导体设备120。信号接收装置112可以接收通过Tx信号总线101和焊盘113发送的Tx信号TS，并且基于Tx信号TS生成内部信号IS1。例如，信号发送装置111可以根据基于内部信号IS1的比特位流生成的符号的状态来生成具有第一至第四电压电平中的一个电压电平的Tx信号TS。信号发送装置111可以是DAC(数模转换器)，其被配置为将作为数字信号的内部信号IS1的比特位流转换为作为模拟电压的Tx信号TS。信号接收装置112可以检测Tx信号TS的电压电平，并且从Tx信号TS恢复比特位流。信号接收装置112可以从Tx信号TS恢复符号，并且基于符号生成内部信号IS1的比特位流。信号接收装置112可以是ADC(模数转换器)，其被配置为将作为模拟电压的Tx信号TS转换为作为数字信号的比特位流。

第二半导体设备120可以包括信号发送装置121和信号接收装置122。信号发送装置121和信号接收装置122可以通过焊盘123耦接至Tx信号总线101。信号发送装置121可以接收第二半导体设备120的内部信号IS2，并且将基于内部信号IS2生成的Tx信号TS通过焊盘123和Tx信号总线101发送至第一半导体设备110。信号接收装置122可以接收通过Tx信号总线101和焊盘123发送的Tx信号TS，并且基于Tx信号TS生成内部信号IS2。例如，信号发送装置121可以根据基于内部信号IS2的比特位流生成的符号的状态来生成具有第一至第四电压电平中的一个电压电平的Tx信号TS。信号发送装置121可以是DAC，其被配置为将作为数字信号的内部信号IS2的比特位流转换为作为模拟电压的Tx信号TS。信号接收装置122可以检测Tx信号TS的电压电平，并且从Tx信号TS恢复比特位流。信号接收装置122可以从Tx信号Ts恢复符号，并且基于符号生成内部信号IS2的比特位流。信号接收装置122可以是ADC，其被配置为将作为模拟电压的Tx信号TS转换为作为数字信号的比特位流。

图2是图示根据实施方式的发送和接收系统200的配置的示图。参照图2，发送和接收系统200可以包括信号发送装置210和信号接收装置220。信号发送装置210可以将Tx信号TS发送到信号接收装置220，并且信号接收装置220可以接收从信号发送装置210发送的Tx信号TS。信号发送装置210可以安装在与其中安装有信号接收装置220的半导体设备不同的半导体设备中。信号发送装置210可被应用为图1中所示的信号发送装置111和121中的每一个，而信号接收装置220可被应用为图1所示的信号接收装置112和122中的每一个。在一个实施方式中，信号发送装置210可以安装在与信号接收装置220相同的半导体设备中。信号发送装置210可以生成对应于输出数据流DO<0:7>的符号。每个符号可以包括两个比特位。信号发送装置210可以基于符号生成Tx信号TS，并将Tx信号TS发送到信号接收装置220。如图1所示，Tx信号TS可以是具有多个电压电平的多电平信号。信号接收装置220可接收Tx信号TS，并从Tx信号TS恢复符号。信号接收装置220可以基于恢复的符号生成输入数据流DI<0:7>。

信号发送装置210可以包括输出控制电路211和发送电路212。输出控制电路211可以接收输出数据流DO<0:7>。输出数据流DO<0:7>可包括连续数据比特位。例如，输出数据流DO<0:7>可以包括8比特位数据，但是输出数据流DO<0:7>中包括的数据比特位的数量不受限制。输出控制电路211可基于输出数据流DO<0:7>生成多个符号。例如，当多个符号均包括两比特位时，输出控制电路211可以从8比特位数据生成四个符号。这四个符号均可以包括第一比特位和第二比特位。第一比特位可以是最高有效比特位，而第二比特位可以是最低有效比特位。输出控制电路211可以通过对四个符号进行编码来生成四个编码符号ME<0:3>和LE<0:3>。输出控制电路211可以提供四个编码符号ME<0:3>和LE<0:3>作为第一输出控制信号MSBO和第二输出控制信号LSBO。输出控制电路可顺次提供四个编码符号的第一比特位ME<0:3>作为第一输出控制信号MSBO，并顺次提供四个编码符号的第二比特位LE<0:3>作为第二输出控制信号LSBO。

当四个符号之间存在最大转变时，输出控制电路211可以将四个符号的第二比特位的逻辑电平反相。此外，输出控制电路211可以在将四个符号的第二比特位的逻辑电平反相时生成反相标志信号LSBI。在符号之间存在最大转变可以指示彼此相邻的至少两个符号从一种边界状态改变为另一种边界状态。结合图1参照图2，在当前符号具有第一状态而下一符号具有第四状态时，可能出现最大转变。或者，在当前符号具有第四状态并且下一符号具有第一状态时，可能出现最大转变。当符号之间存在最大转变时，基于符号生成的Tx信号TS可能需要从一个边界电压电平上升或下降到相反的边界电压电平。当符号之间存在最大转变时，Tx信号TS可以从第一电压电平上升至第四电压电平或者从第四电压电平下降至第一电压电平。当在信号发送装置210在高速和低功率环境中操作的情况下存在最大转变时，Tx信号TS可能无法在预定时间内充分达到目标电压电平。当Tx信号TS未充分达到目标电压电平时，Tx信号TS的有效窗口可能会减小，并且信号接收装置220可能无法准确地接收Tx信号TS。当四个符号之间存在最大转变时，输出控制电路211可对四个符号进行编码，并基于编码符号生成Tx信号TS，从而防止Tx信号TS的电压电平变为最大或完全摆动。如本文所用的关于诸如预定时间的参数的词语“预定”意味着在参数被用于处理或算法之前参数的值确定。对于一些实施方式，在处理或算法开始之前参数的值确定。在其他实施方式中，在处理或算法期间但在参数用于处理或算法之前参数的值确定。

尽管因为在四个符号之间存在最大转变导致四个符号的第二比特位的逻辑电平被反相，但是包括反相的第二比特位的四个符号之间也可存在最大转变。当即使在第二比特位的逻辑电平被反相之后也存在最大转变时，输出控制电路211可以将边缘符号的第二比特位的逻辑电平重新反相，从而生成四个编码符号ME<0:3>和LE<0:3>。边缘符号可以指示四个符号中的位于边缘处的符号。例如，当四个符号顺次包括第一至第四符号时，边缘符号可以指示第一和第四符号。

发送电路212可以基于第一输出控制信号和第二输出控制信号MSBO和LSBO生成Tx信号TS，并通过第一信号发送线201将Tx信号TS发送到信号接收装置220。发送电路212可以通过第二信号发送线202将反相标志信号LSBI发送到信号接收装置220。发送电路212可以包括第一发送器212-1和第二发送器212-2。第一发送器212-1可以从输出控制电路211接收第一输出控制信号和第二输出控制信号MSBO和LSBO，并基于第一输出控制信号和第二输出控制信号MSBO和LSBO驱动第一信号发送线201，以便发送Tx信号TS。第二发送器212-2可以从输出控制电路211接收反相标志信号LSBI，并通过第二信号发送线202发送反相标志信号LSBI。

信号接收装置220可以包括接收电路221和输入控制电路222。接收电路221可以耦接至第一和第二信号发送线201和202，并接收分别通过第一和第二信号发送线201和202发送的Tx信号TS和反相标志信号LSBI。接收电路221可检测Tx信号TS的电压电平，并生成Rx(接收)符号MR<0:3>和LR<0:3>。例如，接收电路221可顺次接收四个Tx信号TS，并生成四个Rx符号MR<0:3>和LR<0:3>。接收电路221可以接收反相标志信号LSBI，并将反相标志信号LSBI提供给输入控制电路222。在一个实施方式中，接收电路221可以包括第一接收器221-1和第二接收器221-2。

输入控制电路222可以从接收电路221接收四个Rx符号MR<0:3>和LR<0:3>以及反相标志信号LSBI。输入控制电路222可以基于Rx符号MR<0:3>和LR<0:3>以及反相标志信号LSBI恢复通过输出控制电路211生成的四个符号。输入控制电路222可以通过解码四个Rx符号MR<0:3>和LR<0:3>来生成四个解码符号。输入控制电路222可基于四个解码符号生成输入数据流DI<0:7>。输入控制电路222可以通过基于反相标志信号LSBI将四个Rx符号MR<0:3>和LR<0:3>的第二比特位的逻辑电平反相来生成解码符号。当在四个Rx符号的第二比特位的逻辑电平反相之后在四个Rx符号MR<0:3>和LR<0:3>之间不存在最大转变时，输入控制电路222可以将四个Rx符号MR<0:3>和LR<0:3>中的边缘符号的第二比特位的逻辑电平重新反相。输入控制电路222基于反相标志信号LSBI将四个Rx符号MR<0:3>和LR<0:3>的第二比特位的逻辑电平反相的操作可以指示对已被输出控制电路211反相的四个符号的第二比特位的逻辑电平进行解码的操作。输入控制电路222在将四个Rx符号MR<0:3>和LR<0:3>的第二比特位反相之后将边缘符号的第二比特位的逻辑电平重新反相的操作可以指示对已被输出控制电路211在四个符号的第二比特位的逻辑电平被反相之后重新反相的边缘符号的第二比特位的逻辑电平进行解码的操作。因此，输入控制电路222可以与输出控制电路211互补地操作，并生成具有与基于输出数据流DO<<0:7>生成的符号相同的值的解码符号。输入控制电路222可基于四个解码符号生成输入数据流DI<0:7>。输入数据流DI<0:7>可具有与输出数据流DO<0:7>实质上相同的逻辑值。

图3是图示图2所示的信号发送装置210的操作的流程图。参照图2和图3，根据本实施方式的信号发送装置210可以如下操作。信号发送装置210可对用于生成Tx信号TS的符号进行编码，以便防止通过第一信号发送线201发送的Tx信号TS的电压电平变为最大或完全摆动。在步骤S31中，输出控制电路211可以从包括八比特位的输出数据流DO<0:7>生成四个符号。这四个符号均可以包括第一比特位和第二比特位。在步骤S32中，输出控制电路211可以确定在四个符号之间是否存在最大转变。当确定结果指示不存在最大转变时(步骤S32为“否”)，在步骤S33中，输出控制电路211可禁止反相标志信号LSBI，并提供从输出数据流DO<0:7>生成的四个符号作为四个编码符号ME<0:3>和LE<0:3>。在步骤S34中，发送电路212可以不仅基于具有与四个符号相同的值的四个编码符号ME<0:3>和LE<0:3>通过第一信号发送线201顺次发送四个Tx信号TS，而且通过第二信号发送线202发送禁止的反相标志信号LSBI。

当步骤S32的确定结果指示存在最大转变时(步骤S32为“是”)，在步骤S35中，输出控制电路211可以使能反相标志信号LSBI，并将四个符号的第二比特位的逻辑电平反相。在步骤S36中，输出控制电路211可以在四个符号的第二比特位的逻辑电平被反相之后，重新确定在包括反相的第二比特位的四个符号之间是否存在最大转变。当重新确定结果指示不存在最大转变时(步骤S36为“否”)，在步骤S37中，输出控制电路211可以提供包括反相的第二比特位的四个符号作为四个编码符号ME<0:3>和LE<0:3>。发送电路212可以不仅基于包括反相的第二比特位的四个符号通过第一信号发送线201顺次发送四个Tx信号TS，而且通过第二信号发送线202发送使能的反相标志信号LSBI。

当步骤S36的重新确定结果指示存在最大转变时(步骤S36为“是”)，在步骤S38中，输出控制电路211可以将四个符号中的边缘符号的第二比特位的逻辑电平重新反相。因此，四个符号中的边缘符号可具有与从输出数据流DO<0:7>生成的相应符号相同的值。由于四个符号中的不是边缘符号的其他符号的第二比特位的逻辑电平被反相，因此其他符号可以具有与从输出数据流DO<0:7>生成的相应符号的值不同的值。输出控制电路211可以将均包括重新反相的第二比特位的两个边缘符号和均包括反相的第二比特位的另外两个符号生成作为四个编码符号ME<0:3>和LE<0:3>。发送电路212可以不仅根据四个编码符号ME<0:3>和LE<0:3>通过第一信号发送线201顺次发送四个Tx信号TS，而且通过第二信号发送线202发送使能的反相标志信号LSBI。

图4是图示图2所示的信号接收装置220的操作的流程图。参照图2至图4，根据本实施方式的信号接收装置220可以如下操作。信号接收装置220可与信号发送装置210的编码方法互补地解码从Tx信号TS生成的符号，以便输入数据流DI<0:7>具有与输出数据流DO<0:7>相同的逻辑值。在步骤S41中，接收电路221可以通过第一信号发送线201顺次接收从信号发送装置210发送的四个Tx信号TS。接收电路221可以通过第二信号发送线202接收从信号发送装置210发送的反相标志信号LSBI。接收电路221可以通过将Tx信号TS与多个参考电压进行比较来生成多个电压检测信号。接收电路221可基于多个电压检测信号生成四个Rx符号MR<0:3>和LR<0:3>。

在步骤S42中，接收电路221可以确定反相标志信号LSBI是否被使能。当确定结果指示反相标志信号LSBI被禁止时(步骤S42为“否”)，在步骤S43中，输入控制电路222可提供四个Rx符号MR<0:3>和LR<0:3>作为四个解码符号。输入控制电路222可基于四个Rx符号恢复8比特位输入数据流DI<0:7>。

当步骤S42的确定结果指示反相标志信号被使能时(步骤S42为“是”)，在步骤S44中，输入控制电路222可将四个Rx符号的第二比特位的逻辑电平反相。在步骤S45中，输入控制电路222可以确定在包括反相的第二比特位的四个Rx符号之间是否存在最大转变。当确定结果指示存在最大转变时(步骤S45为“是”)，输入控制电路222可以确定边缘符号的第二比特位没有被输出控制电路211重新反相。在步骤S46中，输入控制电路222可以提供包括反相的第二比特位的四个Rx符号作为四个解码符号。输入控制电路222可以基于包括反相的第二比特位的四个Rx符号来恢复8比特位输入数据流DI<0:7>。

当步骤S45的确定结果指示不存在最大转变时(步骤S45为“否”)，输入控制电路222可以确定边缘符号的第二比特位被输出控制电路211重新反相了。在步骤S47中，输入控制电路222可以重新反相四个Rx符号中的边缘符号的第二比特位的逻辑电平。因此，四个Rx符号中的边缘符号可以具有与从Tx信号TS生成的相应Rx符号的值相同的值。由于不是边缘符号的其他Rx符号的第二比特位的逻辑电平被反相，因此其他Rx符号可以具有与从Tx信号TS生成的相应Rx符号的值不同的值。输入控制电路222可以提供均包括重新反相的第二比特位的两个边缘符号和均包括反相的第二比特位的另外两个符号作为四个解码符号。输入控制电路222可以从四个解码符号恢复8比特位输入数据流DI<0:7>。

图5是图示图2所示的输出控制电路211的配置的框图。参照图5，输出控制电路211可包括编码电路510。编码电路510可接收第一至第四符号M<0:3>和L<0:3>，并通过根据在第一至第四符号M<0:3>和L<0:3>之间是否存在最大转变而对第一至第四符号M<0:3>和L<0:3>进行编码来生成第一至第四编码符号ME<0:3>和LE<0:3>。第一至第四符号M<0:3>和L<0:3>均可包括第一比特位和第二比特位。第一至第四符号M<0:3>和L<0:3>可基于输出数据流DO<0:7>生成。输出控制电路211还可以包括Tx符号生成电路520，以基于输出数据流DO<0:7>生成第一至第四符号M<0:3>和L<0:3>。Tx符号生成电路520可从8比特位输出数据流DO<0:7>生成第一至第四符号M<0:3>和L<0:3>。Tx符号生成电路520可以提供输出数据流的第一比特位DO<0>作为第一符号的第一比特位M<0>，并提供输出数据流的第二比特位DO<1>作为第一符号的第二比特位L<0>。Tx符号生成电路520可以提供输出数据流的第三比特位DO<2>作为第二符号的第一比特位M<1>，并提供输出数据流的第四比特位DO<3>作为第二符号的第二比特位L<1>。Tx符号生成电路520可以提供输出数据流的第五比特位DO<4>作为第三符号的第一比特位M<2>，并提供输出数据流的第六比特位DO<5>作为第三符号的第二比特位L<2>。Tx符号生成电路520可以提供输出数据流的第七比特位DO<6>作为第四符号的第一比特位M<3>，并提供输出数据流的第八比特位DO<7>作为第四符号的第二比特位L<3>。

编码电路510可检测第一至第四符号M<0:3>和L<0:3>之间是否存在最大转变，并根据是否存在最大转变而将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。当不存在最大转变时，编码电路510可不将第一至第四符号的第二比特位L<0:3>的逻辑电平反相，而是提供第一至第四符号M<0:3>和L<0:3>作为第一至第四编码符号ME<0:3>和LE<0:3>。当存在最大转变时，编码电路510可以使能反相标志信号LSBI，并且将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。例如，编码电路510可以将反相标志信号LSBI使能为高逻辑电平。编码电路510可以将第一至第四符号的第二比特位L<0:3>的逻辑电平反相，然后重新确定在包括反相的第二比特位的第一至第四符号之间是否存在最大转变。当不存在最大转变时，编码电路510可以提供包括反相的第二比特位的第一至第四符号作为第一至第四编码符号ME<0:3>和LE<0:3>。当存在最大转变时，编码电路510可以将与第一至第四符号中的边缘符号相对应的第一和第四符号的第二比特位L<0>和L<3>重新反相。因此，第一和第四编码符号ME<0>、LE<0>、ME<3>和LE<3>可以具有与从输出数据流DO<0:7>生成的第一和第四符号M<0>、L<0>、M<3>和L<3>相同的值。第二和第三编码符号ME<1>、LE<1>、ME<2>和LE<2>可以具有与第二比特位的逻辑电平被反相的第二和第三符号的值相同的值。

输出控制电路211还可以包括第一串行器531和第二串行器532。第一串行器531可以接收第一至第四编码符号的第一比特位ME<0:3>，并顺次输出第一至第四编码符号的第一比特位ME<0:3>作为第一输出控制信号MSBO。第一串行器531还可接收时钟信号CLK，并与时钟信号CLK同步地顺次输出第一至第四编码符号的第一比特位ME<0:3>作为第一输出控制信号MSBO。例如，第一串行器531可以与时钟信号CLK的第一边沿同步地输出第一编码符号的第一比特位ME<0>作为第一输出控制信号，并与时钟信号CLK的第二边沿同步地输出第二编码符号的第一比特位ME<1>作为第一输出控制信号MSBO。第一串行器531可以与时钟信号CLK的第三边沿同步地输出第三编码符号的第一比特位ME<2>作为第一输出控制信号MSBO，并与时钟信号CLK的第四边沿同步地输出第四编码符号的第一比特位ME<3>作为第一输出控制信号MSBO。

第二串行器532可以接收第一至第四编码符号的第二比特位LE<0:3>，并顺次输出第一至第四编码符号的第二比特位LE<0:3>作为第二输出控制信号LSBO。第二串行器532还可接收时钟信号CLK，并与时钟信号CLK同步地顺次输出第一至第四编码符号的第二比特位LE<0:3>作为第二输出控制信号LSBO。例如，第二串行器532可以与时钟信号CLK的第一边沿同步地输出第一编码符号的第二比特位LE<0>作为第二输出控制信号LSBO，并与时钟信号CLK的第二边沿同步地输出第二编码符号的第二比特位LE<1>作为第二输出控制信号LSBO。第二串行器532可以与时钟信号CLK的第三边沿同步地输出第三编码符号的第二比特位LE<2>作为第二输出控制信号LSBO，并与时钟信号CLK的第四边沿同步地输出第四编码符号的第二比特位LE<3>作为第二输出控制信号LSBO。

输出控制电路211还可以包括预驱动器540。预驱动器540可以耦接至第一和第二串行器531和532。预驱动器540可以通过延迟和驱动第一串行器531的输出来生成第一输出控制信号MSBO。预驱动器540可以通过延迟和驱动第二串行器532的输出来生成第二输出控制信号LSBO。

图6是图示图5所示的编码电路的配置的示图。参照图6，编码电路510可以包括第一检测电路610、比特位反相电路640、第二检测电路650和比特位重新反相电路670。第一检测电路610可以通过检测在第一至第四符号M<0:3>和L<0:3>之间是否存在最大转变来生成反相标志信号LSBI。第一检测电路610可以通过检测第一至第四符号的第一比特位M<0:3>和第二比特位L<0:3>的逻辑电平来生成反相标志信号LSBI。第一检测电路610可以比较第一至第四符号的第一比特位和第二比特位M<0:3>和L<0:3>的逻辑电平，并比较相邻两个符号的第一比特位和第二比特位的逻辑电平。第一检测电路610可基于比较结果使能反相标志信号LSBI。比特位反相电路640可以接收反相标志信号LSBI和第一至第四符号的第二比特位L<0:3>。比特位反相电路640可以基于反相标志信号LSBI将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。例如，当反相标志信号LSBI被使能为高逻辑电平时，比特位反相电路640可以将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。当反相标志信号LSBI被禁止为低逻辑电平时，比特位反相电路640可不将第一至第四符号的第二比特位L<0:3>的逻辑电平反相，而是保持第一至第四符号的第二比特位L<0:3>的逻辑电平。

第二检测电路650可以耦接至比特位反相电路640，并且接收从比特位反相电路640输出的反相的第二比特位。第二检测电路可以接收第一至第四符号的第一比特位M<0:3>。第二检测电路650可检测第一至第四符号的第一比特位M<0:3>和反相的第二比特位的逻辑电平，并根据是否存在最大转变来生成重新反相标志信号LSBIR。第二检测电路650可以将第一至第四符号的第一比特位M<0:3>与反相的第二比特位进行比较。第二检测电路650可以比较第一和第二符号的第一比特位M<0:3>和反相的第二比特位的逻辑电平。第二检测电路650可基于比较结果来使能重新反相标志信号LSBIR。比特位重新反相电路670可以接收重新反相标志信号LSBIR和第一和第四符号的反相的第二比特位。比特位重新反相电路670可以基于重新反相标志信号LSBIR而将第一和第四符号的第二比特位的反相的逻辑电平重新反相。例如，当重新反相标志信号LSBIR被使能为高逻辑电平时，比特位重新反相电路670可以将第一和第四符号的第二比特位的反相的逻辑电平重新反相。当重新反相标志信号LSBIR被禁止为低逻辑电平时，比特位重新反相电路670可不将第一和第四符号的第二比特位的反相的逻辑电平重新反相，而是保持第一和第四符号的第二比特位的反相的逻辑电平。

第一至第四符号的第一比特位M<0:3>可分别被提供为第一至第四编码符号的第一比特位ME<0:3>。第一符号的第一比特位M<0>可被提供为第一编码符号的第一比特位ME<0>，第二符号的第一比特位M<1>可被提供为第二编码符号的第一比特位ME<1>，第三符号的第一比特位M<2>可以被提供为第三编码符号的第一比特位ME<2>，并且第四符号的第一比特位M<3>可以被提供为第四编码符号的第一比特位ME<3>。从比特位反相电路640输出的第二和第三符号的反相的第二比特位可以分别提供为第二和第三编码符号的第二比特位LE<1>和LE<2>。第二符号的反相的第二比特位可被提供为第二编码符号的第二比特位LE<1>，并且第三符号的反相的第二比特位可被提供为第三编码符号的第二比特位LE<2>。从比特位重新反相电路670输出的第一和第四符号的重新反相的第二比特位可以分别被提供为第一和第四编码符号的第二比特位LE<0>和LE<3>。第一符号的重新反相的第二比特位可被提供为第一编码符号的第二比特位LE<0>，并且第四符号的重新反相的第二比特位可被提供为第四编码符号的第二比特位LE<3>。

第一检测电路610可以包括第一异或(XOR)门611、第一反相器612、第二异或门613、第二反相器614、第三异或门615、第一与非(NAND)门616、第四异或门621、第三反相器622、第五异或门623、第四反相器624、第六异或门625、第二与非门626、第七异或门631、第五反相器632、第八异或门633、第六反相器634、第九异或门635、第三与非门636和第四与非门637。第一异或门611可以接收第一符号的第一和第二比特位M<0>和L<0>，并比较第一符号的第一和第二比特位M<0>和L<0>的逻辑电平。第一反相器612可以将第一异或门611的输出的逻辑电平反相。第二异或门613可以接收第二符号的第一和第二比特位M<1>和L<1>，并比较第二符号的第一和第二比特位M<1>和L<1>的逻辑电平。第二反相器614可以将第二异或门613的输出的逻辑电平反相。第三异或门615可以接收第一符号的第二比特位L<0>和第二符号的第二比特位L<1>，比较第一符号的第二比特位L<0>和第二符号的第二比特位L<1>的逻辑电平。第一与非门616可以对第一反相器612、第二反相器614和第三异或门615的输出执行与非运算。

第四异或门621可以接收第二符号的第一和第二比特位M<1>和L<1>，并比较第二符号的第一和第二比特位M<1>和L<1>的逻辑电平。第三反相器622可以将第四异或门621的输出的逻辑电平反相。第五异或门623可以接收第三符号的第一和第二比特位M<2>和L<2>，并比较第三符号的第一和第二比特位M<2>和L<2>逻辑电平。第四反相器624可以将第五异或门623的输出的逻辑电平反相。第六异或门625可以接收第二符号的第二比特位L<1>和第三符号的第二比特位L<2>，并比较第二符号的第二比特位L<1>和第三符号的第二比特位L<2>的逻辑电平。第二与非门626可以对第三反相器622、第四反相器624和第六异或门625的输出执行与非运算。

第七异或门631可以接收第三符号的第一和第二比特位M<2>和L<2>，并比较第三符号的第一和第二比特位M<2>和L<2>的逻辑电平。第五反相器632可以将第七异或门631的输出的逻辑电平反相。第八异或门633可以接收第四符号的第一和第二比特位M<3>和L<3>，并比较第四符号的第一和第二比特位M<3>和L<3>的逻辑电平。第六反相器634可以将第八异或门633的输出的逻辑电平反相。第九异或门635可以接收第三符号的第二比特位L<2>和第四符号的第二比特位L<3>，并比较第三符号的第二比特位L<2>和第四符号的第二比特位L<3>的逻辑电平。第三与非门636可以对第五反相器632、第六反相器634和第九异或门635的输出执行与非运算。第四与非门637可以接收第一至第三与非门616、626和636的输出，并通过对第一至第三与非门616、626和636的输出执行与非运算来生成反相标志信号LSBI。

比特位反相电路640可以包括第一异或门641、第二异或门642、第三异或门643和第四异或门644。第一异或门641可以接收第一符号的第二比特位L<0>和反相标志信号LSBI。第一异或门641可以在反相标志信号LSBI处于高逻辑电平时将第一符号的第二比特位L<0>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第一符号的第二比特位L<0>的逻辑电平。第二异或门642可以接收第二符号的第二比特位L<1>和反相标志信号LSBI。第二异或门642可以在反相标志信号LSBI处于高逻辑电平时将第二符号的第二比特位L<1>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第二符号的第二比特位L<1>的逻辑电平。第三异或门643可以接收第三符号的第二比特位L<2>和反相标志信号LSBI。第三异或门643可以在反相标志信号LSBI处于高逻辑电平时将第三符号的第二比特位L<2>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第三符号的第二比特位L<2>的逻辑电平。第四异或门644可以接收第四符号的第二比特位L<3>和反相标志信号LSBI。第四异或门644可以在反相标志信号LSBI处于高逻辑电平时将第四符号的第二比特位L<3>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第四符号的第二比特位L<3>的逻辑电平。第二异或门642的输出可以被提供为第二编码符号的第二比特位LE<1>，并且第三异或门643的输出可以被提供为第三编码符号的第二比特位LE<2>。

第二检测电路650可以包括第一异或门651、第二异或门652、第一反相器653、第三异或门654、第二反相器655、第一与非门656、第四异或门661、第三反相器662、第五异或门663、第四反相器664、第六异或门665、第二与非门666和第三与非门667。第一异或门651可以接收第一符号的第一比特位M<0>和第二符号的第一比特位M<1>，并比较第一符号的第一比特位M<0>和第二符号的第一比特位M<1>的逻辑电平。第二异或门652可以接收比特位反相电路640的第一异或门641的输出L0和第一符号的第一比特位M<0>，并比较第一异或门641的输出L0和第一符号的第一比特位M<0>的逻辑电平。第一反相器653可以将第二异或门652的输出的逻辑电平反相。第三异或门654可以接收比特位反相电路640的第二异或门642的输出LE<1>和第二符号的第一比特位M<1>，并比较第二异或门642的输出LE<1>和第二符号的第一比特位M<1>的逻辑电平。第二反相器655可以将第三异或门654的输出的逻辑电平反相。第一与非门656可以接收第一异或门651、第一反相器653和第二反相器655的输出，并对第一异或门651、第一反相器653和第二反相器655的输出执行与非运算。

第四异或门661可以接收比特位反相电路640的第三异或门643的输出LE<2>和第三符号的第一比特位M<2>，并比较第三异或门643的输出LE<2>和第三符号的第一比特位M<2>的逻辑电平。第三反相器662可以将第四异或门661的输出的逻辑电平反相。第五异或门663可以接收比特位反相电路640的第四异或门644的输出L3和第四符号的第一比特位M<3>，并比较第四异或门644的输出L3和第四符号的第一比特位M<3>的逻辑电平。第四反相器664可以将第五异或门663的输出的逻辑电平反相。第六异或门665可以接收第三符号的第一比特位M<2>和第四符号的第一比特位M<3>，并比较第三符号的第一比特位M<2>和第四符号的第一比特位M<3>的逻辑电平。第二与非门666可以接收第三反相器662、第四反相器664和第六异或门665的输出，并对第三反相器662、第四反相器664和第六异或门665的输出执行与非运算。第三与非门667可以接收第一与非门656和第二与非门666的输出，并通过对第一与非门656和第二与非门666的输出执行与非运算来生成重新反相标志信号LSBIR。

比特位重新反相电路670可以包括第一异或门671和第二异或门672。第一异或门671可以接收比特位反相电路640的第一异或门641的输出L0和重新反相标志信号LSBIR。第一异或门671可以在重新反相标志信号LSBIR处于高逻辑电平时将比特位反相电路640的第一异或门641的输出L0的逻辑电平反相，而在重新反相标志信号LSBIR处于低逻辑电平时保持比特位反相电路640的第一异或门641的输出L0的逻辑电平。第二异或门672可以接收比特位反相电路640的第四异或门644的输出L3和重新反相标志信号LSBIR。第二异或门672可以在重新反相标志信号LSBIR处于高逻辑电平时将比特位反相电路640的第四异或门644的输出L3的逻辑电平反相，而在重新反相标志信号LSBIR处于低逻辑电平时保持比特位反相电路640的第四异或门644的输出L3的逻辑电平。第一异或门671的输出可以被提供为第一编码符号的第二比特位LE<0>，并且第二异或门672的输出可以被提供为第四编码符号的第二比特位LE<3>。

图7是图示图2所示的第一发送器212-1的配置的示图。参照图7，第一发送器212-1可以包括第一输出驱动器710和第二输出驱动器720。第一输出驱动器710可以接收第一输出控制信号MSBO，并基于第一输出控制信号MSBO上拉或下拉输出节点ON。Tx信号TS可以通过输出节点ON输出。第一输出驱动器710可以接收第一电源电压VD1和第二电源电压VD2。第二电源电压VD2可以具有比第一电源电压VD1低的电压电平。第一输出驱动器710可以基于第一输出控制信号MSBO将输出节点ON上拉至第一电源电压VD1或将输出节点ON下拉至第二电源电压VD2。第二输出驱动器720可以接收第二输出控制信号LSBO，并基于第二输出控制信号LSBO上拉或下拉输出节点ON。第二输出驱动器720可以接收第一电源电压VD1和第二电源电压VD2。第二输出驱动器720可以基于第二输出控制信号LSBO将输出节点ON上拉至第一电源电压VD1或将输出节点ON下拉至第二电源电压VD2。第一输出驱动器710上拉或下拉输出节点ON的驱动力可以大于第二输出驱动器720上拉或下拉输出节点ON的驱动力。

第一输出驱动器710可以包括第一晶体管711和第二晶体管712。第一晶体管711可以是P沟道MOS晶体管，而第二晶体管712可以是N沟道MOS晶体管。第一晶体管711可以具有被配置为接收第一电源电压VD1的源极、耦接至输出节点ON的漏极以及被配置为接收第一输出控制信号MSBO的栅极。第二晶体管712可以具有耦接至输出节点ON的漏极、被配置为接收第二电源电压VD2的源极以及被配置为接收第一输出控制信号MSBO的栅极。第二输出驱动器720可以包括第三晶体管721和第四晶体管722。第三晶体管721可以是P沟道MOS晶体管，而第四晶体管722可以是N沟道MOS晶体管。第三晶体管721可以具有被配置为接收第一电源电压VD1的源极、耦接至输出节点ON的漏极以及被配置为接收第二输出控制信号LSBO的栅极。第四晶体管722可以具有耦接至输出节点ON的漏极、被配置为接收第二电源电压VD2的源极以及被配置为接收第二输出控制信号LSBO的栅极。第一晶体管711的电流驱动力和/或尺寸可以大于第三晶体管721的电流驱动力和/或尺寸。该尺寸可以对应于相应晶体管中的沟道宽度与沟道长度之比(W/L比)。第二晶体管712的电流驱动力和/或尺寸可以大于第四晶体管722的电流驱动力和/或尺寸。

图8是图示图2所示的第一接收器221-1的配置的示图。参照图8，第一接收器221-1可以包括第一比较器811、第二比较器812、第三比较器813和Rx符号生成电路820。第一比较器811可以接收Tx信号TS和第一参考电压VRL。第一比较器811可以通过比较Tx信号TS和第一参考电压VRL的电压电平来生成第一电压检测信号OL。第二比较器812可以接收Tx信号TS和第二参考电压VRC。第二比较器812可以通过比较Tx信号TS和第二参考电压VRC的电压电平来生成第二电压检测信号OC。第三比较器813可以接收Tx信号TS和第三参考电压VRH。第三比较器813可以通过比较Tx信号TS和第三参考电压VRH的电压电平来生成第三电压检测信号OH。第一参考电压VRL可以具有比第二参考电压VRC低的电压电平，并且第二参考电压VRC可以具有比第三参考电压VRH低的电压电平。结合图1参照图8，第一参考电压VRL可以具有在第一电压电平V1和第二电压电平V2之间的电压电平，第二参考电压VRC可以具有在第二电压电平V2和第三电压电平V3之间的电压电平，并且第三参考电压VRH可以具有在第三电压电平V3和第四电压电平V4之间的电压电平。因此，通过第一至第三比较器811至813生成的第一至第三电压检测信号OL、OC和OH可以指定Tx信号TS的电压电平。

Rx符号生成电路820可接收第一至第三电压检测信号OL、OC和OH，并基于第一至第三电压检测信号OL、OC和OH生成Rx符号。例如，当第一至第三电压检测信号OL、OC和OH全部被禁止时，可以确定Tx信号TS具有第一电压电平V1，并且Rx符号生成电路820可以生成Rx符号的处于高逻辑电平的第一和第二比特位MR和LR。当第一电压检测信号OL被使能而第二和第三电压检测信号OC和OH被禁止时，可以确定Tx信号TS具有第二电压电平V2，并且Rx符号生成电路820可以生成Rx符号的处于高逻辑电平的第一比特位MR，并且生成Rx符号的处于低逻辑电平的第二比特位LR。当第一和第二电压检测信号OL和OC被使能并且第三电压检测信号OH被禁止时，可以确定Tx信号TS具有第三电压电平V3，并且Rx符号生成电路820可以生成Rx符号的具有低逻辑电平的第一比特位MR，并且生成Rx符号的处于高逻辑电平的第二比特位LR。当第一至第三电压检测信号OL、OC和OH全部被使能时，可以确定Tx信号TS具有第四电压电平V4，并且Rx符号生成电路820可以生成Rx符号的处于低逻辑电平的第一和第二比特位MR和LR。

图9是示出图2所示的输入控制电路222的配置的示图。参照图9，输入控制电路222可包括解码电路910。解码电路910可顺次接收第一至第四Rx符号MR<0:3>和LR<0:3>，并接收反相标志信号LSBI。解码电路910可基于第一至第四Rx符号MR<0:3>和LR<0:3>以及反相标志信号LSBI生成第一至第四解码符号MD<0:3>和LD<0:3>。第一至第四解码符号MD<0:3>和LD<0:3>可以被提供为8比特位输入数据流DI<0:7>。输入控制电路222还可包括数据恢复电路920。数据恢复电路920可基于第一至第四解码符号MD<0:3>和LD<0:3>生成输入数据流DI<0:7>。数据恢复电路920可以提供第一至第四解码符号的第一和第二比特位MD<0:3>和LD<0:3>分别作为输入数据流的第一至第八比特位DI<0:7>。数据恢复电路920可以提供第一解码符号的第一比特位MD<0>作为输入数据流的第一比特位DI<0>，并提供第一解码符号的第二比特位LD<0>作为输入数据流的第二比特位DI<0>。数据恢复电路920可以提供第二解码符号的第一比特位MD<1>作为输入数据流的第三比特位DI<2>，并提供第二解码符号的第二比特位LD<1>作为输入数据流的第四比特位DI<3>。数据恢复电路920可以提供第三解码符号的第一比特位MD<2>作为输入数据流的第五比特位DI<4>，并且提供第三解码符号的第二比特位LD<2>作为输入数据流的第六比特位DI<5>。数据恢复电路920可以提供第四解码符号的第一比特位MD<3>作为输入数据流的第七比特位DI<6>，并提供第四解码符号的第二比特位LD<3>作为输入数据流的第八比特位DI<7>。

解码电路910可以基于反相标志信号LSBI将第一至第四Rx符号的第二比特位LD<0:3>的逻辑电平反相。当反相标志信号LSBI被使能时，解码电路910可以将第一至第四Rx符号的第二比特位LD<0:3>的逻辑电平反相。当反相标志信号LSBI被禁止时，解码电路910可以不反相第一至第四Rx符号的第二比特位LD<0:3>的逻辑电平，而是保持第二比特位LD<0:3>的逻辑电平。解码电路910可以反相第一至第四Rx符号的第二比特位的逻辑电平，检测在包括反相的第二比特位的第一至第四Rx符号之间是否存在最大转变，并且根据是否存在最大转变将第一和第四Rx符号的第二比特位重新反相。当不存在最大转变时，解码电路910可以将第一和第四Rx符号的反相的第二比特位的逻辑电平重新反相。当存在最大转变时，解码电路910可不将第一和第四Rx符号的反相的第二比特位的逻辑电平重新反相，而是保持反相的第二比特位的逻辑电平。

输入控制电路222还可以包括第一解串器931和第二解串器932。第一和第二解串器931和932可以顺次地接收从如图8所示的Rx符号生成电路820输出的多个Rx符号MR和LR，并且从多个Rx符号MR和LR生成第一至第四Rx符号MR<0:3>和LR<0:3>。第一解串器931可以从多个Rx符号的第一比特位MR生成第一至第四Rx符号的第一比特位MR<0:3>。第一解串器931还可接收时钟信号CLK，并与时钟信号CLK同步地提供多个Rx符号的第一比特位MR作为第一至第四Rx符号的第一比特位MR<0:3>。例如，第一解串器931可以与时钟信号CLK的第一边沿同步地输出第一次生成的Rx符号的第一比特位MR作为第一Rx符号的第一比特位MR<0>，并且与时钟信号CLK的第二边沿同步地输出第二次生成的Rx符号的第一比特位MR作为的第二Rx符号的第一比特位MR<1>。第一解串器931可以与时钟信号CLK的第三边沿同步地输出第三次生成的Rx符号的第一比特位MR作为第三Rx符号的第一比特位MR<2>，并且与时钟信号CLK的第四边沿同步地输出第四次生成的Rx符号的第一比特位MR作为第四Rx符号的第一比特位MR<3>。

第二解串器932可以从多个Rx符号的第二比特位LR生成第一至第四Rx符号的第二比特位LR<0:3>。第二解串器932还可接收时钟信号CLK，并与时钟信号CLK同步地提供多个Rx符号的第二比特位LR作为第一至第四Rx符号的第二比特位LR<0:3>。例如，第二解串器932可以与时钟信号CLK的第一边沿同步地输出第一次生成的Rx符号的第二比特位LR作为第一Rx符号的第二比特位LR<0>，并且与时钟信号CLK的第二边沿同步地输出第二次生成的Rx符号的第二比特位LR作为第二Rx符号的第二比特位LR<1>。第二解串器932可以与时钟信号CLK的第三边沿同步地输出第三次生成的Rx符号的第二比特位LR作为第三Rx符号的第二比特位LR<2>，并且与时钟信号CLK的第四边沿同步地输出第四次生成的Rx符号的第二比特位LR作为第四Rx符号的第二比特位LR<3>。

图10是图示图9所示的解码电路910的配置的示图。参照图10，解码电路910可以包括比特位反相电路1010、检测电路1020和比特位重新反相电路1060。比特位反相电路1010可以接收反相标志信号LSBI和第一至第四Rx符号的第二比特位LR<0:3>。比特位反相电路1010可以基于反相标志信号LSBI将第一至第四Rx符号的第二比特位LR<0:3>的逻辑电平反相。当反相标志信号LSBI被使能时，比特位反相电路1010可以将第一至第四Rx符号的第二比特位LR<0:3>的逻辑电平反相。当反相标志信号LSBI被禁止时，比特位反相电路1010可以不将第一至第四Rx符号的第二比特位LR<0:3>的逻辑电平反相，而是保持第二比特位LR<0:3>的逻辑电平。

检测电路1020可以接收从比特位反相电路1010输出的反相的第二比特位和第一至第四符号的第一比特位MR<0:3>。检测电路1020可以通过比较第一至第四符号的第一比特位MR<0:3>和反相的第二比特位的逻辑电平来生成重新反相标志信号LSBIR'。检测电路1020可以比较第一至第四Rx符号的第一比特位和反相的第二比特位的逻辑电平，并比较相邻Rx符号的反相的第二比特位的逻辑电平。比特位重新反相电路1060可以接收重新反相标志信号LSBIR'以及第一和第四Rx符号的反相的第二比特位。当重新反相标志信号LSBIR'被使能时，比特位重新反相电路1060可以将第一和第四Rx符号的反相的第二比特位重新反相。当重新反相标志信号LSBIR'被禁止时，比特位重新反相电路1060可以不将第一和第四Rx符号的反相的第二比特位重新反相，并保持反相的第二比特位的逻辑电平。

第一至第四Rx符号的第一比特位MR<0:3>可分别被提供为第一至第四解码符号的第一比特位MD<0:3>。第一Rx符号的第一比特位MR<0>可以被提供为第一解码符号的第一比特位MD<0>，并且第二Rx符号的第一比特位MR<1>可以被提供为第二解码符号的第一比特位MD<1>。第三Rx符号的第一比特位MR<2>可以被提供为第三解码符号的第一比特位MD<2>，并且第四Rx符号的第一比特位MR<3>可以被提供为第四解码符号的第一比特位MD<3>。从比特位反相电路1010输出的第二和第三Rx符号的反相的第二比特位可以分别被提供为第二和第三解码符号的第二比特位LD<2:3>。第二Rx符号的反相的第二比特位可以被提供为第二解码符号的第二比特位LD<2>，并且第三Rx符号的反相的第二比特位可以被提供为第三解码符号的第二比特位LD<3>。从比特位重新反相电路1060输出的第一和第四Rx符号的重新反相的第二比特位可以分别被提供为第一和第四解码符号的第二比特位LD<0>和LD<3>。第一Rx符号的重新反相的第二比特位可以被提供为第一解码符号的第二比特位LD<0>，并且第四Rx符号的重新反相的第二比特位可以被提供为第四解码符号的第二比特位LD<3>。

比特位反相电路1010可以包括第一异或门1011、第二异或门1012、第三异或门1013和第四异或门1014。第一异或门1011可以接收第一Rx符号的第二比特位LR<0>和反相标志信号LSBI。第一异或门1011可以在反相标志信号LSBI处于高逻辑电平时将第一Rx符号的第二比特位LR<0>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第一Rx符号的第二比特位LR<0>的逻辑电平。第二异或门1012可以接收第二Rx符号的第二比特位LR<1>和反相标志信号LSBI。第二异或门1012可以在反相标志信号LSBI处于高逻辑电平时将第二Rx符号的第二比特位LR<1>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第二Rx符号的第二比特位LR<1>的逻辑电平。第三异或门1013可以接收第三Rx符号的第二比特位LR<2>和反相标志信号LSBI。第三异或门1013可以在反相标志信号LSBI处于高逻辑电平时将第三Rx符号的第二比特位LR<2>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第三Rx符号的第二比特位LR<2>的逻辑电平。第四异或门1014可以接收第四Rx符号的第二比特位LR<3>和反相标志信号LSBI。第四异或门1014可以在反相标志信号LSBI处于高逻辑电平时将第四Rx符号的第二比特位LR<3>的逻辑电平反相，而在反相标志信号LSBI处于低逻辑电平时保持第四Rx符号的第二比特位LR<3>的逻辑电平。比特位反相电路1010的第二异或门1012的输出可以被提供为第二解码符号的第二比特位LD<1>，并且第三异或门1013的输出可以被提供为第三解码符号的第二比特位LD<2>。

检测电路1020可以包括第一异或门1021、第一反相器1022、第二异或门1023、第二反相器1024、第三异或门1025、第一与非门1026、第四异或门1031、第三反相器1032、第五异或门1033、第四反相器1034、第六异或门1035、第二与非门1036、第七异或门1041、第五反相器1042、第八异或门1043、第六反相器1044、第九异或门1045、第三与非门1046、第四与非门1047、第七反相器1048、第五与非门1051和第八反相器1052。第一异或门1021可以接收第一Rx符号的第一比特位MR<0>和比特位反相电路1010的第一异或门1011的输出L0'，并比较第一Rx符号的第一比特位MR<0>和第一异或门1011的输出L0'的逻辑电平。第一反相器1022可以将第一异或门1011的输出的逻辑电平反相。第二异或门1023可以接收第二Rx符号的第一比特位MR<1>和比特位反相电路1010的第二异或门1012的输出LD<1>，并且比较第二Rx符号的第一比特位MR<1>和第二异或门1012的输出LD<1>的逻辑电平。第二反相器1024可以将第二异或门1023的输出的逻辑电平反相。第三异或门1025可以接收第一异或门1011的输出L0'和第二异或门1012的输出LD<1>，并且比较第一异或门1011的输出L0'和第二异或门1012的输出LD<1>的逻辑电平。第一与非门1026可以对第一反相器1022、第二反相器1024和第三异或门1025的输出执行与非运算。

第四异或门1031可以接收第二Rx符号的第一比特位MR<1>和比特位反相电路1010的第二异或门1012的输出LD<1>，并且比较第二Rx符号的第一比特位MR<1>和第二异或门1012的输出LD<1>的逻辑电平。第三反相器1032可以将第四异或门1031的输出的逻辑电平反相。第五异或门1033可以接收第三Rx符号的第一比特位MR<2>和比特位反相电路1010的第三异或门1013的输出LD<2>，并且比较第三Rx符号的第一比特位MR<2>以及第三异或门1013的输出LD<2>的逻辑电平。第四反相器1034可以将第五异或门1033的输出的逻辑电平反相。第六异或门1035可以接收第二异或门1012的输出LD<1>和第三异或门1013的输出LD<2>，并且比较第二异或门1012的输出LD<1>和第三异或门1013的输出LD<2>的逻辑电平。第二与非门1036可以对第三反相器1032、第四反相器1034和第六异或门1035的输出执行与非运算。

第七异或门1041可以接收第三Rx符号的第一比特位MR<2>和比特位反相电路1010的第三异或门1013的输出LD<2>，并比较第三Rx符号的第一比特位MR<2>和第三异或门1013的输出LD<2>的逻辑电平。第五反相器1042可以将第七异或门1041的输出的逻辑电平反相。第八异或门1043可以接收第四Rx符号的第一比特位MR<3>和比特位反相电路1010的第四异或门1014的输出L3'，并且比较第四Rx符号的第一比特位MR<3>和第四异或门1014的输出L3'的逻辑电平。第六反相器1044可以将第八异或门1043的输出的逻辑电平反相。第九异或门1045可以接收第三异或门1013的输出LD<2>和第四异或门1014的输出L3'，并且比较第三异或门1013的输出LD<2>和第四异或门1014的输出L3'的逻辑电平。第三与非门1046可以对第五反相器1042、第六反相器1044和第九异或门1045的输出执行与非运算。

第四与非门1047可以接收第一至第三与非门1026、1036和1046的输出，并对第一至第三与非门1026、1036和1046的输出执行与非运算。第七反相器1048可以将第四与非门1047的输出的逻辑电平反相。第五与非门1051可以接收第七反相器1048的输出和反相标志信号LSBI，并对第七反相器1048的输出和反相标志信号LSBI执行与非运算。第八反相器1052可以将第五与非门1051的输出的逻辑电平反相。第五与非门1051和第八反相器1052可以根据反相标志信号LSBI是否使能来决定是否使能重新反相标志信号LSBIR'。当反相标志信号LSBI被禁止为低逻辑电平时，重新反相标志信号LSBIR'可以被禁止为低逻辑电平，而不管第七反相器1048的输出的逻辑电平如何。当反相标志信号LSBI被使能时，第五与非门1051和第八反相器1052可以输出第七反相器1048的输出作为有效的重新反相标志信号LSBIR'。

比特位重新反相电路1060可以包括第一异或门1061和第二异或门1062。第一异或门1061可以接收比特位反相电路1010的第一异或门1011的输出和重新反相标志信号LSBIR'。第一异或门1061可以在重新反相标志信号LSBIR'处于高逻辑电平时将比特位反相电路1010的第一异或门1011的输出L0'的逻辑电平反相，而在重新反相标志信号LSBIR'处于低逻辑电平时保持第一异或门1011的输出L0'的逻辑电平。第二异或门1062可以接收比特位反相电路1010的第四异或门1014的输出L3'和重新反相标志信号LSBIR'。第二异或门1062可以在重新反相标志信号LSBIR'处于高逻辑电平时将比特位反相电路1010的第四异或门1014的输出L3'的逻辑电平反相，而在重新反相标志信号LSBIR'处于低逻辑电平时保持第四异或门1014的输出L3'的逻辑电平。比特位重新反相电路1060的第一异或门1061的输出可以被提供为第一解码符号的第二比特位LD<0>，并且第二异或门1062的输出可以被提供为第四解码符号的第二比特位LD<3>。

图11A和11B是示出根据本实施方式的通过信号发送装置210生成的符号和Tx信号的表格。参照图1至图10、图11A和图11B，将如下描述根据本实施方式的信号发送装置210以及发送和接收系统200的操作。如图11A所示，当输出数据流的第一比特位DO<0>处于高逻辑电平、其第二比特位DO<1>处于低逻辑电平、并且其第三至第八比特位DO<2:7>处于高逻辑电平时，第一符号的第一比特位M<0>可以具有高逻辑电平，并且第一符号的第二比特位L<0>可以具有低逻辑电平。第二至第四符号的第一比特位M<1:3>和第二比特位L<1:3>可均具有高逻辑电平。基于第一至第四符号生成的Tx信号TS的电压电平可以从第三电压电平V3变为第一电压电平V1，并保持第一电压电平V1。在第一至第四符号M<0:3>和L<0:3>之间可以不出现最大转变，并且编码电路510可以提供第一至第四符号M<0:3>和L<0:3>作为第一至第四编码符号ME<0:3>和LE<0:3>。此外，编码电路510可以将反相标志信号LSBI禁止为低逻辑电平，并且不将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。第一至第四编码符号的第一比特位ME<0:3>和第二比特位LE<0:3>可以被顺次提供为第一输出控制信号MSBO和第二输出控制信号LSBO，并且第一发送器212-1可以发送具有第三电压电平V3和第一电压电平V1的Tx信号TS。

第一接收器221-1可以接收Tx信号TS，并且第一Rx符号的第一比特位MR<0>可以具有高逻辑电平并且其第二比特位LR<0>可以具有低逻辑电平。第二至第四Rx符号的第一比特位MR<1:3>和第二比特位LR<1:3>可均具有高逻辑电平。由于解码电路910接收具有低逻辑电平的反相标志信号LSBI，解码电路910可不将第一至第四Rx符号的第二比特位LR<0:3>的逻辑电平反相，而是提供第一至第四Rx符号MR<0:3>和LR<0:3>作为第一至第四解码符号MD<0:3>和LD<0:3>。数据恢复电路920可以基于第一至第四解码符号MD<0:3>和LD<0:3>来恢复输入数据流DI<0:7>。输入数据流的第一比特位DI<0>可以具有高逻辑电平、其第二比特位DI<1>可以具有低逻辑电平、并且第三至第八比特位DI<2:7>均可以具有高逻辑电平。因此，可以生成具有与输出数据流DO<0:7>相同的逻辑值的输入数据流DI<0:7>。

当输出数据流的第一和第二比特位DO<0:1>处于低逻辑电平并且输出数据流的第三至第八比特位DO<2:7>处于高逻辑电平时，第一符号的第一比特位M<0>和第二比特位L<0>均可以具有低逻辑电平，并且第二符号至第四符号的第一比特位M<1:3>和第二比特位L<1:3>均可以具有高逻辑电平。基于第一至第四符号M<0:3>和L<0:3>生成的Tx信号TS可以从第四电压电平V4完全摆动至第一电压电平V1，并保持第一电压电平V1。由于在第一和第二符号M<0:1>和L<0:1>之间出现最大转变，因此编码电路510可以将反相标志信号LSBI使能为高逻辑电平，并将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。第一符号的反相的第二比特位可具有高逻辑电平，并且第二至第四符号的反相的第二比特位均可以具有低逻辑电平。在包括反相的第二比特位的第一至第四符号之间可以不出现最大转变，并且包括反相的第二比特位的第一至第四符号可以被提供为第一至第四编码符号ME<0:3>和LE<0：3>。第一编码符号的第一比特位ME<0>可以具有低逻辑电平，并且第一编码符号的第二比特位LE<0>可以具有高逻辑电平。第二至第四编码符号的第一比特位ME<1:3>均可以具有高逻辑电平，并且第二至第四编码符号的第二比特位LE<0:3>均可以具有低逻辑电平。第一至第四编码符号的第一比特位ME<0:3>和第二比特位LE<0:3>可以被顺次地提供为第一输出控制信号MSBO和第二输出控制信号LSBO，并且第一发送器212-1可以发送电压电平从第二电压电平V2变为第三电压电平V3并且保持第三电压电平V3的Tx信号TS。因此，Tx信号TS可以不完全摆动，发送Tx信号TS所需的功耗可以降低，并且Tx信号TS的有效窗口可以提高。

第一接收器221-1可以接收Tx信号TS，并且从Tx信号TS生成第一至第四Rx符号MR<0:3>和LE<0:3>。第一Rx符号的第一比特位MR<0>可以具有低逻辑电平，并且第一Rx符号的第二比特位LR<0>可以具有高逻辑电平。第二至第四Rx符号的第一比特位MR<1:3>均可以具有高逻辑电平，并且第二至第四Rx符号的第二比特位LR<1:3>均可以具有低逻辑电平。由于解码电路910接收具有高逻辑电平的反相标志信号LSBI，因此解码电路910可以将第一至第四Rx符号的第二比特位LR<0:3>的逻辑电平反相。第一Rx符号的反相的第二比特位可以具有低逻辑电平，并且第二至第四Rx符号的反相的第二比特位均可以具有高逻辑电平。解码电路910可以提供包括反相的第二比特位的第一至第四Rx符号作为第一至第四解码符号MD<0:3>和LD<0:3>。第一解码符号的第一比特位MD<0>和第二比特位LD<0>均可以具有低逻辑电平，并且第二至第四解码符号的第一比特位MD<1:3>和第二比特位LD<1:3>均可以具有高逻辑电平。数据恢复电路920可基于第一至第四解码符号MD<0:3>和LD<0:3>生成输入数据流DI<0:7>。由于输入数据流的第一比特位DI<0>和第二比特位DI<1>均具有低逻辑电平、而其第三至第八比特位DI<2:7>均具有高逻辑电平，因此可以生成具有与输出数据流DO<0:7>相同的逻辑值的输入数据流DI<0:7>。

如图11B所示，当输出数据流的第一比特位DO<0>、第二比特位DO<1>、第五比特位DO<4>和第八比特位DO<7>均具有低逻辑电平并且其第三比特位DO<2>、第四比特位DO<3>、第六比特位DO<5>和第七比特位DO<6>均具有高逻辑电平时，第一符号的第一比特位M<0>和第二比特位L<0>均可以具有低逻辑电平，第二符号的第一比特位M<1>和第二比特位L<1>均可以具有高逻辑电平，第三符号的第一比特位M<2>和第二比特位L<2>可以分别具有低逻辑电平和高逻辑电平，并且第四符号的第一比特位M<3>和第二比特位L<3>可以分别具有高逻辑电平和低逻辑电平。基于第一至第四符号M<0:3>至L<0:3>生成的Tx信号TS可以从第四电压电平V4完全摆动至第一电压电平V1，从第一电压电平V1变为第二电压电平V2，并且从第二电压电平V2变为第三电压电平V3。由于在第一和第二符号M<0:1>和L<0:1>之间出现最大转变，编码电路510可以将反相标志信号LSBI使能为高逻辑电平，并将第一至第四符号的第二比特位L<0:3>的逻辑电平反相。第一和第四符号的反相的第二比特位L<0>'和L<3>'均可以具有高逻辑电平，并且第二和第三符号的反相的第二比特位L<1>'和L<2>'均可以具有低逻辑电平。基于包括反相的第二比特位L<0>'、L<1>'、L<2>'和L<3>'的第一至第四符号生成的Tx信号TS可以从第二电压电平V2变为第三电压电平V3，从第三电压电平V3变为第四电压电平V4，并且从第四电压电平V4完全摆动至第一电压电平V1。因此，在包括反相的第二比特位L<2>'和L<3>'的第三和第四符号之间可以再次出现最大转变。编码电路510可以将作为边缘符号的第一和第四符号的反相的第二比特位L<0>'和L<3>'的逻辑电平重新反相。因此，第一和第四符号的重新反相的第二比特位均可以再次具有低逻辑电平。第一编码符号的第一比特位ME<0>和第二比特位LE<0>均可以具有低逻辑电平，第二编码符号的第一比特位ME<1>和第二比特位LE<1>可以分别具有高逻辑电平和低逻辑电平，第三编码符号的第一比特位ME<2>和第二比特位LE<2>均可以具有低逻辑电平，并且第四编码符号的第一比特位ME<3>和第二比特位LE<3>可以分别具有高逻辑电平和低逻辑电平。第一至第四编码符号的第一比特位ME<0:3>和第二比特位LE<0:3>可以被顺次提供为第一输出控制信号MSBO和第二输出控制信号LSBO，并且第一发送器212-1可以发送从第四电压电平V4变为第三电压电平V3、从第三电压电平V3变为第四电压电平V4并且从第四电压电平V4变为第三电压电平V3的Tx信号TS。因此，Tx信号TS可以不完全摆动，发送Tx信号TS所需的功耗可以降低，并且Tx信号TS的有效窗口可以提高。

第一接收器221-1可以接收Tx信号TS，并且从Tx信号TS生成第一至第四Rx符号MR<0:3>和LR<0:3>。第一Rx符号的第一比特位MR<0>和第二比特位LR<0>均可以具有低逻辑电平，第二Rx符号的第一比特位MR<1>和第二比特位LR<1>可以分别具有高逻辑电平和低逻辑电平，第三Rx符号的第一比特位MR<2>和第二比特位LR<2>均可以具有低逻辑电平，并且第四Rx符号的第一比特位MR<3>和第二比特位LR<3>可以分别具有低逻辑电平和高逻辑电平。由于解码电路910接收具有高逻辑电平的反相标志信号LSBI，所以解码电路910可以将第一至第四Rx符号的第二比特位LR<0:3>的逻辑电平反相。因此，第一至第四Rx符号的反相的第二比特位均可以具有高逻辑电平，并且在包括反相的第二比特位的第一至第四Rx符号之间可以不存在最大转变。当确定在包括反相的第二比特位的第一至第四符号之间不存在最大转变时，解码电路910可以将作为边缘符号的第一和第四Rx符号的反相的第二比特位的逻辑电平重新反相。因此，第一和第四Rx符号的重新反相的第二比特位均可以再次具有低逻辑电平。第一解码符号的第一比特位MD<0>和第二比特位LD<0>均可以具有低逻辑电平，第二解码符号的第一比特位MD<1>和第二比特位LD<1>均可以具有具有高逻辑电平，第三解码符号的第一比特位MD<2>和第二比特位LD<2>可以分别具有低逻辑电平和高逻辑电平，并且第四解码符号的第一比特位MD<3>和第二比特位LD<3>可以分别具有高逻辑电平和低逻辑电平。数据恢复电路920可基于第一至第四解码符号MD<0:3>和LD<0:3>生成输入数据流DI<0:7>。由于输入数据流的第一比特位DI<0>和第二比特位DI<1>均具有低逻辑电平、其第三比特位DI<2>和第四比特位DI<3>均具有高逻辑电平、其第五比特位DI<4>和第八比特位DI<7>均具有低逻辑电平、并且其第六比特位DI<5>和第七比特位DI<6>均具有高逻辑电平，因此可以生成具有与输出数据流DO<0:7>相同的逻辑值的输入数据流DI<0:7>。

尽管上文已描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，此处描述的信号发送电路、信号接收电路、使用其的发送和接收系统以及发送和接收方法不应基于所描述的实施方式而受到限制。

Claims (21)

1.一种信号发送装置，包括：

输出控制电路，其：生成第一符号、第二符号、第三符号和第四符号，每个符号具有对应于输出数据流的第一比特位和第二比特位；当在所述第一符号至第四符号之间存在最大转变时，通过将所述第一符号、所述第二符号、所述第三符号和所述第四符号的第二比特位的逻辑电平反相来生成第一编码符号、第二编码符号、第三编码符号和第四编码符号以及反相标志信号，以及基于所述第一编码符号至第四编码符号生成第一输出控制信号和第二输出控制信号，其中，所述最大转变指示所述第一符号至所述第四符号之中彼此相邻的至少两个符号从一种边界状态改变为另一种边界状态；以及

发送电路，发送所述反相标志信号和基于所述第一输出控制信号和第二输出控制信号而生成的发送信号。

2.根据权利要求1所述的信号发送装置，其中，所述输出控制电路将所述第一符号至第四符号的第二比特位反相，然后当在包括反相的第二比特位的所述第一符号至第四符号之间存在最大转变时，通过将所述第一符号和第四符号的反相的第二比特位的逻辑电平重新反相来生成所述第一编码符号至第四编码符号。

3.根据权利要求2所述的信号发送装置，其中，所述输出控制电路包括编码电路，

其中，所述编码电路包括：

第一检测电路，检测所述第一符号至第四符号的第一比特位和第二比特位的逻辑电平，并根据所述第一符号至第四符号之间是否存在最大转变来生成所述反相标志信号；

比特位反相电路，基于所述反相标志信号将所述第一符号至第四符号的第二比特位的逻辑电平反相；

第二检测电路，检测所述第一符号至第四符号的第一比特位和反相的第二比特位的逻辑电平，并根据所述第一符号至第四符号之间是否存在最大转变来生成重新反相标志信号；以及

比特位重新反相电路，基于所述重新反相标志信号将所述第一符号和第四符号的反相的第二比特位的逻辑电平重新反相，

其中，所述第一符号至第四符号的第一比特位分别被提供为所述第一编码符号至第四编码符号的第一比特位，所述第二符号和第三符号的反相的第二比特位分别被提供为所述第二编码符号和第三编码符号的第二比特位，以及所述第一符号和第四符号的重新反相的第二比特位分别被提供为所述第一编码符号和第四编码符号的第二比特位。

4.根据权利要求3所述的信号发送装置，其中，所述输出控制电路还包括：

第一串行器，与时钟信号同步地顺次输出所述第一编码符号至第四编码符号的第一比特位作为第一输出控制信号；以及

第二串行器，与所述时钟信号同步地顺次输出所述第一编码符号至第四编码符号的第二比特位作为第二输出控制信号。

5.根据权利要求1所述的信号发送装置，其中，所述发送电路包括：

第一发送器，基于所述第一输出控制信号和第二输出控制信号生成所述发送信号；以及

第二发送器，发送所述反相标志信号。

6.根据权利要求5所述的信号发送装置，其中，所述第一发送器包括：

第一输出驱动器，基于所述第一输出控制信号上拉和下拉输出节点，以及通过所述输出节点输出所述发送信号；以及

第二输出驱动器，基于所述第二输出控制信号上拉和下拉所述输出节点，

其中，相比于用以上拉和下拉所述输出节点的所述第二输出驱动器，用以上拉和下拉所述输出节点的所述第一输出驱动器具有更大的驱动力。

7.一种发送和接收系统，包括：

信号发送装置，发送具有多个电压电平的发送信号；以及

信号接收装置，接收所述发送信号，

其中，所述信号发送装置包括：

输出控制电路，其：生成第一符号、第二符号、第三符号和第四符号，每个符号具有对应于输出数据流的第一比特位和第二比特位；当在所述第一符号至第四符号之间存在最大转变时，通过将所述第一符号、所述第二符号、所述第三符号和所述第四符号的第二比特位的逻辑电平反相来生成第一编码符号、第二编码符号、第三编码符号和第四编码符号以及反相标志信号，以及基于所述第一编码符号至第四编码符号生成第一输出控制信号和第二输出控制信号，其中，所述最大转变指示所述第一符号至所述第四符号之中彼此相邻的至少两个符号从一种边界状态改变为另一种边界状态；以及

发送电路，发送所述反相标志信号和基于所述第一输出控制信号和第二输出控制信号而生成的发送信号，

其中，所述信号接收装置包括：

接收电路，基于所述发送信号生成接收符号，以及接收所述反相标志信号；以及

输入控制电路，基于所述接收符号和所述反相标志信号恢复所述第一符号至第四符号。

8.根据权利要求7所述的发送和接收系统，其中，所述输出控制电路将所述第一符号至第四符号的第二比特位的逻辑电平反相，然后当在包括反相的第二比特位的所述第一符号至第四符号之间存在最大转变时，通过将所述第一符号和第四符号的反相的第二比特位的逻辑电平重新反相来生成所述第一编码符号至第四编码符号。

9.根据权利要求8所述的发送和接收系统，其中，所述输出控制电路包括编码电路，

其中，所述编码电路包括：

第一检测电路，检测所述第一符号至第四符号的第一比特位和第二比特位的逻辑电平，并根据所述第一符号至第四符号之间是否存在最大转变来生成所述反相标志信号；

比特位反相电路，基于所述反相标志信号将所述第一符号至第四符号的第二比特位的逻辑电平反相；

第二检测电路，检测所述第一符号至第四符号的第一比特位和反相的第二比特位的逻辑电平，并根据所述第一符号至第四符号之间是否存在最大转变来生成重新反相标志信号；以及

比特位重新反相电路，基于所述重新反相标志信号将所述第一符号和第四符号的反相的第二比特位的逻辑电平重新反相，

其中，所述第一符号至第四符号的第一比特位分别被提供为所述第一编码符号至第四编码符号的第一比特位，所述第二符号和第三符号的反相的第二比特位分别被提供为所述第二编码符号和第三编码符号的第二比特位，以及所述第一符号和第四符号的重新反相的第二比特位分别被提供为所述第一编码符号和第四编码符号的第二比特位。

10.根据权利要求9所述的发送和接收系统，其中，所述输出控制电路还包括：

第一串行器，与时钟信号同步地顺次输出所述第一编码符号至第四编码符号的第一比特位作为第一输出控制信号；以及

第二串行器，与所述时钟信号同步地顺次输出所述第一编码符号至第四编码符号的第二比特位作为第二输出控制信号。

11.根据权利要求7所述的发送和接收系统，其中，所述发送电路包括：

第一发送器，基于所述第一输出控制信号和第二输出控制信号生成所述发送信号；以及

第二发送器，发送所述反相标志信号。

12.根据权利要求11所述的发送和接收系统，其中，所述第一发送器包括：

第一输出驱动器，基于所述第一输出控制信号上拉和下拉输出节点，以及通过所述输出节点输出所述发送信号；以及

第二输出驱动器，基于所述第二输出控制信号上拉和下拉所述输出节点，

其中，相比于用以上拉和下拉所述输出节点的所述第二输出驱动器，用以上拉和下拉所述输出节点的所述第一输出驱动器具有更大的驱动力。

13.根据权利要求7所述的发送和接收系统，其中，所述接收电路包括：

多个比较器，通过将所述发送信号与具有不同电压电平的多个参考电压进行比较来生成多个电压检测信号；以及

接收符号生成电路，基于所述多个电压检测信号生成至少具有第一比特位和第二比特位的所述接收符号。

14.根据权利要求13所述的发送和接收系统，其中，所述输入控制电路基于所述反相标志信号通过将从所述接收符号生成的第一接收符号、第二接收符号、第三接收符号和第四接收符号的第二比特位的逻辑电平反相来生成第一解码符号、第二解码符号、第三解码符号和第四解码符号。

15.根据权利要求14所述的发送和接收系统，其中，所述输入控制电路将所述第一接收符号至第四接收符号的第二比特位的逻辑电平反相，然后当在包括反相的第二比特位的所述第一接收符号至第四接收符号之间不存在最大转变时，将所述第一接收符号和第四接收符号的反相的第二比特位的逻辑电平重新反相。

16.根据权利要求15所述的发送和接收系统，其中，所述输入控制电路包括解码电路，

其中，所述解码电路包括：

比特位反相电路，基于所述反相标志信号将所述第一接收符号至第四接收符号的第二比特位的逻辑电平反相；

检测电路，检测所述第一接收符号至第四接收符号的第一比特位和反相的第二比特位的逻辑电平，并根据所述第一接收符号至第四接收符号之间是否存在最大转变来生成重新反相标志信号；以及

比特位重新反相电路，基于所述重新反相标志信号将所述第一接收符号和第四接收符号的反相的第二比特位的逻辑电平重新反相，

其中，所述第一接收符号至第四接收符号的第一比特位分别被提供为所述第一解码符号至第四解码符号的第一比特位，所述第二接收符号和第三接收符号的反相的第二比特位分别被提供为所述第二解码符号和第三解码符号的第二比特位，以及所述第一接收符号和第四接收符号的重新反相的第二比特位分别被提供为所述第一解码符号和第四解码符号的第二比特位。

17.根据权利要求16所述的发送和接收系统，其中，所述输入控制电路还包括：

第一解串器，与时钟信号同步地顺次提供接所述接收符号的第一比特位作为所述第一接收符号至第四接收符号的第一比特位；以及

第二解串器，与所述时钟信号同步地顺次提供所述接收符号的第二比特位作为所述第一接收符号至第四接收符号的第二比特位。

18.一种发送和接收方法，包括：

基于多个数据生成第一符号、第二符号、第三符号和第四符号，每个符号包括第一比特位和第二比特位；

当在所述第一符号至第四符号之间存在最大转变时，生成反相标志信号，将所述第一符号至第四符号的第二比特位的逻辑电平反相，以及提供包括反相的第二比特位的所述第一符号至第四符号作为第一编码符号、第二编码符号、第三编码符号和第四编码符号，其中，所述最大转变指示所述第一符号至所述第四符号之中彼此相邻的至少两个符号从一种边界状态改变为另一种边界状态；以及

发送所述反相标志信号和基于所述第一编码符号至第四编码符号而生成的发送信号。

19.根据权利要求18所述的发送和接收方法，还包括：当所述第一符号至第四符号的第二比特位的逻辑电平被反相之后在包括反相的第二比特位的所述第一符号至第四符号之间存在最大转变时，将所述第一符号和第四符号的反相的第二比特位重新反相；以及提供包括反相的第二比特位的所述第二符号和第三符号作为所述第二编码符号和第三编码符号，并且提供包括重新反相的第二比特位的所述第一符号和第四符号作为所述第一编码符号和第四编码符号。

20.根据权利要求19所述的发送和接收方法，还包括：接收所述发送信号，生成第一接收符号、第二接收符号、第三接收符号和第四接收符号，以及接收所述反相标志信号；以及

基于所述反相标志信号将所述第一接收符号至第四接收符号的第二比特位的逻辑电平反相，以及提供包括反相的第二比特位的第一接收符号、第二接收符号、第三接收符号和第四接收符号，作为第一解码符号、第二解码符号、第三解码符号和第四解码符号。

21.根据权利要求20所述的发送和接收方法，还包括：当所述第一接收符号至第四接收符号的第二比特位的逻辑电平被反相之后在包括反相的第二比特位的所述第一接收符号至第四接收符号之间存在最大转变时，将所述第一接收符号和第四接收符号的反相的第二比特位重新反相；以及提供包括反相的第二比特位的所述第二接收符号和第三接收符号作为所述第二解码符号和第三解码符号，并且提供包括重新反相的第二比特位的所述第一接收符号和第四接收符号作为所述第一解码符号和第四解码符号。