KR100498752B1

KR100498752B1 - 비트메트릭스를 사용한 데이터 수신장치 및 방법

Info

Publication number: KR100498752B1
Application number: KR1019970043260A
Authority: KR
Inventors: 다모쯔 이께다
Original assignee: 소니 가부시끼 가이샤
Priority date: 1996-09-02
Filing date: 1997-08-29
Publication date: 2005-11-08
Also published as: DE69733681D1; US6381727B1; EP0827299A3; EP0827299B1; DE69733681T2; KR19980024217A; EP0827299A2

Abstract

본 발명은 정확하게 수신될수 있고 다중치, 다중성분 변조방식에 의해 송신된 데이터를 정확하게 복호할수 있는 개선된 수신장치와 방법을 제공하는 것이다.

본 발명의 하나의 구성은 신호가 2비트 이상의 값을 나타내는 가능한 한 세트의 다중성분, 다중치로부터 선택된 심볼을 나타내는 일련의 수신된 다중성분신호를 포함하는 데이터를 수신하는 데이터수신기를 제공한다. 전형적으로, 각각의 성분은 다수의 비트에 대한 값을 표시한다. 데이터수신기는 각각의 수신신호의 성분으로부터 심볼세트의 다른 가능한 심볼이 수신신호에 의해 표현된 전송된 심볼을 구성하는 확률을 계산하기 위한 확률계산수단을 포함한다. 수신기는 또한 각각의 수신신호에 의해 표시된 비트에 대한 비트메트릭을 계산하는 비트메트릭 계산수단을 포함한다. 비트메트릭계산수단은 특정비트의 소정치를 나타내는 이들 가능한 심볼에 대한 확률계산수단에 의해 계산된 확률로부터 특정비트에 대한 비트메트릭을 계산하도록 구성된다.

Description

비트메트릭스를 사용한 데이터 수신장치 및 방법

본 발명은 데이터 수신장치 및 방법에 관한 것으로 보다 구체적으로는 수 개의 데이터 비트 값을 나타내는 다성분 신호 수신을 위한 데이터 수신장치와 데이터 수신방법에 관한 것이다.

미국에서는 디지털 방송이 이미 시작되었다. 또한 유럽에서도, 디지털 TV 방송의 도입을 위해 "디지털 비디오 방송(DVB)" 표준화 조직이 결성되어 그 표준 시스템을 만들고 있다. 이와 같은 디지털 방송은, 예를 들면, 니케이 일렉트로닉스 1.15, 1996(No.653),PP.139-151에 "미국의 전국 서비스에 이어 1996년 유럽에서도 디지털 위성 방송 시작"으로 설명되어 있다.

디지털 방송 및 다른 타입의 데이터 송신에 있어서는, 신호의 전력을 최소화하는 것이 바람직하다. 이것은 신호전력 대 잡음전력의 비율을 줄이는 대신 송신 에러의 확률을 증가시킨다. 에러 정정부호는 이 효과를 보상하는 부호화 이득을 얻기 위해 사용된다. 본래 상기 방법을 사용하는 시스템에 있어서, 에러 정정복호화가 수신측에서 수행되는 반면, 에러 정정부호화는 송신 측에서 이루어진다.

컨벌루션 부호(convolution code)는 특히 신호전력 대 잡음전력 비율(S/N 비율)이 낮은 통신경로에서의 송신에 유리하다. 아래에서 설명하는 바와 같이 컨벌루션 부호는 본래 메시지의 각 비트에 포함된 정보를 송신된 신호의 여러 개의 비트로 효과적으로 확산한다. 송신장치는 송신된 신호의 비트를 나타내는 수신된 신호로부터 본래 각 비트의 값을 판정한다. 송신된 신호는 여분의 정보를 포함하고 있으므로 송신 경로에서 송신된 신호 중 일부의 비트 값이 잡음에 의해 오염되더라도 본래의 비트 값은 여전히 뛰어난 정확도로 판정될 수 있다. 수신장치는 확률적 또는 연복호화(soft decoding)방식을 사용할 수 있다. 만약 비터비복호화와 같은 가장 적합한 경로 복호화 방법을 사용한다면 연판정(soft decision) 복호화가 쉽게 수행될 수 있고 또한 고부호화 이득도 쉽게 획득할 수 있다.

펑쳐(punctured)컨벌루션 부호에서는, 어떤 규칙에 따라 비트의 일부가 삭제되므로 컨벌루션 부호기에서 출력된 비트의 시퀀스가 적어진다. 그러므로 컨벌루션 부호화에 의해 도입된 여유분은 감소되고, 다수의 부호화율이 쉽게 얻어진다.

또한 펑쳐 컨벌루션 부호기에서 출력된 부호 시퀀스의 비트 등의 부호화된 신호의 비트를 어떤 규칙에 의해 확산시킴으로써 송신경로에서 잡음에 대한 내성을 개선시키는 것도 가능하다. 여기에서 "확산"이란 비트의 셔플링(shuffling)이나 재배열을 의미한다.

도 9는 DVB 지상파 텔레비젼의 DVB-T 규정에 따라 제안된 송신장치의 일예를 도시한 것이다. 이 송신장치는 펑쳐 컨벌루션 부호, 비트 확산과 구적위상이동키잉(quadrature phase-shift keying, QPSK) 시스템을 사용한다.

도 9에 도시된 예에서, 정보원(1)에서 출력된 직렬 데이터는 컨벌루션 부호기(2)로 입력되고, 모부호시퀀스(X)(Y)는 부호기(2)에 의해 발생된다. (X), (Y)각각은 1-비트 부호시퀀스를 나타낸다. 따라서 정보원(1)의 본래의 데이터의 각 비트는 모부호 데이터의 2 비트를 발생하게 하며, 1 비트는 시퀀스(X)에서, 1 비트는 시퀀스(Y)에서 발생된다. 달리 말하자면, 이 예에서 컨벌루션 부호기(2)의 복호화율은 1/2로 설정된다.

도 10은 컨벌루션 부호기(2)의 일예를 나타낸다. 특히 부호기(2)는 DVB-T 규정에 따라 구성된 것이 아니며, 그것은 컨벌루션 처리의 원리를 설명하기 위한 간단한 부호기이다. 이 예에서, 정보원(1)에서 출력된 1-비트 직렬 데이터는 단자(21)를 통해 입력되며, 각 지연회로(22)(23)에 의해 1클럭 사이클 지연되고, 그리고나서 가산회로(24)(25)에 출력된다. 단자(21)의 출력과 지연회로(22)의 출력이 또한 가산회로(24)에 공급된다. 가산회로(24)는 이들 데이터 그룹을 같이 더하고(배타적 OR 작동에 의해) 이 가산의 결과를 단자(26)를 통해 데이터(X)로서 출력한다. 가산회로(25)는 단자(21)의 출력과 지연회로(23)의 출력을 같이 더하여(배타적 OR 작동에 의해) 이 연산의 결과를 단자(27)를 통해 데이터(Y)로서 출력한다.

이 예에서, 단자(21)에서 본래의 1 비트가 출력될 때 얻어지는 두 개의 모부호(X)(Y)는 그 본래의 비트의 도착에 선행하는 지연회로(22) (23)의 내부상태에 의존한다. 달리 말하면, 본래의 메시지의 각 비트의 정보는 모부호시퀀스의 수 개의 비트로 확산된다. 이 예에서, 제한길이는 3, 내부 지연소자의 수는 2, 상태의 수는 4, 부호화율은 1/2이다.

도 11은 도 10에 도시한 컨벌루션 부호기의 상태 천이를 나타낸 상태도이다. 예를 들면, 상태 00일 때(지연소자(22)(23)의 각 출력이 0일 때) 단자(21)를 통해 0의 값을 가진 본래의 부호 비트가 입력되면, 단자(26)(27)를 통한 출력은 (XY) = (00)이 된다. 즉, 모부호비트 0은 단자(26)를 통해 데이터(X)로서 출력되는 반면, 모부호 비트 0은 데이터(Y)로서 단자(27)를 통해 출력된다. 0의 입력에 의한 천이의 다음 상태 역시 00이다. 각 지연 소자(22)(23)의 출력은 0으로 남아 있다. 상태 00일 때 1이 입력되는 경우에는 출력은 (XY) = (11)이 되고 상태는 01로 변한다. 상태 01 일 때 0이 입력되는 경우에는 (XY) = (11)이 출력되고 상태는 00으로 변한다. 상태 01일 때 1이 입력되는 경우에는 (XY) = (00)이 출력되고 상태는 10으로 변한다.

이들과 관련된 입력과 출력 및 다른 상태는 입력/출력을 나타내는 "1/01"과 같은 표현을 사용하여 도 11에 도시된다. 이와 같은 표현에서, 첫 번째 숫자는 입력을 나타내는 반면, 두 번째 숫자는 입력에 의한 출력(X)을 나타내고, 마지막 숫자는 입력에 의한 출력(Y)을 나타낸다.

컨벌루션 부호기(2)에 의해 제공된 모부호시퀀스(X)(Y)는 비트 소거회로(3)에 입력되어 소정의 규칙에 따라 비트 소거가 수행되며 남아 있는 비트는 펑쳐 컨벌루션 부호 메시지를 구성하는 직렬 비트 스트림을 구성한다. 비트 소거회로(3)는 소거지도:

X: 10

Y: 11

에 따라 모부호시퀀스(XY)의 소정의 위치에서 데이터를 소거한다.

소거지도에서 1에 해당하는 비트는 송신되지만 지도에서 0에 해당하는 비트는 송신되지 않는다(소거된다). 달리 말하면, 모부호시퀀스(X)의 모든 다른 비트는 비트 소거회로에 의해 직렬 비트 스트림으로부터 삭제된다. 따라서 두 개의 연속된 입력에 대한 컨벌루션 부호기(2)의 출력이 첫 번째 입력에 대한 (X1)(Y1)과 다음 입력에 대한 (X2)(Y2)이 된다면, 비트 소거회로는 직렬 스트림(X1Y1Y2)을 송신할 것이다. 일련의 같은 조작이 장치의 연속된 2클럭 사이클마다 반복된다.

비트 소거회로는 부호화된 메시지에서 여유 부분을 감소시키고 따라서 부호화율을 변화시킨다. 컨벌루션 부호기와 비트 소거회로를 같이 고려한다면 컨벌루션 부호기(2)에 입력되는 본래 메시지의 비트 수는 2이고 비트 소거회로(3)에서 출력된 펑쳐 컨벌루션 부호의 비트 수는 3이고, 따라서 부호화율은 2/3이다.

비트 소거회로(3)에서 출력된 비트 스트림이나 직렬화된 펑쳐 컨벌루션 부호시퀀스는 직병렬 변환기(4)로 입력된다. 직병렬 변환기(4)는 하나의 입력 데이터 시퀀스(X1, Y1, Y2, ...)를 두 개의 데이터 시퀀스(X)(Y)로 변환시킨다. 변환기(4)로부터의 데이터 시퀀스(X)(Y)는 비트 확산회로(5-1)(5-2)에서 비트 확산된다. 각 시퀀스에서 비트의 순서는 확산적으로 바뀐다(복잡하게 된다). 각 비트 확산회로(5-1, 5-2)는 소정의 규칙에 의해 데이터 시퀀스(x, y)에서 비트의 순서를 변화시킴으로써 비트 확산을 수행한다. 본래 각 비트 확산회로(5-1)(5-2)에 적용되는 규칙은 서로 다르다.

이와 같은 비트 확산의 예에서, 입력 데이터의 M비트를 1 블럭으로 가정하고, 적당한 값을 설정한다. 비트 확산 처리는 M-비트 입력 시퀀스로 형성된 벡터 ( B0, B1, ..., Bk, ..., BM-1)를 확산 후의 M-비트 출력 시퀀스로 형성된 벡터 (B'O, B'1, ..., B'n,..., B'M-1)로 치환하는 것에 의해 수행된다. 여기에서 B'n= Bk(n = k + s mod M)이다.

비트 확산회로(5-1)(5-2)는 다른 값(s)을 갖는 동일한 알고리듬을 사용한다.

확산된 펑쳐 컨벌루션 부호 메시지를 구성하는 비트 확산 후의 데이터 시퀀스(x', y')는 비트 확산회로(5-1)(5-2)에서 출력되고, 신호점 할당회로(6)로 입력된다.

신호점 할당회로(6)는 각각 서로 직교하여 동상 성분(I성분)과 직각 성분(Q성분)을 나타내는 좌표 데이터(I', Q')의 신호점을 출력한다. 예를 들면, 송신 채널에서의 신호로서 데이터(x', y')의 할당은 도 12에 도시된 바와 같이 설정된 QPSK 기호 설정에 따라 수행된다. 즉, 데이터는

(x', y') = (0, 0)일 때 (I', Q') = (1/√2, 1/√2)로 설정되고,

(x', y') = (0, 1)일 때 (I', Q') = (1/√2, -1/√2)로 설정되고,

(x', y') = (1, 0)일 때 (I', Q') = (-1/√2, 1/√2)로 설정되고,

(x', y') = (1, 1)일 때 (I', Q') = (-1/√2, -1/√2)로 설정되도록 할당된다. 각 성분(I', Q')은 하나의 QPSK 기호를 구성한다. 이와 같은 각 기호는 확산된 펑쳐 컨벌루션 부호 메시지에서 1 비트(x')의 값을 나타내는 첫 번째 성분(I')과, 확산된 펑쳐 컨벌루션 부호 메시지에서 또다른 비트(y')의 값을 나타내는 두 번째 성분(Q')을 포함한다.

기호 확산회로(7)는 신호점 할당회로(6)에서 출력된 데이터(I')(Q')에 의해 규정된 QPSK 기호를 재배열하여 신호 S(I, Q)를 얻는다. 이 확산처리는 소신 경로에서 버스트 에러에 대한 시스템의 저항을 증가시킨다. 확산회로는 소정의 규칙에 따라 (I', Q')로 표시되는 기호(S')의 순서를 바꾸어 (I, Q)에 의해 나타내지는 기호(S))를 얻는다.

예를 들면, N-1 기호가 하나의 확산 단위 블럭을 형성하고, 또 서로 소수가 되도록 N보다 작은 숫자 G가 선택된다면, 확산은 확산 전에 기호를 형성하는 벡터(S'1, S'2, ..., S'k,..., S'N-1)를 확산 후에 기호를 형성하는 벡터 (S1, S2, ..., Sn, ..., SN-1)(여기서 Sn = S'k(n = G＾k mod N))로 치환함으로써 행해진다. 확산회로(7)는 기호 확산 후에 기호의 (I,Q)성분을 출력한다. 변조기(8)는 직교 주파수 분할 다중(orthogonal frequency division multiplex)(OFDM)방법에 의해 반송파를 기호(S)의 (I)(Q)성분으로 변조하여 변조된 반송파를 안테나(9)를 통해 송신한다.

도 13은 도 9에 도시한 송신장치의 데이터를 수신하기 위한 수신장치의 구성을 나타낸다. 복조기(32)는 안테나(31)를 통해 수신한 전자파를 복조하고 송신장치의 변조기(8)에 공급되는 일련의 신호에 해당하는 일련의 신호를 출력한다. 상기 각 신호는 송신된 기호의 (I)(Q)성분에 해당하는 (I)(Q) 성분을 포함한다. 복조기에 의해 출력된 신호의 (I)(Q) 성분은 송신장치의 변조기에서 공급된 (I)(Q)값과 완전히 같지 않다는 사실이 이해되어야 한다. 소신 경로상의 잡음이나 다른 결함이 수신된 (I, Q)값의 변화를 결과한다. 수신된 신호를 구성하는 (I, Q)값은 수신장치에서 실제값 즉, 아날로그 값이나 바람직하게는 멀티-비트 디지털 값으로 조정된다. 복조기(32)는 일련의 (I)(Q)성분으로서 수신된 신호를 공급한다.

신호 역확산회로(33)는 수신장치(도 9)의 신호 확산회로(7)의 신호 확산처리와는 역의 방식으로 수신된 신호를 처리한다. 따라서 역확산회로는 수신된 신호를 신호 확산회로(7)에서 순서가 바뀌기 전의 본래의 신호 순서로 회복한다. 이 역확산조작은 신호 확산회로(7)에서 사용되었던 것과 동일한 (N)(G)를 사용하여 표현한다면, 역확산처리 전의 신호를 형성하는 벡터(S1, S2, ..., Sn,..., SN-1)를 역확산처리 후의 신호를 형성하는 벡터(S'1, S'2, ..., S'k, ..., S'N-1)(여기서 Sn = S'K(n = G＾k mod N)로 치환하는 것이다.

기호역확산회로(33)에서 출력된 (I)성분 값(I')과 (Q) 성분 값(Q')은 각각 비트 역확산회로(34-1)(34-2)로 공급된다. 비트 역확산회로는 송신장치의 비트 확산회로(5-1)(5-2)에 의해 사용된 역확산과 반대의 방법으로 (I')(Q')성분을 처리한다. 따라서, 비트 역확산회로(34-1)는 (M)아이템의 블럭에서 데이터(I 성분 값) 아이템을 처리한다. 역확산처리 후 출력 (M)아이템의 시퀀스를 구성하는 벡터(B0, B1, ..., Bk, ..., BM-1)는 입력 (M)아이템의 시퀀스을 형성하는 벡터(B'0, B'1, ..., B'M-1)(여기서 B'n = Bk(n = k+s mod M) 으로부터 얻는다.

비트 역확산회로(34-1)의 역비트 확산처리에서 사용된 값(S)은 송신장치의 비트 확산회로(5-1)에서 사용된 값(s)과 같다. 비트 역확산회로(34-2)는 같은 방식으로 작동하지만 다른 비트 확산회로(5-2)에 의해 사용된 값(s)과 동일한 값(s)을 이용한다.

비트 역확산회로(34-1, 34-2)에서 출력된 두 개의 데이터(x, y)는 병직렬 변환기(35)로 입력되어 하나의 데이터 시퀀스로 변환되어 비트 삽입회로(36)로 공급된다. 병직렬 변환기(35)는 직병렬 변환기(4)와 반대의 조작을 수행하여 두 개의 데이터 시퀀스(x, y)를 하나의 데이터 시퀀스로 변환한다.

비트 삽입회로(36)는 직렬 데이터 스트림을 두 개의 병렬 데이터 스트림으로 분할하고, 도 9에 도시한 비트 소거회로(3)의 비트 소거처리와 반대로 비트 삽입처리를 수행한다. 비트 삽입회로(36)는 송신장치의 비트 소거회로에 의해 사용된 것과 같은 지도

X: 10

Y: 11

를 사용한다.

따라서, (x1, y1, y2)의 순서로 데이터가 삽입회로(36)에 삽입될 때, 임의의 더미 데이터 아이템(여기서는 0으로 가정)이 소거된 데이터에 해당하는 위치에 삽입되고,

(X) 데이터로서 X1(=x1), 0을 출력하고, Y 데이터로서 Y1(=y1), Y2(y=2)를 이 순서로 출력한다.

출력 데이터 시퀀스(X, Y)는 비터비복호기(37)에 공급된다. 또한, 더미 데이터의 삽입 위치를 나타내는 삽입플랙도 비터비복호기(37)에 공급된다. 처리의 이 단계에서, 시퀀스(X)( Y)의 개별 데이터 요소(더미 값과 다른)는 단일-비트 1 또는 0보다는 수신된 신호의 (I, Q) 성분의 값에 해당하는 실수이다. 이들 데이터 시퀀스의 실수들은 송신장치의 컨벌루션 부호기(2)에서 출력된 모부호의 값(1, 0)에 해당한다. 송신 채널이 완전한 채널이라면, 모부호에서 0에 해당하는 각 수는 송신장치의 신호점 할당회로에 의해 할당된 노미널 값(nominal value)(1/√2)에 해당하는 정확하게 같은 값을 갖을 것이고, 모부호에서 1에 해당하는 각 숫자는 다른 노미널 값(-1/√2)을 갖을 것이다. 그러나 송신장치와 수신장치 사이의 송신 경로에서의 잡음과 결함으로 인하여 이들 값은 노미널 값과 조금 다르게 된다.

비터비복호기(37)는 본래 메시지에 해당하는 재생된 정보를 회복하기 위하여 데이터 시퀀스(X)(Y)를 복호화한다. 따라서, 복호기는 컨벌루션 부호기(2)의 상태 천이(도 11)에 따라 비터비복호를 수행한다.

도 14는 비터비복호기(37)의 예를 나타낸다. 비트 삽입회로(36)의 출력 데이터(X)(Y)는 각기 입력 단자(62-1)(62-2)에 공급되어 분기 메트릭 계산회로(63-1 내지 63-4)에 공급된다. 각 분기 메트릭 계산회로(63-1 내지 63-4)는 분기 메트릭으로서 입력 데이터(X, Y)와 도 12에 도시된 노미널 값에 의해 정의되는 연속된 좌표점 간의 거리를 계산한다.

분기 메트릭 계산회로(63-1)(63-4)의 출력(분기 메트릭)(BM00)(BM11)은 가산비교선택(add compare select, ACS)회로(64-1, 64-3)로 입력된다. 또한 분기 메트릭 계산회로(63-2)의 출력(분기 메트릭)(BM01)과 분기 메트릭 계산회로(63-3)의 출력(분기 메트릭)(BM10)은 ACS회로(64-2)(64-4)에 입력된다.

4가지 상태 메트릭 기억장치부(66-1 내지 66-4)가 제공된다. 상태 메트릭 기억장치부(66-1)는 ACS 단위(64-1)의 출력에 연결된 입력(66-1a)를 갖는다. 마찬가지로 다른 상태 메트릭 기억장치부(66-2, 66-3, 66-4)는 각기 ACS 회로(64-2)(64-3)(64-4)의 출력과 연결된 입력을 갖는다.

상태 메트릭 기억장치(66-1)의 출력(상태 메트릭)(SM00)과 상태 메트릭 기억장치(66-2)의 출력(상태 메트릭)(SM01)은 또한 ACS회로(64-1)(64-3)에 입력된다. 상태 메트릭 기억장치(66-3)의 출력(상태 메트릭)(SM10)과 상태 메트릭 기억장치(66-4)의 출력(상태 메트릭)(SM11)은 또한 ACS회로(64-2)(64-4)에 입력된다.

각 ACS회로(64-1 내지 64-4)는 입력 분기 메트릭 중 하나와 해당하는 상태 메트릭(SM)의 합을 계산하고 다른 분기 메트릭(BM)과 해당하는 상태 메트릭(SM)의 합을 계산한다. 각 ACS회로(64-1 내지 64-4)는 두 개의 합을 각기 다른 것과 비교하여 그들 중 작은 것을 선택하고, 작은 쪽의 합을 새로운 상태 메트릭(SM)으로서 해당하는 상태 메트릭 기억장치부(66-1 내지 66-4)에 출력하고, 경로 메모리(65)로 이어지는 선택을 나타내는 신호(SEL00 내지 SEL11)를 출력한다. 상태 메트릭 기억장치(66-1 내지 66-4)로부터의 상태 메트릭(SM00 내지 SM11) 역시 경로 메모리(65)에 입력된다.

각 상태 메트릭 기억장치(66-1 내지 66-4)는 단자(61)를 통해 입력된 신호에 의해 재설정될 수 있다. 경로 메모리(65)는 단자(67)를 통해 복호화된 결과를 출력한다.

비터비복호기(37)의 작동이 보다 상세하게 설명될 것이다. 분기 메트릭 계산회로(63-1)는 입력 데이터(X,Y)와 좌표점(1/√2,1/√2)의 차이를 분기 메트릭(BM00)으로서 계산한다. 마찬가지로, 분기 메트릭 계산회로(63-2)는 입력 데이터(X,Y)와 좌표점(1/√2,-1/√2)의 차이를 분기 메트릭(BM01)으로서 계산한다. 분기 메트릭 계산회로(66-3)는 입력 데이터(X,Y)와 좌표점(-1/√2,1/√2)의 차이를 분기 메트릭(BM10)으로서 계산한다. 분기 메트릭 계산회로(66-4)는 입력 데이터(X,Y)와 좌표점(-1/√2,-1/√2)의 차이를 분기 메트릭(BM11)으로서 계산한다. 분기 메트릭의 계산에서 삽입된 더미 데이터에 대한 거리계산은 비트 삽입회로(36)에서 공급된 삽입플랙에 대해 생략된다. 즉, 각 삽입된 더미 데이터 값과 관련된 좌표점 사이의 거리는 도 15를 참조로 하여 하기에서 보다 상세하게 설명되는 바와 같이 값 0으로 설정된다.

ACS회로(64-1)는 컨벌루션 부호기(2)의 상태 천이에 해당하는 하기에 나타내는 두 가지 계산을 수행하고, 이 계산 결과 중 보다 적합한 것, 즉, 계산 결과 중 보다 작은 것을 선택한다. 계산 결과(SM00)가 상태 메트릭 기억장치(66-1)에 공급되는 반면 이 선택의 정보(SEL00)는 경로 메모리(65)에 공급된다.

[수학식 1]

SM00 + BM00

[수학식 2]

SM01 + BM11

(SMOO)은 다음 클럭 사이클로부터 남아있는 상태 메트릭 기억장치(66-1)의 값, 즉, 데이터 시퀀스에서 (X,Y)값 다음의 처리의 결과인 상태 메트릭의 값이다. 마찬가지로 (SMO1)은 다음 클럭 사이클로부터 남아있는 상태 메트릭 기억장치(66-2)의 값이다. (BM00)은 분기 메트릭 계산회로(63-1)의 계산결과이고, (BM11)은 분기 메트릭 계산회로(63-4)의 계산결과이다.

계산 (수학식 1)의 결과가 보다 작다면, SEL00 = 0이 경로 메모리(65)에 공급된다. 계산(수학식 2)의 결과가 보다 작다면, SEL00 = 1이 경로 메모리(65)에 공급된다. 전자의 경우에, SM00 + BM00이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 기억장치(66-1)에 저장된다. 후자의 경우에, SM01 + BM11이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 기억장치(66-1)에 저장된다.

이 계산은 상태 천이도 도 11을 참조로 하여 설명될 것이다. 분기 메트릭은 입력 데이터(X)(Y)가 특정한 출력을 결과하는 컨벌루션 부호기의 천이에 의해 생성된 모부호 비트를 나타낼 가능성을 나타내는 것으로 이해될 수 있을 것이다. 예를 들면, 노미널 값(1/√2,1/√2)에 매우 근접한 값을 갖는 입력 데이터(X)(Y)가 수신되고, 그로 인하여 (BM00)의 크기가 작아진다면 입력 데이터는 출력(00)(모부호 비트(X,Y))을 생성하는 송신장치의 컨벌루션 부호기(2)의 천이에 의해 생성된 것일 수 있다. 상태 메트릭은 보다 큰 확률을 나타내는 상태 메트릭의 보다 작은 값으로서 데이터를 생성하는 송신장치에서 콘볼루션 부호기(2)가 특정 상태에 있을 가능성을 나타내는 것으로 이해될 수 있다. 예를 들면, (SM00)의 보다 작은 값은 부호기가 상태(00)에 있을 높은 확률을 나타낸다. 상태(00)에 이르는 두 가지 경로가 있다. 첫 번째 경로는 상태(00)에서 0을 입력하고 00을 출력하는 것에 의해 정의된다. 해당하는 비교 계산은 식(1)에 의해 나타낼 수 있다. 두 번째 경로는 상태(01)에서 0을 입력하고 11을 출력하는 것에 의해 정의된다. 해당하는 비교 계산은 식(2)에 의해 나타낼 수 있다. 두가지 계산 결과 중 보다 작은 것이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 기억장치(66-1)에 공급된다.

각 ACS회로(64-2 내지 64-4)는 또한 같은 조작을 수행한다. 각 상태 메트릭 기억장치(66-1 내지 66-4)는 시스템 조작의 초기 단계에서 0으로 재설정된다. 이 재설정의 제어는 단자(61)를 통하여 제어기(도시하지 않음)에 의해 수행된다.

경로 메모리(65)는 도 11에 도시한 상태 천이에 따라 수신장치의 최종 출력인 재생된 데이터를 발생한다. 경로 메모리는 ACS회로(64-1 내지 64-4)로부터 공급된 선택 정보(SEL00 내지 SEL11)와 상태 메트릭 기억장치부(66-1 내지 66-4)에 의해 공급된 상태 매트릭(SMOO 내지 SM11)을 사용한다.

도 15는 분기 메트릭 계산회로(63-1)를 상세하게 나타낸다. 단자(62-1)를 통한 입력 데이터(X)는 감산회로(51)로 입력되어 데이터(X)로부터 발생회로(52)에서 공급된 1/√2을 감산한다. 감산회로(52)의 출력은 승산회로(53)의 두 개의 입력 단자에 공급되어 그 자신을 승산한다(즉, 제곱된다). 선택기(203)는 승산회로(53)의 출력과 발생회로(202)의 출력 0을 공급받는다. X에서 삽입지시 플랙이 단자(201)를 통해 비트 삽입회로(36)(도 13)로부터 선택기(203)로 입력될 때, 선택기(203)는 발생회로(202)에 의해 발생된 0을 선택한다. (X)에서 삽입 지시 플랙이 입력되지 않으면, 선택기(203)는 승산회로(53)의 출력을 선택한다. 선택기(203)는 선택된 값을 가산 회로(54)로 출력한다.

단자 (62-2)를 통해 입력된 데이터(Y)는 감산회로(55)로 입력되고, 데이터(Y)로부터 발생회로(56)에서 공급된 1/√2을 감산한다. 감산회로(52)의 출력은 승산회로(57)의 두 개의 입력 단자에 공급되어 그 자신을 승산한다(즉, 제곱된다). 선택기(206)는 승산회로(57)의 출력과 발생회로(205)의 출력 0을 공급받는다. (Y)에서 삽입지시 플랙이 단자(204)를 통해 선택기(206)로 입력될 때, 선택기(206)는 회로(205)로부터 0을 선택한다. (Y)에서 플랙 지시 삽입이 입력되지 않으면, 선택기(206)는 승산회로(57)의 출력을 선택한다. 선택기는 선택된 값을 가산 회로(54)로 출력한다. 가산회로(54)는 선택기(203)(206)의 출력을 가산하고 그 합을 분기 메트릭(BM00)으로 출력한다.

따라서, 삽입 플랙이 공급되지 않을 때, 이 분기 메트릭 계산회로의 조작은 하기와 같이 설명된다. 감산회로(51)는 X - 1/√2을 출력하고, 승산회로(53)는 이 값을 제곱하여 (X - 1/√2)²을 출력한다. 또한, 감산회로(55)는 Y - 1/√2을 출력하고, 승산회로(57)는 이 값을 제곱하여 (Y - 1/√2)²을 출력한다. 가산회로(54)는 승산회로(53)(57)의 출력의 합, 즉, (X - 1/√2)²+(Y - 1/√2)²을 계산하고 이 값을 분기 메트릭(BM00)으로 출력한다.

반면에, (X)에서 삽입지시 플랙이 입력되었을 때에는, 선택기(203)는 0을 선택하고 따라서 가산 회로(54)의 출력은 (Y - 1/√2)²이 된다. (Y)에서 삽입지시 플랙이 입력될 때, 선택기(206)는 0을 출력하고 가산회로(54)의 출력은 (X - 1/√2)²이 된다.

각 분기 메트릭 계산회로(63-2 내지 63-4)는 도 15에 도시한 것과 같은 회로 구성을 갖고, 동일한 조작을 수행한다. 그러나 분기 메트릭 계산회로(63-2)에서, 발생회로(52)의 출력은 1/√2이고 발생회로(56)의 출력은 -1/√2이다. 분기 메트릭 계산회로(63-3)에서, 발생회로(52)(56)의 출력은 각기 -1/√2, 1/√2이다. 분기 메트릭 계산회로(63-4)에서, 각 발생회로(52)(56)의 출력은 -1/√2이다.

도 16은 경로 메모리(65)의 블록도이다. ACS회로(64-1 내지 64-4)에서 출력된 선택 정보 아이템(SEL00 내지 SEL11)은 단자(71-1 내지 71-4)에 공급된다. 선택 정보 아이템(SEL00 내지 SEL11)은 제어신호로서 선택기(73-1 내지 73-4)의 2-입력과 1-입력에 각기 입력된다. 고정 데이터 아이템(0)이 선택기(73-2)의 두개의 입력으로서 단자(72-2)에서 공급되는 반면, 고정 데이터 아이템(0)은 선택기(73-1)의 두개의 입력으로서 단자(72-1)에서 공급된다. 마찬가지로, 고정 데이터 아이템(1)은 각기 선택기(73-3)(73-4)의 두개의 입력으로서 단자(72-3)(72-4)에서 공급된다.

각 선택기(73-1 내지 73-4) )는 선택 정보 아이템(SEL00 내지 SEL11) 중 하나에 해당하는 것에 의해 두개의 입력 중 하나를 선택하고 선택된 데이터 아이템을 레지스터(81-1 내지 81-4) 중 해당하는 것에 출력한다. 위에서 언급한 과 같이 단자(72-1 내지 72-4) 중 하나의 데이터 아이템이 첫 번째 칼럼 선택기(73-1 내지 73-4) 중 해당하는 것에 두 개의 입력으로서 입력된다. 따라서, 첫 번째 칼럼 레지스터(81-1 내지 81-4)는 각기 0, 0, 0, 1을 저장한다.

다른 선택기와 레지스터는 위에서 설명한 것과 같은 방식으로 구성된다. 선택기와 레지스터는 n칼럼(도 16에 도시한 예에서는 4 칼럼)으로 구성된다. 즉, 두 번째 칼럼에서 선택기(74-1 내지 74-4)와 레지스터(82-1 내지 82-4)가 준비된다. 첫 번째 칼럼 레지스터(81-1, 81-2)의 출력은 두 번째 칼럼에서 선택기(74-1 내지 74-3)에 공급된다. 첫 번째 칼럼 레지스터(81-3, 81-4)의 출력은 두 번째 칼럼의 선택기(74-2, 74-4)에 공급된다. 각 두 번째 칼럼 선택기(74-1 내지 74-4)는 선택 정보 아이템(SEL00 내지 SEL11) 중 하나에 해당하는 값에 의해 두 개의 입력 중 하나를 선택하고 선택된 데이터 아이템을 두 번째 칼럼 레지스터(82-1 내지 82-4) 중 해당하는 것에 출력하는 처리를 수행한다. 예를 들면, 선택 정보 아이템(SEL00)이 0일 때 레지스터(74-1)는 레지스터(81-1)의 출력을 선택하고 선택 정보 아이템(SEL00)이 1일 때 레지스터(81-2)의 출력을 선택하고, 선택된 데이터 아이템을 레지스터(82-1)로 출력한다. 세 번째와 네 번째의 칼럼 선택기와 레지스터도 같은 방식으로 조작된다.

마지막 칼럼에서 레지스터(84-1 내지 84-4)의 출력은 선택기(85)의 4-입력 과 1-입력으로 입력된다. 도 14에 도시된 상태 메트릭 기억장치(66-1 내지 66-4)에서 출력된 상태 메트릭(SM00 내지 SM11)은 최소값 비교회로(88)로 입력된다. 최소값 비교회로(88)는 4개의 상태 을 비교하여 그들 중 가장 작은 값을 선택한다. 만약 상태 메트릭(SM00)이 가장 작을 값일 때에는 최소값 비교회로는 데이터 00을 출력하고, 상태 메트릭(SM01)이 가장 작을 값일 때에는 데이터 01을, 상태 메트릭(SM10)이 가장 작을 값일 때에는 데이터 10을, 상태 메트릭(SM11)이 가장 작을 값일 때에는 데이터 11을 출력한다. 최소값 비교회로(88)의 입력이 00일 때 선택기(85)는 레지스터(84-1)이 출력을 선택하고, 최소값 비교회로(88)의 입력이 01일 때 레지스터(84-2)의 출력을, 최소값 비교회로(88)의 입력이 10일 때 레지스터(84-3)의 출력을, 최소값 비교회로(88)의 입력이 11일 때 레지스터(84-4)의 출력을 선택한다. 선택된 레지스터의 출력은 단자(86)를 통해서 복호화 결과로서 선택기(85)에 의해 출력된다. 단자(86)의 출력 시퀀스는 재생된 정보를 나타낸다.

경로 메모리(65)에서 상기 설명한 연결은 도 11의 상태도에 해당하는 출력을 제공한다. 단자(72-1 내지 72-4)에서 고정 값(0,1)은 가능한 복호화된 정보 아이템을 나타낸다. 선택기와 레지스터의 메트릭을 통해 전파될 값은 선택 정보 아이템(SEL00 내지 SEL11)의 값에 의존한다. 이들 값은 상기에서 설명한 바와 같이 매 클럭 사이클 동안 상태 메트릭과 분기 메트릭 값에 차례로 의존한다. 사실상 ,마지막 레지스터(84-1 내지 84-4)에서 나타난 데이터 아이템은 격자 또는 컨벌루션 부호기의 상태 시퀀스를 통한 다른 가능한 경로와 연결된다. 가장 적합한 경로에 해당하는 데이터 아이템은 마지막 칼럼의 레지스터(84-1 내지 84-4)에 저장된 4개의 데이터 아이템으로부터 선택되고, 선택된 아이템은 재생된 정보로서 출력된다. 선택기(85)는 상태 메트릭 최소값, 즉, 각 시점에서 최대 적합성을 갖는 경로에 해당하는 아이템을 선택한다. 달리 말하면, 비터비복호기는 송신장치의 컨벌루션 부호기에 입력되는 가장 알맞은 본래 데이터 시퀀스를 나타내는 재생된 정보 시퀀스를 획득한다. 가장 적합한 시퀀스의 선택에서, 복호기는 송신된 데이터의 여러 개의 비트에 의하여 재생된 데이터의 각 비트를 선택한다. 이것은 상당한 부호 이득을 제공한다.

고속 데이터 송신에 있어서 디지털 송신시스템을 상기에서 설명한 QPSK 수행 및 다른 보다 복잡한 변조 시스템으로 확장하고자 하는 요구가 증가하고 있다. 보다 복잡한 송신 방식에서, 각 송신된 정보는 2 개 이상의 비트 값을 나타낸다. 전형적으로 각 신호는 두 개의 성분을 포함하고, 각 성분은 2 이상의 가능한 노미널 값을 갖는다. 그와 같은 변조 시스템의 예에는 16-QAM, 64-QAM, 256-QAM이 포함된다. 16-QAM 시스템에서, 각 기호는 2개의 성분을 포함하고 각 성분은 4개의 가능한 노미널 값을 갖기 때문에 16개의 가능한 기호 중 어느 하나가 전송될 수 있다. 따라서, 각 기호는 4개 비트에 해당하는 값을 나타낼 수 있다. 64-QAM과 256-QAM 시스템은 기호마다 각기 6개와 8개의 비트를 부호화하는 64개와 256개의 가능한 기호를 가진 기호 설정을 사용한다. 상기에서 설명한 QPSK 시스템에서는 각 기호에서 단지 2개의 비트만이 부호화된다. 보다 복잡한 송신 시스템은 더 높은 데이터 송신율의 가능성을 제공한다. 그러나 상기에서 설명한 컨벌루션 또는 펑쳐 컨벌루션 부호화 및 비트 확산과 함께 다중 성분, 다중치 변조 시스템을 갖는 부호화 및 복호화 방법을 사용하는 것은 어렵다.

도 17은 16-QAM을 사용한 데이터 송신장치를 나타낸다. 도 17에서, 도 9의 QPSK 송신장치에 해당하는 부분은 같은 부호를 사용하여 나타내었다. 컨벌루션 부호기(2)와 비트 소거회로(3)는 QPSK 송신장치에서 사용된 것과 동일하며, 위에서 설명한 것과 동일한 펑쳐 컨벌루션 부호 시퀀스를 만든다. 그러나, 도 17의 직병렬 변환기(4)는 비트 소거회로(3)에서 출력된 직렬 데이터에서 4개의 병렬 데이터 스트림 (u, v, x, y)로 갈라진다. 이 데이터 아이템은 비트 확산회로(91-1 내지 91-4)에서 비트 확산처리되어 재배열된 데이터 (u', v', x', y')를 획득하고 이들은 신호점 할당회로(6)로 공급된다. 각 데이터 시퀀스가 적용된 비트 확산처리는 도 9의 비트 확산회로(5-1)(5-2)에서 적용된 것과 같은 것이다. 비트 확산처리는 각 데이터 시퀀스에 대해 다른 값(s)을 사용함으로써 데이터 시퀀스에 대해 달라진다.

신호점 할당회로(6)는 입력 4-비트 데이터(u', v', x', y')를 도 18에 도시한 16-QAM 기호 설정의 기호로서 할당한다. 16-QAM 설정에서, 각 기호는 2개의 성분(I')(Q')을 포함한다. 각 성분은 4개의 노미널 값 중 하나를 갖을 수 있고, 각 성분은 2 비트의 값을 나타낸다. 따라서, 성분(I')은 4-비트 데이터의 첫 번째와 세 번째 비트의 값을 나타내는 반면, 성분(Q')은 두 번째와 네 번째의 비트를 나타낸다. 예를 들면,

(u', v', x', y') = (0, 0, 0, 0)일 때 (I',Q') = (3/√10, 3/√10)이고,

(u', v', x', y') = (0, 0, 0, 1)일 때 (I',Q') = (3/√10, 1/√10)이다.

신호점 할당회로(6)에 의해 생성된 기호는 상기에서 설명한 것과 같은 방식으로 기호 확산회로(7)에서 기호 확산되고, 재배열된 성분(I)(Q)은 변조기(9)에 공급되어 상기에서 설명한 바와 같이 OFDM 변조에 의해 송신된다. 다른 면에서, 도 17에 도시한 송신장치의 구성은 도 9에 도시한 것과 같다.

도 17의 송신장치의 16-QAM 신호의 송신장치는 도 13의 QPSK 송신장치와 유사하게 구성되며 도 19에 도시한 구조를 갖는다. 그러나, 도 19에 도시한 송신 장치는 제대로 작동하지 않을 것이다.

도 13을 참조하여 상기에서 설명한 QPSK 시스템에서, 기호 역확산회로(33)에서 출력된 비트 역확산회로(34-1)(34-2)로 입력된 각 신호 성분(I)(Q)은 비트 확산된 펑쳐 컨벌루션 부호 메시지의 1 비트를 나타낸다. 그러므로, 송신장치의 비트 확산회로에 의해 적용된 재배열의 역방식에서, 비트 역확산회로에 의해 재배열된 신호 성분(I)(Q)은 비트 확산처리 전의 메시지에서의 비트의 순서로 회복된다. 그러나, 16-QAM에서 각 성분(I)(Q)은 2 비트를 나타낸다. 도 18에 도시한 기호 설정 또는 신호점 배치에서, (I)는 첫 번째와 세 번째 비트의 정보를 포함하는 반면, (Q)는 두 번째와 네 번째 비트의 정보를 포함한다. 그러나, (I)는 1/√10 또는 3/√10과 같은 단일 값이고, (Q) 또한 그와 같은 하나의 값이다. 성분(I)(Q) 값의 스트림이 도 19에서 도시된 바와 같이 단지 네 개의 데이터 스트림으로 분할된다면 데이터 스트림(u', v', x', y')에서 각 데이터 아이템은 여전히 단일 비트보다는 두 개의 비트를 포함할 것이다. 송신장치의 비트 확산회로(91-1 내지 91-4)(도 17)에 의하여 단일-비트 데이터 아이템에 적용된 비트 확산 처리에 반대인 회로(95-1 내지 95-4)에서의 역확산 처리의 적용은 데이터를 뒤섞을 것이다. 그것은 본래의 순서로 회복되지 않는다. 다른 방식으로 말하면, 비트 확산조작은 송신장치에서 단일-비트 데이터에 대해 수행되지만, 단일 성분값(I)(Q)은 각기 두 개의 비트를 나타낸다. 그러므로, 수신장치에서 성분(I)(Q)에 대한 역조작은 수행될 수 없다.

동일한 문제가 비트 소거와 비트 삽입 조작의 연결에서도 생긴다. 따라서, 도 17의 송신장치의 비트 소거회로(3)는 모부호의 단일 비트에 대해 조작된다. 더미 데이터를 2-비트 성분 값의 스트림으로 삽입하기 위한 비트 삽입회로(36)의 조작은 데이터를 좀더 뒤섞고, 데이터의 본래의 구조로 회복되지 못한다. 비터비복호기(37)에 의한 비트삽입회로(36)에서의 출력의 비터비복호의 결과는 원데이터와 완전히 다를수 있다.

다수비트를 나타내는 성분치의 취급과 관련한 문제점은 도 19에서 나타낸 데이터수신기의 심볼역확산회로(33)에서 혹은 직후에 개별 비트치를 회복함으로써 제거될 수 있다. 그래서, 비트역확산회로의 앞에 각 신호의 I, Q성분이 추정되어 u', v', x', y'의 개별비트치를 산출한다. 이러한 경우에서, 각각의 수신신호의 I 및 Q성분에 의해 정의된 좌표(I,Q)사이의 거리와 도 18에 나타낸 노미널 신호점이 계산된다. 수신된 신호는 가장 근접한 노미널신호점과 관련한 심볼을 나타내도록 간주되고, 비트값은 그 심볼에 의거하여 할당된다. 예를 들면, 좌표(-1/√10,3/√10)에 근접한 좌표(I, Q)를 가지는 수신된 신호는 노미널치(-1/√10,3/√10) 즉, 도 18에서 1010을 가지는 심볼을 나타내도록 간주된다. 이 심볼에 관련된 비트치는 4비트데이터; u'=1, v'=0, x'=1 및 y'=0에 할당된다. 이러한 방법으로 재생된 비트치는 단일 비트값이고 비트역확산 및 비트삽입을 통해서 처리될수 있다.

그러나, 이러한 방식은 단일 수신된 신호의 내용에 의거하여 각각의 비트의 값에 대하여 "하드"결정을 만든다. 이것은 노이즈면제의 이점과 상기 언급한 비터비복호화와 같은 "소프트"복호화에 의해 얻어진 부호화이득을 희생시키고, 몇개의 신호에서 송신된 정보는 여러단위시간동안 재생된 정보의 각각의 비트에 대하여 가장 가능한 값에 대하여 수신기에 의해 결정이 되게 한다.

유사한 문제가 64-QAM 또는 256-QAM과 같은 다중치, 다중성분 변조방식에서 발생한다. 그래서, 정확하게 수신될수 있고 다중치, 다중성분 변조방식에 의해 송신된 데이터를 정확하게 복호할수 있는 개선된 수신장치와 방법의 필요성이 있다.

본 발명의 하나의 구성은 신호가 2비트 이상의 값을 나타내는 가능한 한 세트의 다중성분, 다중치로부터 선택된 심볼을 나타내는 일련의 수신된 다중성분신호를 포함하는 데이터를 수신하는 데이터수신기를 제공한다. 전형적으로, 각각의 성분은 다수의 비트에 대한 값을 표시한다. 데이터수신기는 각각의 수신신호의 성분으로부터 심볼세트의 다른 가능한 심볼이 수신신호에 의해 표현된 전송된 심볼을 구성하는 확률을 계산하기 위한 확률계산수단을 포함한다. 수신기는 또한 각각의 수신신호에 의해 표시된 비트에 대한 비트메트릭을 계산하는 비트메트릭 계산수단을 포함한다. 비트메트릭계산수단은 특정비트의 소정치를 나타내는 이들 가능한 심볼에 대한 확률계산수단에 의해 계산된 확률로부터 특정비트에 대한 비트메트릭을 계산하도록 구성된다. 예를 들면, 상기 언급한 16-QAM방식에서, 확률계산수단은 각각의 수신신호의 I 및 Q성분으로부터 제 18도에 나타낸 각각의 심볼이 송신되는 확률을 바람직하게 계산한다.

각각의 심볼이 송신된 확률은 수신된 신호의 성분에 의해 정의된 좌표와 각각의 심볼의 노미널 성분치에 의해 정의된 좌표사이의 거리의 함수로서 계산될수 있다. 비트메트릭계산수단은 의문중인 비트에 대하여 소정치를 나타내는 모든 심볼의 확률의 합을 계산하도록 구성된다. 예를 들면, 16-QAM방식에서 제 1비트에 대하여 비트메트릭을 계산하기 위하여, 0의 제 1비트치를 나타내는 모든 심볼 즉, 1/√10 혹은 3/√10의 값의 I성분치를 가지는 모든 심볼에 대하여 확률의 합계를 계산할수 있다. 제 4비트에 대하여 비트메트릭을 계산하기 위하여, 0의 제 4비트치를 나타내는 모든 심볼 즉, 3/√10 혹은 -3/√10 의 값의 Q성분치를 가지는 모든 심볼에 대하여 확률의 합계를 계산할수 있다. 확률의 다른 합성과 확률의 합계의 다른 함수는 간단한 합계대신에 사용될수 있다.

각각의 비트메트릭은 송신된 데이터의 단일비트를 나타내기 때문에, 비트메트릭이 사용되어 비트확산에 역의 비트역확산과 비트삽입과 같은 처리와 송신기에서 단일비트데이터에 적용되는 비트소거처리가 실행된다. 수신기는 송신기에서 적용된 비트확산동작을 반전하도록 비트메트릭의 시퀀스를 형성하고 비트메트릭을 재정리하는 수단을 포함한다. 수신기는 또한 비트메트릭의 시퀀스에 더미데이터를 삽입하기 위한 수단을 포함하여 송신기에서 비트소거동작을 반전한다. 그러나, 비트메트릭은 개별비트에 대하여 "하드"1이거나 0의 값이 아니다. 오히려, 비트메트릭은 상기 주어진 예에서 송신된 심볼이 특정 비트0에 대한 소정치를 포함하는 확률을 나타낸다. 비트메트릭은 QPSK수신기의 여러 단계를 통하여 보급되고 도 13을 참조하여 상기 언급한 비터비복호기에 제시되는 실수와 유사한 실수이다. 이들 실수는 수신기가 송신채널을 통하여 보내진 여러 비트에서 포함되는 정보에 의거한 재생된 정보에서 각각의 비트의 가장 적합한 값을 결정하는 비터비복호와 같은 "소프트"복호방식에서 사용될수 있다. 그래서, 수신기는 바람직하게 컨벌루션코드에서 부호화된 송신 데이터를 나타내는 신호를 수신하기 위하여 사용되고, 컨벌루션코드에 역의 디컨벌루션에 대한 수단을 포함하는 복호수단을 가진다. 디컨벌루션수단은 비터비복호기와 같은 가장 가능한 경로 복호방식에 따르는 디컨벌루션수단을 포함한다.

상기 언급한 것과 같이, 합계자체보다 다른 확률의 합계의 함수가 사용된다. 예를 들면, 비트메트릭은 -1과 상기 언급한 확률의 합계의 대수의 곱으로서 계산된다. 본 발명의 다른 실시예에 따르면, 비트메트릭계산수단은 심볼세트에서 가능한 모든 심볼의 송신의 확률을 나타내는 제 1합계를 계산하기 위해 동작될수 있고, 의문중인 비트의 소정치를 나타내는 성분을 가지는 심볼의 송신확률만을 포함하는 제 2합계를 계산하도록 구성될수 있다. 비트메트릭계산수단은 제 2합계를 제 1합계로 나눔으로서 특정비트에 대하여 비트메트릭을 얻도록 구성될수 있다. 아래에 설명한 것같이, 이렇게 얻어진 몫은 송신심볼이 특정비트의 소정치를 나타낼 조건뒤측확률의 값이다.

본 발명의 또 다른 구성은 다중성분, 다중치심볼세트의 심볼을 나타내는 다중성분, 다중치신호를 수신하는 방법을 제공한다. 방법은, 각각의 수신된 신호의 성분으로부터 다른 가능한 심볼이 송신된 심볼을 구성하는 확률을 계산하고 비트의 소정치를 나타내는 이들 가능한 심볼에 대하여 계산된 확률로부터 수신된 심볼에 의해 표시된 비트에 대한 비트메트릭을 계산하는 단계를 포함한다. 확률을 계산하는 단계는 수신된 신호의 성분에 의해 지정된 좌표와 각각의 심볼의 노미널성분에 의해 지정된 좌표사이에 거리를 결정함으로써 실행될수 있다. 비트메트릭을 계산하는 단계는 수신기와 관련하여 상기 언급한 비트의 소정치를 나타내는 이들 심볼에 대한 확률의 합계를 계산하여 실행될 수 있다.

발명의 전술한 구성에 따르는 방법은 바람직하게 또한 비트메트릭을 처리하고 처리된 비트메트릭로부터 재생된 데이터를 회복하는 단계를 포함한다. 더욱 바람직하게, 수신신호에 의해 표현된 비트는 컨벌루션코드에서 부호화된 원래의 데이터를 구성하는 송신된 데이터를 포함한다. 처리단계는 가장 바람직스럽게 컨벌루션코드와 역의 방법으로 비트메트릭을 디콘벌루팅하는 단계를 포함한다. 디콘벌루팅방법은 바람직스럽게 재생된 데이터의 각각의 비트의 값이 송신된 데이터에서 몇개의 비트의 값에 의존하는 "소프트" 혹은 가장 가능성있는 복호화를 제공하도록 실행된다. 처리단계는 비트메트릭의 한개 이상의 스트림을 형성하고, 비트메트릭스 스트림이 역확산처리 및/또는 비트삽입처리를 하게 하는 단계를 포함할수 있다. 본 장치와 관련하여 상기 언급한 것같이, 본 방법은 비트확산, 비트소거 및 소프트복호화에 의해 제공되는 모든 이익을 유지하면서 다중치, 다중성분 송신방식을 사용할수 있게 한다.

본 발명의 전술한 및 그외의 목적, 특징, 이익은 도면을 참조하여 아래 서술하는 실시예의 상세한 서술로부터 보다 즉시 분명해진다.

도 1은 본 발명의 일실시예에 따른 수신기를 나타낸다. 수신기는 도 17에 나타낸 송신기에 의해 송신된 데이터를 수신하도록 구성되어 있다. 도 1에서, 도 13에 나타낸 종래의 데이터 수신기에 대응하는 부분에는 동일 수치로 표시하였다. 이하 언급하지 않는 특성은 도 13의 수신기에 대응하는 특징과 동일한 부분이다. 수신기는 안테나(31), 복조기(32)를 포함하여 전송경로로부터 I 및 Q성분을 가지는 다중성분신호를 회복하고, I 및 Q성분치를 심볼역확산회로(33)에 통과시킨다. 심볼역확산회로는 송신기의 심볼확산회로(7)에서의 처리와 역의 처리를 실행하도록 구성된다(도 17). 상술한 바와 같이, 이 반전의 처리는 수신된 신호를 심볼확산회로(17)에서 심볼이 전의 처리를 가지는 순서로 재저장한다. 심볼역확산회로는 재정리된 I 및 Q신호성분 I', Q'를 비트메트릭계산회로(39)에 출력한다.

비트메트릭계산회로(39)는 각각의 수신된 신호에 의해 표시된 제 1∼제 4비트에 대하여 공급된 I 및 Q신호성분 I', Q'로부터 비트메트릭을 산출하도록 구성된다. 메트릭계산회로(39)의 구조는 도 2에 나타내었다. 심볼역확산회로(33)로부터 공급된 I', Q'신호는 도 2에 나타낸 것같이 n확률게산회로(111-1∼111-n)으로 입력된다. 이 경우에서, 수치n은 16이다. 즉, 송신기에서 신호점할당처리가 16-QAM심볼세트에 따라서 실행되기때문에, 각각의 수신된 신호는 도 18에 나타낸 16-QAM심볼세트에서 16개 가능한 심볼의 하나를 나타낸다.

확률계산회로(111-1)는 P(S0000∩R) 즉, 16-QAM방식에서 0000에 대응하는 심볼S0000의 송신의 뒤측확률과 처리된 신호의 성분치I, Q를 가지는 수신된 신호(R)의 수신을 계산한다.

확률계산회로(111-2)는 P(S0001∩R) 즉, 16-QAM방식에서 0001에 대응하는 심볼S0001의 송신의 뒤측확률과 처리된 신호의 성분치I, Q를 가지는 수신된 신호(R)의 수신을 계산한다.

확률계산회로(111-3)는 P(S0010∩R) 즉, 16-QAM방식에서 0010에 대응하는 심볼S0010의 송신의 뒤측확률과 처리된 신호의 성분치I, Q를 가지는 수신된 신호(R)의 수신을 계산한다.

뒤측의 확률은 다른 16QAM심볼에 대하여 같은 방법으로 계산한다. 그래서, 전체에서 16뒤측확률은 계산된 결과로서 얻어진다. 여러가지 계산방법이 송신채널에 따라서 확률계산회로(111-1∼111-16)에서의 계산에 대하여 가능하다. 예를 들면, 가우션(Gaussian)채널을 가정하면, 확률계산회로(111-1)에서 다음과 같이 확률이 계산된다.

[수학식 3]

P=(S0000∩R)

=(1/(2π)1/2σ)exp(-(｜｜S0000-R｜｜²)/(2σ²))

이 식에서, σ는 전송채널에서의 너이즈파워의 1/2의 제곱근을 나타낸다. 즉, 2σ²은 전송채널에서 노이즈파워를 나타낸다. ｜｜S0000-R｜｜은 심볼S0000와 수신된 신호(R)사이의 유클리디언(Euclidian)거리이다. 수신기에 의해 사용된 σ의 값은 송신채널의 기대특성에 의거하여 수신기가 구성될때 프리셋될수 있다. 또한, 결과데이터에서 σ의 여러가지 값과 에러에 대한 시험으로서 송신채널의 상태에 작동되도록 수신기가 구성될수 있다. 그러나, σ의 값이 다수의 계산가운데 공통이므로 σ는 계산결과에 영향을 주지않는다. 그러므로, σ는 수신기에서 생략될수 있다. 확률은 확률계산회로(111-2∼111-16)에서 동일방법으로 계산될수 있다.

이 실시예에서, 각각의 비트에 대하여 0값을 표시하는 심볼이 송신될 확률을 더함으로써 아래와 같이 비트메트릭이 계산된다. 그러므로, 심볼(S1111)이 전송될 확률은 비트메트릭의 계산에 들어가지 않는다. 뒤측확률(P(S1111∩R))을 계산하는 확률계산회로(111-16)는 특별히 필요하지 않고 생략될수 있다.

가산회로(112-1)는 확률계산회로(111-1∼111-8) 즉, 제 1비트로서 0의 값을 표시하는 가능한 심볼(S0000, S0001, S0010, S0011, S0100, S0101, S0110, S0111)에 대하여 출력을 수신한다. 가산회로(112-1)는 이들 확률의 값을 계산하고 수신신호에 의해 표시된 제 1비트(u')에 대한 비트메트릭으로서 계산된 값을 출력한다. 가산회로(112-1)에 의해 계산된 비트메트릭은 비트역확산회로(101-1)에 출력된다(도 1).

유사하게, 제 2가산회로(112-2)는 확률계산회로(111-1∼111-4 및 111-9∼111-12) 즉, 제 2비트로서 0의 값을 표시하는 심볼(S0000, S0001, S0010, S0011, S1000, S1001, S1010, S1011)에 대하여 출력을 수신한다. 가산회로(112-2)는 이들 확률의 값을 계산하고 수신신호에 의해 표시된 제 2비트(v')에 대한 비트메트릭으로서 계산된 값을 출력한다. 가산회로(112-2)에 의해 계산된 비트메트릭은 비트역확산회로(101-2)에 출력된다.

제 3가산회로(112-3)는 확률계산회로(111-i)(i=1, 2, 5, 6, 9, 10, 13, 14)로부터 출력하고, 그래서 제 3비트로서 0의 값을 표시하는 심볼(S0000, S0001, S0100, S0101, S1000, S1001, S1100, S1101)에 대하여 출력을 수신한다. 가산회로(112-3)는 이들 확률의 값을 계산하고 수신신호에 의해 표시된 제 3비트(x')에 대한 비트메트릭으로서 계산된 값을 출력한다. 가산회로(112-3)에 의해 계산된 비트메트릭은 비트역확산회로(101-3)에 출력된다.

제 4가산회로(112-4)는 확률계산회로(111-i)(i=1, 3, 5, 7, 9, 11, 13, 15)로부터 출력하고, 그래서 제 4비트로서 0의 값을 표시하는 심볼(S0000, S0010, S0100, S0110, S1000, S1010, S1100, S1110)에 대하여 출력을 수신한다. 가산회로(112-4)는 이들 확률의 값을 계산하고 수신신호에 의해 표시된 제 4비트(y')에 대한 비트메트릭으로서 계산된 값을 출력한다. 가산회로(112-4)에 의해 계산된 비트메트릭은 비트역확산회로(101-4)에 출력된다.

도 2에서 비트메트릭계산회로는 P(bi=0∩R) 즉, 비트(i)기 0과 수신된 신호R(I,Q)의 수신의 심볼의 송신의 뒤측확률을 계산한다. 즉,메트릭계산회로(39)는 각각의 수신신호에 의해 표시된 제 1비트∼제 4비트에 대하여 메트릭을 계산하여

제 1비트에 대한 메트릭 P(b1=0∩R)을 나타내는 u',

제 2비트에 대한 메트릭 P(b2=0∩R)을 나타내는 v',

제 3비트에 대한 메트릭 P(b3=0∩R)을 나타내는 x',

제 4비트에 대한 메트릭 P(b4=0∩R)을 나타내는 y'

를 출력한다.

각각의 메트릭은 다음식에 따라서 계산된다.

P(bi=0∩R) = (1/16)ΣP(S_j∩R)

P(S_j∩R)는 비트i=0인 수신신호(R)과 심볼(S_j)의 송신뒤측확률을 나타낸다. ΣP(S_j∩R)는 비트i에 대하여 0의 값을 표시하는 모든심볼(S_j)의 뒤측확률P(S_j∩R)의 합계를 나타낸다. 상기와 같이 제 1가산기(112-1)는 0의 제 1비트치를 표시하는 모든 심볼에 대한 뒤측확률의 합을 계산하여서 비트1에 대한 ΣP(S_j∩R)를 산출한다. P(b1=0∩R)의 정확한 값은 이 합의 16의 분할의 몫이다. 더구나 각각의 다른 가산회로는 i=1,2,3 또는 4에 대하여 P(bi=0∩R)의 정확한 값의 16배인 값을 산출한다. 모든 비트메트릭의 값이 동일한 계수(16)가 곱해지기때문에 이것은 얻어진 결과에 영향을 주지못한다.

비트메트릭계산회로(39)에 의해 계산된 비트메트릭은 비트역확산회로(101-1∼101-4)에 공급된다. 수신된 신호의 제 1비트를 표시하는 비트메트릭u'의 시퀀스는 제 1비트역확산회로(101-1)에 공급되고 다른 비트를 나타내는 비트메트릭 v', x', y'의 시퀀스는 대응하는 비트역확산회로(101-2, 101-3, 101-4)로 공급된다. 각각의 비트역확산회로(101-i)(i=1∼4)는 송신기의 대응하는 비트확산회로(91-i)에 의해 동일한 방법으로 비트메트릭을 재정리하도록 구성된다(도 17)

비트역확산처리의 결과 제 1∼제 4비트에 대한 비트메트릭 u, v, x, y의 재정리된 순서는 병직렬변환기(35)에 입력된다. 병직렬변환기(35)는 4개의 데이타시퀀스를 4개의 데이타시퀀스로 도 17에 나타낸 직병렬변환기(4)에 역동작으로서 변환하여 변환된 데이터를 비트삽입회로(36)에 출력한다.

비트삽입회로(36)는 도 17에 나타낸 비트소거회로(3)에 의해 실행되는 동작과 역의 동작을 실행한다. 즉, 상기 나타낸 소거지도

X : 10

Y : 11

이 데이터시퀀스에서 임의의 더미데이터항목(이 경우에 0)을 삽입하기 위해 사용된다. 삽입회로(36)에 입력된 데이터는 u1, v1, x1, y1, u2, v2, x2, y2, 의 순서로 병직렬변환기(35)에 의해 생성된다. 더미데이터항목은 데이터시퀀스에서 모든 제 3비트직전의 위치에 주기적으로 삽입되므로,

u1, 0, y1, 0, x2, …

가 데이터x로서 이러한 순서로 출력되고,

v1, x1, u2, v2, y2, …

가 또한 데이터y로서 이러한 순서로 출력된다.

데이터시퀀스(x,y)는 비트삽입회로(36)에서 비터비복호기(37)로 출력된다. 또한, 비트삽입회로가 생성하는 각각의 더미데이터항목의 삽입의 위치를 나타내는 플래그가 비터비복호기(37)에 공급된다.

도 3은 비터비복호기(37)의 일예의 구조를 나타낸다. 이 예에서, 비트삽입회로(36)에서의 출력(X)(제 1비트에 대한 메트릭(u) 혹은 제 3비트에 대한 메트릭(x)에 대응하는 값)이 입력단자(62-1)에 입력되고, 비트삽입회로(36)에서의 출력(Y)(제 2비트에 대한 메트릭(v) 혹은 제 4비트에 대한 메트릭(y)에 대응하는 값)이 입력단자(62-2)에 입력된다.

입력단자(62-1)에 입력되는 값(X)가 셀렉터(132-1)와 반전회로(131-1)에 입력된다. 모든 X값은 반전회로(131-1)에 의해 반전되므로 셀렉터(132-3)으로 입력된다. 입력단자(62-2)에 입력되는 값(Y)가 셀렉터(132-2)와 반전회로(131-2)에 입력된다. 모든 Y값은 반전회로(131-2)에 의해 반전되므로 셀렉터(132-4)으로 입력된다.

셀렉터(132-1)는 정수발생회로(133-1)로부터 출력된 값1과 입력단자(62-1)로부터 값(X)가 공급된다. 비트삽입회로(36)에 의해 보내진 X에 대한 삽입플래그가 셀렉터(132-1)로 입력될때, 셀렉터(132-1)는 정수발생회로(133-1)에 의해 생성된 값1을 선택한다. X삽입플래그가 입력되지 않을때, 셀렉터(132-1)는 값(X)를 선택한다. 셀렉터(132-1)는 선택된 값을 승산회로(121-1 및 121-2)에 출력한다.

셀렉터(132-2)는 정수발생회로(133-2)로부터 출력된 값1과 입력단자(62-2)로부터 값(Y)가 공급된다. 비트삽입회로(36)에 의해 보내진 Y에 대한 삽입플래그가 셀렉터(132-2)로 입력될때, 셀렉터(132-2)는 정수발생회로(133-2)에 의해 생성된 값1을 선택한다. Y삽입플래그가 입력되지 않을때, 셀렉터(132-2)는 값(Y)를 선택한다. 셀렉터(132-2)는 선택된 값을 승산회로(121-1 및 121-3)에 출력한다.

셀렉터(132-3)는 정수발생회로(133-3)로부터 출력된 값1과 반전회로(131-1)에 의한 출력으로 값(X)를 반전함으로써 얻어진 값이 공급된다. 비트삽입회로(36)에 의해 보내진 X에 대한 삽입플래그가 셀렉터(132-3)로 입력될때, 셀렉터(132-3)는 정수발생회로(133-3)에 의해 생성된 값1을 선택한다. X삽입플래그가 입력되지 않을때, 셀렉터(132-3)는 반전된 X를 선택한다. 셀렉터(132-3)는 선택된 값을 승산회로(121-3 및 121-4)에 출력한다.

셀렉터(132-4)는 정수발생회로(133-4)로부터 출력된 값1과 반전회로(131-2)에 의한 출력으로 비트메트릭값(Y)을 반전하여 얻어진 값이 공급된다. 비트삽입회로(36)에 의해 보내진 Y에 대한 삽입플래그가 셀렉터(132-4)로 입력될때, 셀렉터(132-4)는 정수발생회로(133-4)에 의해 생성된 값1을 선택한다. Y삽입플래그가 입력되지 않을때, 셀렉터(132-4)는 값(Y)를 선택한다. 셀렉터(132-4)는 선택된 값을 승산회로(121-2 및 121-4)에 출력한다.

승산회로(121-1)는 셀렉터(132-1)에서 공급된 값과 셀렉터(132-2)에서 공급된 값의 곱을 계산하여 브랜치메트릭(BM00)으로서 곱을 출력한다. 승산회로(121-2)는 셀렉터(132-1)에서 공급된 값과 셀렉터(132-4)에서 공급된 값의 곱을 계산하여 브랜치메트릭(BM01)으로서 곱을 출력한다. 유사하게, 승산회로(121-3)는 셀렉터(132-2)에서 공급된 값과 셀렉터(132-3)에서 공급된 값의 곱을 계산하여 브랜치메트릭(BM10)으로서 곱을 출력한다. 승산회로(121-4)는 셀렉터(132-3)에서 공급된 값과 셀렉터(132-4)에서 공급된 값의 곱을 계산하여 브랜치메트릭(BM11)으로서 곱을 출력한다.

승산회로(121-1)의 출력(BM00)과 승산회로(121-4)의 출력(BM11)은 ACS회로(122-1, 122-3)으로 입력된다. 승산회로(121-2)의 출력(BM01)과 승산회로(121-3)의 출력(BM10)은 ACS회로(122-2, 122-4)로 입력된다.

상태메트릭저장(66-1)의 출력(SM00)과 상태메트릭저장(66-2)의 출력(SM01)은 또한 ACS회로(122-1, 122-3)으로 입력된다. 상태메트릭저장(66-3)의 출력(SM10)과 상태메트릭저장(66-4)의 출력(SM11)은 또한 ACS회로(122-2, 122-4)로 입력된다.

ACS회로(122-1,122-4)는 입력브랜치로부터 새로운 상태메트릭와 상태메트릭을 계산하고 계산결과를 상태메트릭저장(66-1∼66-4)에 출력하고 또한 선택된 경로에 대응하는 정보(SEL00∼SEL11)를 경로메모리(65)에 출력한다.

다른 면에서, 본 실시예의 비터비복호기(37)의 구조는 도 14에 나타낸 것과 같다. 그러므로, 더이상 구조에 대한 설명은 하지 않는다.

비터비복호기(37)는 컨벌루션 인코더(2)의 상태천이에 따라서 비터비복호화를 행하여 재생된 정보(38)를 얻는다. 비터비복호기(37)의 동작을 다음과 같이 설명한다.

선택기(132-1,132-3)는 비트삽입회로(36)에서 X에 삽입된 더미데이터항목과 X에 대한 삽입플래그가 공급될때 더미데이터의 메트릭확률계산을 취소하기 위하여 값1을 출력한다.

또한, 선택기(132-2,132-4)는 비트삽입회로(36)에서 Y에 삽입된 더미데이터항목과 Y에 대한 삽입플래그가 공급될때 더미데이터의 메트릭확률계산을 취소하기 위하여 값1을 출력한다.

승산회로(121-1∼121-4)에 의한 브랜치메트릭계산과 ACS회로(122-1∼122-4)에 의한 상태메트릭계산이 각각 곱셈으로서 실행되기때문에, 더미데이터항목의 자리에 값1을 공급하는 것은 더미데이터항목에 의해 메트릭계산의 결과에 영향을 주는 것을 방지한다.

더미데이터항목이 X에 삽입되지않을때, 비트삽입회로(36)로부터 공급된 비트메트릭값(X)는 셀렉터(132-1)를 거쳐서 승산회로(121-1,121-2)에 공급되고, 비트메트릭값(X)을 반전함으로써 얻어진 값이 승산회로(121-3, 121-4)에 공급된다.

유사하게, 더미데이터항목이 Y에 삽입되지않을때, 비트삽입회로(36)로부터 공급된 비트메트릭값(Y)는 셀렉터(132-2)를 거쳐서 승산회로(121-1,121-3)에 공급되고, 비트메트릭값(Y)을 반전함으로써 얻어진 값이 승산회로(121-2, 121-4)에 공급된다.

승산회로(121-1)는 비트삽입회로(36)에서의 출력의 제 1비트가 0이거나 제 3비트가 0일확률에 대응하는 비트메트릭값(X)과 제 2비트가 0이거나 제 4비트가 0일확률에 대응하는 비트메트릭값(Y)의 곱을 계산하여(즉, 각각의 제 1과 제 2비트가 0일 확률 혹은 각각의 제 3과 제 4비트가 0일 확률), 브랜치메트릭(BM00)으로서 곱을 출력한다. 이 브랜치메트릭(BM00)은 컨벌루션인코더(2)의 부호출력(00)에 대응한다.

유사하게, 승산회로(121-2)는 비트삽입회로(36)에서의 출력의 제 1비트가 0이거나 제 3비트가 0일확률에 대응하는 비트메트릭값(X)과 제 2비트가 1이거나 제 4비트가 1일확률에 대응하는(비트메트릭값 Y를 반전함으로써 얻어진) 값의 곱을 계산하여(즉, 제 2비트가 1이면서 제 1비트가 0일 확률 혹은 제 4비트가 1이면서 제 3비트가 0일 확률), 브랜치메트릭(BM01)로서 곱을 출력한다. 이 브랜치메트릭(BM01)은 컨벌루션인코더(2)의 부호출력(01)에 대응한다.

승산회로(121-3)는 비트삽입회로(36)에서의 출력의 제 1비트가 1이거나 제 3비트가 1일확률에 대응하는 값(비트메트릭값(X)를 반전함으로써 얻어진)과 제 2비트가 0이거나 제 4비트가 0일확률에 대응하는 비트메트릭값(Y)의 곱을 계산하여(즉, 제 2비트가 0이면서 제 1비트가 1일 확률 혹은 제 4비트가 0이면서 제 3비트가 1일 확률), 브랜치메트릭(BM10)로서 곱을 출력한다. 이 브랜치메트릭(BM10)은 컨벌루션인코더(2)의 부호출력(10)에 대응한다.

승산회로(121-4)는 비트삽입회로(36)에서의 출력의 제 1비트가 1이거나 제 3비트가 1일확률에 대응하는 값(비트메트릭값(X)를 반전함으로써 얻어진)과 제 2비트가 1이거나 제 4비트가 1일확률에 대응하는 값(비트메트릭값(Y)를 반전하여 얻어진)의 곱을 계산하여(즉, 각각 제 1비트와 제 2비트가 1일 확률 혹은 각각 제 3비트와 제 4비트가 1일 확률), 브랜치메트릭(BM11)로서 곱을 출력한다. 이 브랜치메트릭(BM11)은 컨벌루션인코더(2)의 부호출력(11)에 대응한다.

X혹은 Y에 삽입된 더미데이터항목가 공급될때, 셀렉터(132-1∼132-4)에 대응하는 하나가 더미데이터항목대신에 1을 선택하므로, 승산회로(121-1∼121-4)는 브랜치메트릭로서 더미데이터항목에 대응하지 않는 입력치를 변화시키지않고 출력한다. 즉, 승산회로에 들어가는 실제 메트릭값이나 반전된 메트릭값은 1로서 승산된다.

ACS회로(122-1)는 컨벌루션인코더(2)의 상태천이(도 11)에 따르는 다음의 2계산식을 실행한다.

[수학식 4]

SM00 × BM00

[수학식 5]

SM01 × BM11

이 표현식에서 SM00은 1단위시간전 상태메트릭저장부(66-1)의 값(즉, 단자(62-1 및 62-2)에서 비트메트릭 X 및 Y의 마지막 바로 전의 세트를 처리한 뒤의 상태메트릭 저장부(66-1)에 남겨진 값)을 표시하고, SM01은 1단위시간전 상태메트릭저장부(66-2)의 값을 표시하고, BM00은 승산회로(121-1)에 의한 계산결과를 표시하고, BM11은 승산회로(121-4)에 의한 계산결과를 표시한다.

ACS회로(122-1)는 높은 가능성의 계산결과 즉, 표현식(4) 및 (5)에 의해 표시된 계산의 결과의 큰 것을 선택하고, 대응하는 선택정보(SEL00)를 경로메모리(65)에 출력하고, 계산(4) 및 (5)의 결과의 큰 것을 뒤따르는 상태메트릭저장부(66-1)에 공급한다. 상태메트릭저장부(66-1)는 이 계산결과를 저장한다. 계산(4)의 결과가 크면, SEL00=0으로 설정된다. 계산(5)의 결과가 크면, SEL00=1로 설정된다. 앞의 경우에서, 상태메트릭저장부(66-1)는 새로운 상태메트릭(SM00)로서 SM00 x BM00을 저장한다. 뒤의 경우에서, 상태메트릭저장부(66-1)는 새로운 상태메트릭(SM00)로서 SM01 x BM11을 저장한다.

ACS회로(122-2∼122-4)는 동일한 방법으로 새로운 상태 메트릭(SM01∼SM11)을 계산하기 위해 동작한다. 상기를 제외하고, 비터비복호기(37)의 동작은 도 14에 나타낸 비터비복호기(37)와 동일하므로, 더이상 서술하지 않는다.

비트메트릭 계산회로(39)의 또 다른 실시예는 도 4에 나타내었다. 도 4의 비트메트릭 계산회로는 도 2를 참조하여 상기 언급된 비트메트릭계산회로대신에 사용될수 있다. 도 4의 회로는 각각 수신된 신호로서 표시된 각각의 비트에 대한 다음 표현식에서 서술된 조건뒤측확률에 대응하는 비트메트릭을 계산한다.

[수학식 6]

P(bi=0｜R)=P(bi=0∩R)/P(R)

이 식에서, P(bi=0｜R)는 수신신호R(Ir,Qr)이 수신될때 송신된 심볼에 의해 비트(i)(bi)(제 1, 제 2, 제 3, 제 4비트)가 0인 조건뒤측확률을 나타내고, P(bi=0∩R)는 비트 i =0이고 수신신호 R(Ir,Qr)의 수신의 심볼의 전송확률을 나타낸다.

유사하게, 수신신호 R(Ir,Qr)가 수신될때 전송된 심볼의 비트i가 1인 조건 뒤측 확률이 다음식으로서 얻어진다.

[수학식 7]

P(bi=1｜R)=P(bi=1∩R)/P(R)

이 식에서, P(bi=1｜R)는 수신신호 R(Ir,Qr)이 수신될때 송신된 심볼의 비트i가 1인 조건뒤측확률을 나타내고, P(R)은 수신된 신호 R(Ir,Qr)의 확률을 나타내고, P(bi=1∩R)는 비트 i가 1이고 신호 R(Ir,Qr)의 수신의 심볼의 전송확률을 나타낸다.

수신신호 R(Ir,Qr)가 수신될때 전송된 심볼의 비트i가 1인 조건 뒤측 확률이 또한 다음식으로서 얻어진다.

[수학식 8]

P(bi=1｜R)=1-P(bi=0｜R)

도 4의 비트메트릭계산회로는 입력I성분(Ir)과 Q성분(Qr)로부터 각각의 16-QAM심볼을 구성하는 제 1∼제 4비트에 대하여 확률을 계산하고,

제 1비트에 대한 메트릭 P(b1=0｜R)을 나타내는 u,

제 2비트에 대한 메트릭 P(b2=0｜R)을 나타내는 v,

제 3비트에 대한 메트릭 P(b3=0｜R)을 나타내는 x,

제 4비트에 대한 메트릭 P(b4=0｜R)을 나타내는 y

를 출력한다.

각각의 메트릭는 상기의 식(6)에 따라서 계산된다. 즉,

[수학식 9]

P(bi=0｜R)

=P(bi∩R)/P(R)

[수학식 10]

=((1/16)ΣP(S_j∩R))/((1/16)ΣP(S_k∩R))

[수학식 11]

=(ΣP(S_j∩R)/(ΣP(S_k∩R))

이 식에서, P(Sj∩R)는 심볼(Sj)의 송신과 수신 신호(R)의 수신의 확률을 나타내고, ΣP(Sj∩R)는 비트i가 0인 모든 심볼(Sj)의 확률P(Sj∩R)의 합계를 나타낸다.

한편, P(Sk∩R)는 심볼(Sk)의 송신과 수신된 신호(R)의 수신의 확률을 나타내고, ΣP(Sk∩R)는 16-QAM방식에서 정의된 모든 심볼(Sk)의 뒤측확률P(Sk∩R)의 합계를 나타낸다.

도 4에서 나타낸 비트 메트릭 계산회로에서, 확률계산회로(111-1∼111-16)은 도 2의 대응회로와 동일한 방법으로 동작한다. 그래서, 도 4의 확률계산회로(111-1)는 P(S0000∩R)즉, 16-QAM방식에서 0000에 대응하는 심볼(S0000)의 송신과 수신 신호(R)의 수신의 확률을 계산한다. 확률은 다른 16-QAM심볼에 대하여 동일한 방법으로 계산된다. 그래서, 전체에서 16뒤측확률은 계산결과로서 얻어진다.

제 1∼제 4가산회로(112-1∼112-4)는 도 2의 제 1∼제 4가산회로와 동일한 방법으로 동작한다. 그래서, 도 4의 제 1가산회로(112-1)는 i=1일때 식(11)의 분자 즉, 제 1비트로서 각각 0을 가지는 심볼에 대한 확률의 합계를 계산한다:

S0000 S0001 S0010 S0011

S0100 S0101 S0110 S0111

가산회로(112-2∼112-4)는 제 2, 제 3, 제 4비트로서 각각 0을 가지는 심볼에 대한 확률의 합계를 계산한다.

가산회로(113)는 식(11)의 분모 즉, 모든 16-QAM심볼에 대하여 확률의 합계를 계산한다:

S0000 S0001 S0010 S0011

S0100 S0101 S0110 S0111

S1000 S1001 S1010 S1011

S1100 S1101 S1110 S1111

분할회로(114-1∼114-4)는 가산회로(112-1∼112-4)의 출력을 가산회로(113)의 출력으로 분할하기 위한 즉, 식(11)에 의해 나타낸 계산을 실행하는 계산기이다. 즉, 분할회로(114-1)는 i=1일때 식(11)의 값(=P(b1=0｜R))을 계산하고 비트메트릭(u)으로서 계산된 값을 출력한다. 비트메트릭(u)은 수신신호로서 표시된 전송된 심볼에서 비트1이 값0을 가지는 확률을 나타낸다. 또한, 분할회로(114-2∼114-4)는 P(b2=0｜R), P(b3=0｜R), P(b4=0｜R)의 값을 계산하고, 비트메트릭 v, x, y로서 각각 계산된 값을 출력한다. 이들 비트메트릭은 수신된 신호에 의해 표시된 송신심볼에서 비트 2,3,4가 각각 값 0을 가질 확률을 나타낸다.

본 발명의 더 구체적인 실시예에 따르는 비트메트릭결정회로를 도 5에 나타내었다. 도 5의 회로는 심볼역확산회로(33)(도 1)에 의해 입력단자(140-1 및 140-2)로 각각 공급된 I성분신호(I')와 Q성분신호(Q')를 나타내는 디지털워드를 사용한다.

역확산회로(33)가 I 및 Q신호를 아날로그량으로서 동작하면, 아날로그-디지털 변환기(141-1 및 141-2)는 심볼역확산회로와 입력단자(140-1 및 140-2)사이에 연결된다. 이러한 구성에서, 아날로그-디지털(A/D) 변환기(141-1)는 심볼역확산회로(33)로부터 공급된 I성분신호(I')를 디지털워드로 변환하여 디지털워드를 단자(140-1)로 출력한다. A/D변환기(141-2)는 심볼역확산회로(33)로부터 공급된 Q성분신호(Q')를 디지털워드로 변환하여 디지털워드를 단자(140-2)로 출력한다.

수신된 신호가 디지털형태로 복조기에서 변환되면, 심볼역확산회로는 디지털워드로서 I 및 Q성분을 동작하고, A/D변환기(141-1)는 생략된다. 각각의 경우에서, I' 및 Q'성분신호를 나타내는 디지털워드는 단자(140-1 및 140-2)로부터 어드레스 데이터로서 리드 온리 메모리(ROMs)(142-1∼142-4)에 공급된다.

단자(140-1 및 140-2)로부터 공급된 어드레스 데이터에 의해 지정된 주소에서 저장된 값은 ROM(142-i(i=1,…, 4))로부터 비트(i)에 대한 비트메트릭으로서 출력된다. 상기 서술한 실시예에서와 같이, 비트(i)에 대한 비트메트릭은 비트역확산회로(101-i)에 공급된다.

각각의 I', Q'에 의해 지정된 주소에서 각각의 ROM(142-i(i=1,…, 4))에 저장된 값은 I', Q'의 동일한 값에 대하여 도 2의 회로에 의해 계산된 뒤측확률의 합계의 값에 대응한다. 즉, I', Q'의 여러가지 값에 대하여 도 2에 나타낸 메트릭 계산회로(39)에 의해 얻어진 같은 결과가 ROM(142-i)에 저장되고, I', Q'의 디지털화된 값이 근사한 결과에 접근하기 위하여 주소로서 사용된다. 또한, ROM은 도 4의 회로에 의해 얻어진 조건 뒤측확률값에 대응하는 값을 저장할수 있다.

도 6은 본 발명의 또 다른 실시예에 따르는 수신기의 구조를 나타낸다. 도 6에 나타낸 수신기는 도 1∼3을 참조하여 상기 언급된 수신기와 동일성분을 가지고 있다. 그러나, 도 6의 수신기에 나타낸 비트메트릭계산소자는 도 1-3의 실시예에서 사용된 비트메트릭계산회로와 동일한 제 1메트릭계산회로(39)와 제 2메트릭계산회로(40)를 합병하였다. 제 2메트릭계산회로(40)는 제 1메트릭계산회로(39)와 비트역확산회로(101-1∼101-4)사이에 연결된다.

제 2메트릭 계산회로(40)는 도 7에 나타낸 구조를 가진다. 제 2메트릭 계산회로(40)에서, 제 1대수연산기(151-1)는 제 1메트릭 계산회로(39)(log(u'))로부터 공급된 값(u')의 자연대수를 계산하고, 계산된 값을 제 1반전회로(152-1)에 출력한다.

제 2대수연산기(151-2)는 제 1메트릭 계산회로(39)(log(v'))로부터 공급된 값(v')의 자연대수를 계산하고, 계산된 값을 제 2반전회로(152-2)에 출력한다.

또한, 제 3대수연산기(151-3)는 제 1메트릭 계산회로(39)(log(x'))로부터 공급된 값(x')의 자연대수를 계산하고, 계산된 값을 제 3반전회로(152-3)에 출력한다. 제 4대수연산기(151-4)는 제 1메트릭 계산회로(39)(log(y'))로부터 공급된 값(y')의 자연대수를 계산하고, 계산된 값을 제 4반전회로(152-4)에 출력한다.

제 1반전회로(152-1)는 대수연산기(151-1)에 의해 공급된 값(log(u'))과 -1을 곱한 값을 얻어서 제 1비트에 대하여 비트메트릭(u1')으로서 비트역확산회로(101-1)에 이 곱(-log(u'))을 출력한다. 또한, 각각의 제 2∼제 4반전회로(152-2∼152-4)는 대수연산기(151-1∼151-4)에 의해 공급된 값(log(u'))과 -1의 곱을 얻어서 대응하는 비트에 대하여 비트메트릭으로서 이 곱(-log(u'))을 출력한다. 그래서, 비트메트릭(-log(v'))는 회로(101-2)에 공급되고, 비트메트릭(-log(x'))는 회로(101-3)에 공급되고, 비트메트릭(-log(y'))는 회로(101-4)에 공급된다.

수신기에 의해 수신된 신호(R)가 시간에 대하여 종속되면, 비터비복호기(37)는 시퀀스:

[수학식 12]

P(｛bi(t)｝｜｛R(t)｝)=ΠP(bi(t)=0｜R(t))

=Π(P(bi(t)=0∩R(t))/P(R(t)))

=ΠP(bi(t)=0∩R(t))/P(R(t)))

을 구성하는 모든 비트에 대하여 상기 조건뒤측확률(P(bi=0｜R)의 곱이 최대(즉, 최대가능경로)가 되는 시퀀스를 선택하여 복호화를 행한다.

이 식에서, R(t)는 시간(t)에서 수신된 신호를 나타내고, {R(t)}는 수신된 신호 시퀀스를 나타내고, P({R(t)})는 수신된 신호시퀀스가 {R(t)}일 확률을 나타낸다. 또한, bi(t)는 시간t에서 송신된 심볼에서 조합된 비트i의 값(0 또는 1)이고, {bi(t)}는 송신된 비트 데이터 시퀀스를 나타낸다. 시퀀스길이가 2이면, 각각의 2개의 시간(t)에서 각각의 비트는 2가지 값(0 또는 1)의 하나를 가지기 때문에 {bi(t)}는 {00}, {01}, {10} 그리고 {11}로서 4종류로 형성된다. 시퀀스길이가 3이면, {bi(t)}는 8종류로 형성된다. 시퀀스길이가 4이면, {bi(t)}는 16종류로 형성된다.

비터비복호기(37)는 신호시퀀스 {R(t)}가 수신될때 이들 다수의 시퀀스로부터 가장 가능성 있는 전송된 시퀀스(최대 가능성 있는 경로)를 선택한다. 즉, 비터비디코더(37)는 상술한 조건 뒤측확률(P(bi=0｜R))의 곱이 최대화되는 경로를 선택한다. 비터비디코더(37)는 식(12)의 분모(ΠP(R(t))가 경로의 종류에 의존되지 않으므로 식(12)의 분자(ΠP(bi(t)=0∩R(t))가 최대화되는 경로를 선택할수 있다.

더구나, 도 6의 실시예에서 제 1실시예에서 메트릭인 확률(P(bi(t)=0∩R(t)))(시간t에서 (P(bi=0∩R))의 함수형태가 아래에 나타낸 것같은 지수함수로 나타난다.

[수학식 13]

P(bi(t)=0∩R(t))=exp(-Ai(t))

그러면, 식(12)의 분자P(bi(t)=0∩R(t))는

[수학식 14]

ΠP(bi(t)=0∩R(t))=Πexp(-Ai(t))

=exp(-ΣAi(t))

이고, 비터비복호기(37)는 최대가능경로로서 표현식

[수학식 15]

ΣAi(t)=Σ(-log(P(bi(t)=0∩R(t))))

의 값이 최소인 경로를 선택할수 있다.

따라서, 시간 t에서 각각의 비트i에 대한 비트메트릭은 표현식

[수학식 16]

-log(P(bi(t)=0∩R(t)))

의 값으로서 얻어진다.

즉, 도 1∼3의 실시예에서, 비트메트릭계산회로(39)는

[수학식 17]

P(bi(t)=0∩R(t)))

로서 표현된 비트메트릭을 계산한다.

대조적으로, 도 6∼8의 실시예에서, 제 2메트릭계산회로(40)는 제 1메트릭계산회로(39)에 의해 계산된 값(식 (17)에 의해 얻어진)의 자연대수를 -1과 함께 곱하여서 식(16)에 따라서 메트릭을 계산한다.

대수연산기(151-1∼151-4)는 공통대수(밑이 10인 대수) 혹은 자연대수(밑이 e인 대수)대신에 다른 어떤 밑의 대수를 교대로 계산하도록 구성될수 있다.

도 5에 나타낸 비트 메트릭 결정회로는 도 6 및 7의 결합된 제 1 및 제 2메트릭회로의 자리에 사용될수 있다. 그래서, 상기 수신신호(R)의 I성분의 값(I')와 Q성분의 값(Q')에 대응하는 상기 뒤측확률의 합계의 대수가 비트i에 대한 메트릭으로서 ROM(i=1, … , 4)에 저장된다.

도 8은 도 6의 실시예에서 활용되는 비터비복호기(37)의 구조를 나타낸다. 도 8에 나타낸 비터비복호기(37)에서, 단자(62-1)을 통하여 공급된 데이터(X)는 심볼의 제 1비트가 0이거나 제 3비트가 0일 확률 즉, 제 2메트릭회로(40)에 의해 계산된 반전된 대수값(-log(u')) 및 (-log(x'))을 정의하는 지수함수의 지수에 대응하는 비트메트릭스로 구성된다. 단자(62-2)를 통하여 공급된 데이터(Y)는 심볼의 제 2비트가 0이거나 제 4비트가 0일 확률 즉, 제 2메트릭회로(40)에 의해 계산된 반전된 대수값(-log(v')) 및 (-log(y'))을 정의하는 지수함수의 지수에 대응하는 비트메트릭로 구성된다.

입력단자(62-1)를 통한 입력값(X)는 셀렉터(164-1)와 감산회로(161-1)로 입력된다. 감산회로(161-1)는 지수의 최대치로부터 X를 감산하고서 그 차를 셀렉터(164-3)에 출력한다. 입력단자(62-2)를 통한 입력값(Y)는 셀렉터(164-2)와 감산회로(161-2)로 입력된다. 감산회로(161-2)는 지수의 최대치로부터 Y를 감산하고서 그 차를 셀렉터(164-4)에 출력한다.

셀렉터(164-1)는 정수발생회로(165-1)로부터 출력된 값0과 입력단자(62-1)로부터 값(X)가 공급된다. 비트삽입회로(36)에 의해 보내진 X에 대한 삽입플래그가 셀렉터(164-1)로 입력될때, 셀렉터(164-1)는 정수발생회로(165-1)에 의해 생성된 값0을 선택한다. X삽입플래그가 입력되지 않을때, 셀렉터(164-1)는 값(X)를 선택한다. 셀렉터(164-1)는 선택된 값을 가산회로(162-1 및 162-2)에 출력한다.

셀렉터(164-2)는 정수발생회로(165-2)로부터 출력된 값0과 입력단자(62-2)로부터 값(Y)가 공급된다. 비트삽입회로(36)에 의해 보내진 Y에 대한 삽입플래그가 셀렉터(164-2)로 입력될때, 셀렉터(164-2)는 정수발생회로(165-2)에 의해 생성된 값0을 선택한다. Y삽입플래그가 입력되지 않을때, 셀렉터(164-2)는 값(X)를 선택한다. 셀렉터(164-2)는 선택된 값을 가산회로(162-1 및 162-3)에 출력한다.

셀렉터(164-3)는 정수발생회로(165-3)로부터 출력된 값0과 지수의 최대치로부터 값(X)를 감산함으로써 얻어진 감산회로(161-1)로부터의 값이 공급된다. 비트삽입회로(36)에 의해 보내진 X에 대한 삽입플래그가 셀렉터(164-3)로 입력될때, 셀렉터(164-3)는 정수발생회로(165-3)에 의해 생성된 값0을 선택한다. X삽입플래그가 입력되지 않을때, 셀렉터(164-3)는 지수의 최대치로부터 값(X)를 감산하여 얻어진 값을 선택한다. 셀렉터(164-3)는 선택된 값을 가산회로(162-3 및 162-4)에 출력한다.

셀렉터(164-4)는 정수발생회로(165-4)로부터 출력된 값0과 지수의 최대치로부터 값(Y)를 감산함으로써 얻어진 감산회로(161-2)로부터의 값이 공급된다. 비트삽입회로(36)에 의해 보내진 Y에 대한 삽입플래그가 셀렉터(164-4)로 입력될때, 셀렉터(164-4)는 정수발생회로(165-4)에 의해 생성된 값0을 선택한다. Y삽입플래그가 입력되지 않을때, 셀렉터(164-4)는 지수의 최대치로부터 값(Y)를 감산하여 얻어진 값을 선택한다. 셀렉터(164-4)는 선택된 값을 가산회로(162-2 및 162-4)에 출력한다.

가산회로(162-1)는 셀렉터(164-1)로부터 공급된 값과 셀렉터(164-2)로부터 공급된 값의 합을 계산하고 이들 값의 합을 브랜치메트릭(BM00)으로서 출력한다. 가산회로(162-2)는 셀렉터(164-1)로부터 공급된 값과 셀렉터(164-4)로부터 공급된 값의 합을 계산하고 이들 값의 합을 브랜치메트릭(BM01)으로서 출력한다. 가산회로(162-3)는 셀렉터(164-2)로부터 공급된 값과 셀렉터(164-3)로부터 공급된 값의 합을 계산하고 이들 값의 합을 브랜치메트릭(BM10)으로서 출력한다. 가산회로(162-4)는 셀렉터(164-3)로부터 공급된 값과 셀렉터(164-4)로부터 공급된 값의 합을 계산하고 이들 값의 합을 브랜치메트릭(BM11)으로서 출력한다.

가산회로(162-1)의 출력(BM00)과 가산회로(162-4)의 출력(BM11)은 ACS회로(163-1 및 163-3)에 입력된다. 가산회로(162-2)의 출력(BM01)과 가산회로(162-3)의 출력(BM10)은 ACS회로(163-2 및 163-4)에 입력된다.

상태메트릭저장부(66-1)로부터 출력(SM00)과 상태메트릭저장부(66-2)로부터 출력(SM01)은 또한 ACS회로(163-1 및 163-3)에 입력된다. 상태메트릭저장부(66-3)로부터 출력(SM10)과 상태메트릭저장부(66-4)로부터 출력(SM11)은 또한 ACS회로(163-2 및 163-4)에 입력된다.

ACS회로(163-1∼163-4)는 브랜치로부터 새로운 상태메트릭과 ACS회로에 입력되는 상태메트릭을 계산한다. ACS회로는 이 계산결과를 상태메트릭저장부(66-1∼66-4)에 출력하고 또한 선택된 경로에 대응하는 정보(SEL00∼SEL11)를 경로메모리(65)에 출력한다.

도 8의 비터비복호기(37)의 ACS회로(163-1∼163-4)는 경로메트릭을 갱신하기 위하여 상태메트릭에 브랜치메트릭을 가산한다. 그러므로, X에 대한 삽입플래그가 셀렉터에 입력될때 각각의 셀렉터(164-1 및 164-3)는 정수발생회로(133-1 또는 133-3)에 의해 생성된 값(0)을 가산회로(162-1 또는 162-3)에 출력하도록 구성된다. 또한, Y에 대한 삽입플래그가 셀렉터에 입력될때 각각의 셀렉터(164-2 및 164-4)는 정수발생회로(133-2 또는 133-4)에 의해 생성된 값(0)을 가산회로(162-2 또는 162-4)에 출력하도록 구성된다. 이것은 비트삽입회로에 의해 삽입된 더미데이터가 브랜치 메트릭과 상태 메트릭계산결과에 영향을 주는 것을 방지한다.

상기 실시예에서, 16-QAM변조방식에 따라서 변조된 데이터가 복조되고 복호된다. 그러나, 본 발명은 각각의 심볼이 2비트이상을 나타내는 64-QAM 또는 256-QAM과 같은 다른 다중치나 다중성분 변조방식을 가져도 유용하다. 16-QAM, 64-QAM, 256-QAM방식에서, 각각의 I 및 Q성분은 2이상의 비트를 나타낸다. 본 발명은 또한 8-PSK변조 및 또한 다른 다중치, 다중성분 변조방식에 적용될수 있다. 이들 방식중에서 어떤 것에서, 1성분은 오직 1비트를 나타낼수 있다. 또한, 종래의 변조방식이 2개의 직교성분을 사용하였지만, 본 발명은 각각의 송신된 신호에서 큰 수의 성분을 가지는 변조방식에 적용될수 있다. 다중성분 변조방식은 다중위상 변조방식으로 또한 알려져 있다.

본 발명은 어떠한 송신매체에 사용될수 있다. 그래서, 상기의 송신기와 수신기가 전자기(무선)파를 송신매체로서 사용하지만, 본 발명은 또한 파이버 광학 송신방식에서 보내진 부호화와 복호화에서와 같이 광학송신매체로 사용될수 있다.

다른 비트확산알로리즘 및/또는 심볼확산알로리즘, 대응하는 비트역확산 및 심볼역확산처리는 상기 언급된 실시예에서 사용되는 비트확산 및 심볼확산처리 및 역처리의 자리에 사용될수 있다. 또한, 다른 비트소거 및 비트삽입처리는 나타낸 것에 대체될수 있다. 또한 실시예에서, 비트확산, 심볼확산 및/또는 비트소거와 같은 특징이 송신기로부터 생략될수 있고, 이 경우에서, 대응하는 역처리가 수신기로부터 생략될수 있다.

상기 언급한 비터비복호기는 다른 유형의 복호기로 대체될수 있다. 컨벌루션코드가 사용될때, 가장 적합한 복호기는 가장 가능한 경로복호기 즉, 가장 가능한 경로와 수신된 데이터에 의해 표시되는 일련의 상태를 결정하는 재생된 데이터의 내용을 결정하는 복호기이다. 상기 언급한 복호회로와 다른 회로는 동일 함수를 실행하도록 프로그램된 프로그램가능한 마이크로프로세서에 의해 부분 혹은 전체가 대체될수 있다.

이에따라, 일본특허출원 P08-231746의 우선권 주장하여 「소니번호 S97P734US00」로 제목붙여진 타모츠 이케다의 미국특허로 공통출원 계류중인 명세서와 일본 특허출원 P08-233057의 우성권 주장하여 「소니번호 S97P748US00」로 제목 붙여진 타모츠 이케다의 미국특허로 공통출원 계류중인 명세서가 여기에 참고로 이용된다.

상기에서 논의된 다른 변경과 결합은 본 발명과 분리되어서는 이용될 수 없고, 상기 바람직한 실시예의 설명은 청구범위에 규정된 본 발명을 제한하는 것이 아니라 예시로서 받아들여져야 한다.

도 1은 본 발명의 1실시예에 따르는 데이터수신기의 구조를 나타내는 블록도이다.

도 2는 도 1에 나타낸 메트릭(metric) 계산회로의 일예의 구조를 나타내는 블록도이다.

도 3은 도 1에 나타낸 비터비복호기의 일예의 구조를 나타내는 블록도이다.

도 4은 도 1에 나타낸 메트릭 계산회로의 다른 예의 구조를 나타내는 블록도이다.

도 5는 도 1에 나타낸 메트릭계산회로의 또 다른 예의 구조를 나타내는 블록도이다.

도 6은 본 발명의 다른 실시예에 따르는 데이터수신기의 구조를 나타내는 블록도이다.

도 7은 도 6에 나타낸 제 2메트릭계산회로의 일예의 구조를 나타내는 블록도이다.

도 8은 도 6에 나타낸 비터비복호기의 일예의 구조를 나타내는 블록도이다.

도 9는 종래의 데이터 QPSK송신기의 구조를 나타내는 블록도이다.

도 10은 도 9에 나타낸 컨벌루션 부호기의 일예의 구조를 나타내는 블록도이다.

도 11은 도 10에 나타낸 컨벌루션 부호기의 상태천이를 나타내는 도이다.

도 12는 QPSK의 심볼세트를 나타내는 도이다.

도 13은 종래의 QPSK 데이터 송신기의 구조를 나타내는 블록도이다.

도 14는 도 13에 나타낸 비터비복호기의 일예의 구조를 나타내는 블록도이다.

도 15는 도 14에 나타낸 브랜치메트릭 계산회로의 일예의 구조를 나타내는 블록도이다.

도 16은 도 14에 나타낸 경로메모리의 일예의 구조를 나타내는 블록도이다.

도 17은 16-QAM을 사용하는 데이터송신기의 일예의 구조를 나타내는 블록도이다.

도 18은 16-QAM의 심볼세트를 나타내는 도이다.

도 19는 도 17에 나타낸 송신기에 의해 송신된 데이터를 수신하기 위하여 가설데이터수신기의 구조를 나타내는 도이다.

* 도면의 주요부분에 대한 부호설명

2. 컨벌루션 부호기 4. 직병렬 변환기

6. 신호점 할당회로 7. 기호 확산회로

24,25. 가산회로 33. 신호 역확산회로

35. 병직렬 변환기 36. 비트 삽입회로

37. 비터비복호기 39. 비트메트릭계산회로

62-1,62-2.입력 단자 63-1∼63-4. 분기 메트릭 계산회로

64-1∼64-4. 가산비교선택회로 66-1∼66-4. 상태 메트릭 기억장치부

111-1∼111-16. 확률계산회로 132-1∼132-4. 선택기

Claims

가능한 다중 성분, 다중치 심볼의 세트로부터 선택된 심볼을 나타내는 일련의 다중 성분신호를 포함하고, 각각의 신호가 2비트 이상에 대한 값을 나타내는 데이터를 수신하는 데이터 수신기에 있어서,

비트메트릭이 ∑P(S_j∩R)에 기초하여 계산되고, 여기서, P(S_j∩R)는 심볼(S)의 송신 및 수신 신호(R)의 수신의 확률을 나타내고, ∑P(S_j∩R)는 특정 비트 i는 주어진 값을 가지고, 주어진 값은 0 또는 1인 모든 심볼 S_j의 확률 P(S_j∩R)의 합계를 나타내는, 특정 비트i에 대하여, 비트메트릭을 계산하는 비트메트릭 계산수단을 포함하는 데이터수신기.
제 1항에 있어서,

상기 비트메트릭은 (∑P(S_j∩R)/∑P(S_k∩R))로 계산되고, 여기서, ∑P(S_k∩R)는 심볼(S_k)의 송신과 수신 신호(R)의 수신의 확률을 나타내고, ∑P(S_k∩R)는 가능한 다중 성분, 다중치 심볼의 모든 세트의 확률P(S_k∩R)의 합계를 나타내는 것을 특징으로 하는 데이터수신기.
제 1항에 있어서,

비트 메트릭의 대수를 계산하는 대수연산수단과, -1과 비트메트릭의 대수의 곱을 계산하는 반전수단을 더 포함하는 것을 특징으로 하는 데이터수신기.
가능한 다중 성분, 다중치 심볼의 세트로부터 선택된 심볼을 나타내는 일련의 다중 성분신호를 포함하고, 각각의 신호가 2비트 이상에 대한 값을 나타내는 데이터수신방법에 있어서,

비트메트릭이 ∑P(S_j∩R)에 기초하여 계산되고, 여기서, P(S_j∩R)는 심볼(S)의 송신 및 수신 신호(R)의 수신의 확률을 나타내고, ∑P(S_j∩R)는 특정 비트 i는 주어진 값을 가지고, 주어진 값은 0 또는 1인 모든 심볼 S_j의 확률 P(S_j∩R)의 합계를 나타내는, 특정 비트 i에 대하여, 비트메트릭을 계산하는 단계를 포함하는 데이터 수신방법.
제 4항에 있어서,

비틉메트릭은 (∑P(S_j∩R)/∑P(S_k∩R))로 계산되고, 여기서, P(S_k∩R)는 심볼(S_k)의 송신과 수신 신호(R)의 수신의 확률을 나타내고, ∑P(S_k∩R)는 가능한 다중 성분, 다중치 심볼의 모든 세트의 확률P(S_k∩R)의 합계를 나타내는 것을 특징으로 하는 데이터 수신방법.
제 4항에 있어서,

비트 메트릭의 대수를 계산하고, -1과 비트메트릭의 대수의 곱을 계산하는 단계를 더 포함하는 것을 특징으로 하는 데이터수신방법.