KR100530786B1 - 비트삽입을이용한데이터수신방법및장치 - Google Patents

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Abstract

메시지는 비트 소거를 포함하는 부호화 처리에 의하여 펑쳐 콘벌루션 부호로 부호화되고 신호의 각 성분이 하나 이상의 비트 값을 나타내는 16-QAM 등의 다중 성분 변조 시스템에서 송신된다. 수신장치에서, 비트 메트릭 계산회로는 각 수신된 신호에 의해 표시되는 각 비트 데이터의 비트 메트릭을 계산한다. 그 결과 얻은 비트 메트릭의 시퀀스는 비트 삽입처리되어 비트 소거 전의 부호화된 메시지에 해당하는 하나 이상 증가된 비트 메트릭 시퀀스를 얻는다. 하나 이상 증가된 비트 메트릭 시퀀스는 비터비복호화 등의 가장 확률이 높은 복호화 방식으로 복호화된다.

Description

비트 삽입을 이용한 데이터 수신방법 및 장치
본 발명은 데이터 수신장치 및 방법에 관한 것으로 보다 구체적으로는 수 개의 데이터 비트 값을 나타내는 다성분 신호 수신을 위한 데이터 수신장치와 데이터 수신방법에 관한 것이다.
미국에서는 디지털 방송이 이미 시작되었다. 또한 유럽에서도, 디지털 TV 방송의 도입을 위해 "디지털 비디오 방송(DVB)" 표준화 조직이 결성되어 그 표준 시스템을 만들고 있다. 이와 같은 디지털 방송은, 예를 들면, 니케이 일렉트로닉스 1.15, 1996(No.653),PP.139-151의 "미국의 전국 서비스에 이어 1996년 유럽에서도 디지털 위성 방송 시작"에 설명되어 있다.
디지털 방송 및 다른 타입의 데이터 송신에 있어서는, 신호의 전력을 최소화하는 것이 바람직하다. 이것은 신호전력 대 잡음전력의 비율을 줄이는 대신 송신 에러의 확률을 증가시킨다. 에러 정정부호는 이 효과를 보상하는 부호화 이득을 얻기 위해 사용된다. 본래 상기 방법을 사용하는 시스템에 있어서, 에러 정정복호화가 수신측에서 수행되는 반면, 에러 정정부호화는 송신 측에서 이루어진다.
콘벌루션 부호(convolution code)는 특히 신호전력 대 잡음전력 비율(S/N 비율)이 낮은 통신경로에서의 송신에 유리하다. 아래에서 설명하는 바와 같이 콘벌루션 부호는 본래 메시지의 각 비트에 포함된 정보를 송신된 신호의 여러 개의 비트로 효과적으로 확산한다. 송신장치는 송신된 신호의 비트를 나타내는 수신된 신호로부터 본래 각 비트의 값을 판정한다. 송신된 신호는 여분의 정보를 포함하고 있으므로 송신 경로에서 송신된 신호 중 일부의 비트 값이 잡음에 의해 오염되더라도 본래의 비트 값은 여전히 뛰어난 정확도로 판정될 수 있다. 수신장치는 확률적 또는 연복호화(soft decoding)방식을 사용할 수 있다. 만약 비터비복호화와 같은 가장 확률이 높은 경로 복호화 방법을 사용한다면 연판정(soft decision) 복호화가 쉽게 수행될 수 있고 또한 고부호화 이득도 쉽게 획득할 수 있다.
펑쳐(punctured)콘벌루션 부호에서는, 어떤 규칙에 따라 비트의 일부가 삭제되므로 콘벌루션 부호기에서 출력된 비트의 시퀀스가 적어진다. 그러므로 콘벌루션 부호화에 의해 도입된 여유분은 감소되고, 다수의 부호화율이 쉽게 얻어진다.
또한 펑쳐 콘벌루션 부호기에서 출력된 부호 시퀀스의 비트 등의 부호화된 신호의 비트를 어떤 규칙에 의해 확산시킴으로써 송신경로에서 잡음에 대한 내성을 개선시키는 것도 가능하다. 여기에서 "확산"이란 비트의 셔플링(shuffling)이나 재배열을 의미한다.
도 9는 DVB 지상파 텔레비젼의 DVB-T 규정에 따라 제안된 송신장치의 일예를 도시한 것이다. 이 송신장치는 펑쳐 콘벌루션 부호, 비트 확산과 구적위상이동키잉(quadrature phase-shift keying, QPSK) 시스템을 사용한다.
도 9에 도시된 예에서, 정보원(1)에서 출력된 직렬 데이터는 콘벌루션 부호기(2)로 입력되고, 모부호시퀀스(X)(Y)는 부호기(2)에 의해 발생된다. (X), (Y)각각은 1-비트 부호시퀀스를 나타낸다. 따라서 정보원(1)의 본래의 데이터의 각 비트는 모부호 데이터의 2 비트를 발생하게 하며, 1 비트는 시퀀스(X)에서, 1 비트는 시퀀스(Y)에서 발생된다. 달리 말하자면, 이 예에서 콘벌루션 부호기(2)의 복호화율은 1/2로 설정된다.
도 10은 콘벌루션 부호기(2)의 일예를 나타낸다. 특히 부호기(2)는 DVB-T 규정에 따라 구성된 것이 아니며, 그것은 콘벌루션 처리의 원리를 설명하기 위한 간단한 부호기이다. 이 예에서, 정보원(1)에서 출력된 1-비트 직렬 데이터는 단자(21)를 통해 입력되며, 각 지연회로(22)(23)에 의해 1클럭 사이클 지연되고, 그리고 나서 가산회로(24)(25)에 출력된다. 단자(21)의 출력과 지연회로(22)의 출력이 또한 가산회로(24)에 공급된다. 가산회로(24)는 이들 데이터 그룹을 같이 더하고(배타적 OR 작동에 의해) 이 가산의 결과를 단자(26)를 통해 데이터(X)로서 출력한다. 가산회로(25)는 단자(21)의 출력과 지연회로(23)의 출력을 같이 더하여(배타적 OR 작동에 의해) 이 연산의 결과를 단자(27)를 통해 데이터(Y)로서 출력한다.
이 예에서, 단자(21)에서 본래의 1 비트가 출력될 때 얻어지는 두 개의 모부호(X)(Y)는 그 본래의 비트의 도착에 선행하는 지연회로(22) (23)의 내부상태에 의존한다. 달리 말하면, 본래의 메시지의 각 비트의 정보는 모부호시퀀스의 수 개의 비트로 확산된다. 이 예에서, 제한길이는 3, 내부 지연소자의 수는 2, 상태의 수는 4, 부호화율은 1/2이다.
도 11은 도 10에 도시한 콘벌루션 부호기의 상태 천이를 나타낸 상태도이다. 예를 들면, 상태 00일 때(지연소자(22)(23)의 각 출력이 0일 때) 단자(21)를 통해 0의 값을 가진 본래의 부호 비트가 입력되면, 단자(26)(27)를 통한 출력은 (XY) = (00)이 된다. .즉, 모부호비트 0은 단자(26)를 통해 데이터(X)로서 출력되는 반면, 모부호 비트 0은 데이터(Y)로서 단자(27)를 통해 출력된다. 0의 입력에 의한 천이의 다음 상태 역시 00이다. 각 지연 소자(22)(23)의 출력은 0으로 남아 있다. 상태 00일 때 1이 입력되는 경우에는 출력은 (XY) = (11)이 되고 상태는 01로 변한다. 상태 01 일 때 0이 입력되는 경우에는 (XY) = (11)이 출력되고 상태는 00으로 변한다. 상태 01일 때 1이 입력되는 경우에는 (XY) = (00)이 출력되고 상태는 10으로 변한다.
이들과 관련된 입력과 출력 및 다른 상태는 입력/출력을 나타내는 "1/01"과 같은 표현을 사용하여 도 11에 도시된다. 이와 같은 표현에서, 첫 번째 숫자는 입력을 나타내는 반면, 두 번째 숫자는 입력에 의한 출력(X)을 나타내고, 마지막 숫자는 입력에 의한 출력(Y)을 나타낸다.
콘벌루션 부호기(2)에 의해 제공된 모부호시퀀스(X)(Y)는 비트 소거회로(3)에 입력되어 소정의 규칙에 따라 비트 소거가 수행되며 남아 있는 비트는 펑쳐 콘벌루션 부호 메시지를 구성하는 직렬 비트 스트림을 구성한다. 비트 소거회로(3)는 소거지도:
X: 10
Y: 11
에 따라 모부호시퀀스(XY)의 소정의 위치에서 데이터를 소거한다.
소거지도에서 1에 해당하는 비트는 송신되지만 지도에서 0에 해당하는 비트는 송신되지 않는다(소거된다). 달리 말하면, 모부호시퀀스(X)의 모든 다른 비트는 비트 소거회로에 의해 직렬 비트 스트림으로부터 삭제된다. 따라서 두 개의 연속된 입력에 대한 콘벌루션 부호기(2)의 출력이 첫 번째 입력에 대한 (X1)(Y1)과 다음 입력에 대한 (X2)(Y2)이 된다면, 비트 소거회로는 직렬 스트림(X1Y1Y2)을 송신할 것이다. 일련의 같은 조작이 장치의 연속된 2클럭 사이클마다 반복된다.
비트 소거회로는 부호화된 메시지에서 여유 부분을 감소시키고 따라서 부호화율을 변화시킨다. 콘벌루션 부호기와 비트 소거회로를 같이 고려한다면 콘벌루션 부호기(2)에 입력되는 본래 메시지의 비트 수는 2이고 비트 소거회로(3)에서 출력된 펑쳐 콘벌루션 부호의 비트 수는 3이고, 따라서 부호화율은 2/3이다.
비트 소거회로(3)에서 출력된 비트 스트림이나 직렬화된 펑쳐 콘벌루션 부호시퀀스는 직병렬 변환기(4)로 입력된다. 직병렬 변환기(4)는 하나의 입력 데이터 시퀀스(X1, Y1, Y2, ...)를 두 개의 데이터 시퀀스(X)(Y)로 변환시킨다. 변환기(4)로부터의 데이터 시퀀스(X)(Y)는 비트 확산회로(5-1)(5-2)에서 비트 확산된다. 각 시퀀스에서 비트의 순서는 확산적으로 바뀐다(복잡하게 된다). 각 비트 확산회로(5-1, 5-2)는 소정의 규칙에 의해 데이터 시퀀스(x, y)에서 비트의 순서를 변화시킴으로써 비트 확산을 수행한다. 본래 각 비트 확산회로(5-1)(5-2)에 적용되는 규칙은 서로 다르다.
이와 같은 비트 확산의 예에서, 입력 데이터의 M비트를 1 블럭으로 가정하고, 적당한 값을 설정한다. 비트 확산 처리는 M-비트 입력 시퀀스로 형성된 벡터 ( B0, B1, ..., Bk, ..., BM-1)를 확산 후의 M-비트 출력 시퀀스로 형성된 벡터 (B'O, B'1, ..., B'n,..., B'M-1)로 치환하는 것에 의해 수행된다. 여기에서 B'n= Bk(n = k + s mod M)이다.
비트 확산회로(5-1)(5-2)는 다른 값(s)을 갖는 동일한 알고리즘을 사용한다.
확산된 펑쳐 콘벌루션 부호 메시지를 구성하는 비트 확산 후의 데이터 시퀀스(x', y')는 비트 확산회로(5-1)(5-2)에서 출력되고, 신호점 할당회로(6)로 입력된다.
신호점 할당회로(6)는 각각 서로 직교하여 동상 성분(I성분)과 직각 성분(Q성분)을 나타내는 좌표 데이터(I', Q')의 신호점을 출력한다. 예를 들면, 송신 채널에서의 신호로서 데이터(x', y')의 할당은 도 12에 도시된 바와 같이 설정된 QPSK 기호 설정에 따라 수행된다. 즉, 데이터는
(x', y') = (0, 0)일 때 (I', Q') = (1/√2, 1/√2)로 설정되고,
(x', y') = (0, 1)일 때 (I', Q') = (1/√2, -1/√2)로 설정되고,
(x', y') = (1, 0)일 때 (I', Q') = (-1/√2, 1/√2)로 설정되고,
(x', y') = (1, 1)일 때 (I', Q') = (-1/√2, -1/√2)로 설정되도록 할당된다. 각 성분(I', Q')은 하나의 QPSK 기호를 구성한다. 이와 같은 각 기호는 확산된 펑쳐 콘벌루션 부호 메시지에서 1 비트(x')의 값을 나타내는 첫 번째 성분(I')과, 확산된 펑쳐 콘벌루션 부호 메시지에서 또다른 비트(y')의 값을 나타내는 두 번째 성분(Q')을 포함한다.
기호 확산회로(7)는 신호점 할당회로(6)에서 출력된 데이터(I')(Q')에 의해 규정된 QPSK 기호를 재배열하여 신호 S(I, Q)를 얻는다. 이 확산처리는 소신 경로에서 버스트 에러에 대한 시스템의 저항을 증가시킨다. 확산회로는 소정의 규칙에 따라 (I', Q')로 표시되는 기호(S')의 순서를 바꾸어 (I, Q)에 의해 나타내지는 기호(S)를 얻는다.
예를 들면, N-1 기호가 하나의 확산 단위 블럭을 형성하고, 또 서로 소수가 되도록 N보다 작은 숫자 G가 선택된다면, 확산은 확산 전에 기호를 형성하는 벡터(S'1, S'2, ..., S'k,..., S'N-1)를 확산 후에 기호를 형성하는 벡터 (S1, S2, ..., Sn, ..., SN-1)(여기서 Sn = S'k(n = G＾k mod N))로 치환함으로써 행해진다. 확산회로(7)는 기호 확산 후에 기호의 (I,Q)성분을 출력한다. 변조기(8)는 직교 주파수 분할 다중(orthogonal frequency division multiplex)(OFDM)방법에 의해 반송파를 기호(S)의 (I)(Q)성분으로 변조하여 변조된 반송파를 안테나(9)를 통해 송신한다.
도 13은 도 9에 도시한 송신장치의 데이터를 수신하기 위한 수신장치의 구성을 나타낸다. 복조기(32)는 안테나(31)를 통해 수신한 전자파를 복조하고 송신장치의 변조기(8)에 공급되는 일련의 신호에 해당하는 일련의 신호를 출력한다. 상기 각 신호는 송신된 기호의 (I)(Q)성분에 해당하는 (I)(Q) 성분을 포함한다. 복조기에 의해 출력된 신호의 (I)(Q) 성분은 송신장치의 변조기에서 공급된 (I)(Q)값과 완전히 같지 않다는 사실이 이해되어야 한다. 소신 경로상의 잡음이나 다른 결함으로 인해 수신된 (I, Q)값이 변화한다. 수신된 신호를 구성하는 (I, Q)값은 수신장치에서 실제값 즉, 아날로그 값이나 바람직하게는 멀티-비트 디지털 값으로 조정된다. 복조기(32)는 일련의 (I)(Q)성분으로서 수신된 신호를 공급한다.
신호 역확산회로(33)는 수신장치(도 9)의 신호 확산회로(7)의 신호 확산처리와는 역의 방식으로 수신된 신호를 처리한다. 따라서 역확산회로는 수신된 신호를 신호 확산회로(7)에서 순서가 바뀌기 전의 본래의 신호 순서로 회복한다. 이 역확산조작은 신호 확산회로(7)에서 사용되었던 것과 동일한 (N)(G)를 사용하여 표현한다면, 역확산처리 전의 신호를 형성하는 벡터(S1, S2, ..., Sn,..., SN-1)를 역확산처리 후의 신호를 형성하는 벡터(S'1, S'2, ..., S'k, ..., S'N-1)(여기서 Sn = S'K(n = G＾k mod N)로 치환하는 것이다.
기호역확산회로(33)에서 출력된 (I)성분 값(I')과 (Q) 성분 값(Q')은 각각 비트 역확산회로(34-1)(34-2)로 공급된다. 비트 역확산회로는 송신장치의 비트 확산회로(5-1)(5-2)에 의해 사용된 역확산과 반대의 방법으로 (I')(Q')성분을 처리한다. 따라서, 비트 역확산회로(34-1)는 (M)아이템의 블럭에서 데이터(I 성분 값) 아이템을 처리한다. 역확산처리 후 출력 (M)아이템의 시퀀스를 구성하는 벡터(B0, B1, ..., Bk, ..., BM-1)는 입력 (M)아이템의 시퀀스를 형성하는 벡터(B'0, B'1, ..., B'M-1)(여기서 B'n = Bk(n = k+s mod M)로부터 얻는다.
비트 역확산회로(34-1)의 역비트 확산처리에서 사용된 값(S)은 송신장치의 비트 확산회로(5-1)에서 사용된 값(s)과 같다. 비트 역확산회로(34-2)는 같은 방식으로 작동하지만 다른 비트 확산회로(5-2)에 의해 사용된 값(s)과 동일한 값(s)을 이용한다.
비트 역확산회로(34-1, 34-2)에서 출력된 두 개의 데이터(x, y)는 병직렬 변환기(35)로 입력되어 하나의 데이터 시퀀스로 변환되어 비트 삽입회로(36)로 공급된다. 병직렬 변환기(35)는 직병렬 변환기(4)와 반대의 조작을 수행하여 두 개의 데이터 시퀀스(x, y)를 하나의 데이터 시퀀스로 변환한다.
비트 삽입회로(36)는 직렬 데이터 스트림을 두 개의 병렬 데이터 스트림으로 분할하고, 도 9에 도시한 비트 소거회로(3)의 비트 소거처리와 반대로 비트 삽입처리를 수행한다. 비트 삽입회로(36)는 송신장치의 비트 소거회로에 의해 사용된 것과 같은 지도
X: 10
Y: 11
를 사용한다.
따라서, (x1, y1, y2)의 순서로 데이터가 삽입회로(36)에 삽입될 때, 임의의 더미 데이터 아이템(여기서는 0으로 가정)이 소거된 데이터에 해당하는 위치에 삽입되고, (X)데이터로서 X1(=x1), 0을 출력하고, (Y)데이터로서 Y1(=y1), Y2(y=2)를 이 순서로 출력한다.
출력 데이터 시퀀스(X, Y)는 비터비복호기(37)에 공급된다. 또한, 더미 데이터의 삽입 위치를 나타내는 삽입플래그도 비터비복호기(37)에 공급된다. 처리의 이 단계에서, 시퀀스(X)(Y)의 개별 데이터 요소(더미 값과 다른)는 단일비트 1 또는 0보다는 수신된 신호의 (I, Q) 성분의 값에 해당하는 실수이다. 이들 데이터 시퀀스의 실수들은 송신장치의 콘볼루션 부호기(2)에서 출력된 모부호의 값(1, 0)에 해당한다. 송신 채널이 완전한 채널이라면, 모부호에서 0에 해당하는 각 수는 송신장치의 신호점 할당회로에 의해 할당된 노미널 값(nominal value)(1/√2)에 해당하는 정확하게 같은 값을 가질 것이고, 모부호에서 1에 해당하는 각 숫자는 다른 노미널 값(-1/√2)을 가질 것이다. 그러나 송신장치와 수신장치 사이의 송신 경로에서의 잡음과 결함으로 인하여 이들 값은 노미널 값과 조금 다르게 된다.
비터비복호기(37)는 본래 메시지에 해당하는 재생된 정보를 회복하기 위하여 데이터 시퀀스(X)(Y)를 복호화한다. 따라서, 복호기는 콘벌루션 부호기(2)의 상태 천이(도 11)에 따라 비터비복호를 수행한다.
도 14는 비터비복호기(37)의 예를 나타낸다. 비트 삽입회로(36)의 출력 데이터(X)(Y)는 각기 입력 단자(62-1)(62-2)에 공급되어 분기 메트릭 계산회로(63-1 내지 63-4)에 공급된다. 각 분기 메트릭 계산회로(63-1 내지 63-4)는 분기 메트릭으로서 입력 데이터(X, Y)와 도 12에 도시된 노미널 값에 의해 정의되는 연속된 좌표점 간의 거리를 계산한다.
분기 메트릭 계산회로(63-1)(63-4)의 출력(분기 메트릭)(BM00)(BM11)은 가산비교선택(add compare select, ACS)회로(64-1, 64-3)로 입력된다. 또한 분기 메트릭 계산회로(63-2)의 출력(분기 메트릭)(BM01)과 분기 메트릭 계산회로(63-3)의 출력(분기 메트릭)(BM10)은 ACS회로(64-2)(64-4)에 입력된다.
4가지 상태 메트릭 저장장치부(66-1 내지 66-4)가 제공된다. 상태 메트릭 저장장치부(66-1)는 ACS 단위(64-1)의 출력에 연결된 입력(66-1a)을 갖는다. 마찬가지로 다른 상태 메트릭 저장장치부(66-2, 66-3, 66-4)는 각기 ACS 회로(64-2)(64-3)(64-4)의 출력과 연결된 입력을 갖는다.
상태 메트릭 저장장치(66-1)의 출력(상태 메트릭)(SM00)과 상태 메트릭 저장장치(66-2)의 출력(상태 메트릭)(SM01)은 또한 ACS회로(64-1)(64-3)에 입력된다. 상태 메트릭 저장장치(66-3)의 출력(상태 메트릭)(SM10)과 상태 메트릭 저장장치(66-4)의 출력(상태 메트릭)(SM11)은 또한 ACS회로(64-2)(64-4)에 입력된다.
각 ACS회로(64-1 내지 64-4)는 입력 분기 메트릭 중 하나와 해당하는 상태 메트릭(SM)의 합을 계산하고 다른 분기 메트릭(BM)과 해당하는 상태 메트릭(SM)의 합을 계산한다. 각 ACS회로(64-1 내지 64-4)는 두 개의 합을 각기 다른 것과 비교하여 그들 중 작은 것을 선택하고, 작은 쪽의 합을 새로운 상태 메트릭(SM)으로서 해당하는 상태 메트릭 저장장치부(66-1 내지 66-4)에 출력하고, 경로 메모리(65)로 이어지는 선택을 나타내는 신호(SEL00 내지 SEL11)를 출력한다. 상태 메트릭 저장장치(66-1 내지 66-4)로부터의 상태 메트릭(SM00 내지 SM11) 역시 경로 메모리(65)에 입력된다.
각 상태 메트릭 저장장치(66-1 내지 66-4)는 단자(61)를 통해 입력된 신호에 의해 재설정될 수 있다. 경로 메모리(65)는 단자(67)를 통해 복호화된 결과를 출력한다.
비터비복호기(37)의 작동이 보다 상세하게 설명될 것이다. 분기 메트릭 계산회로(63-1)는 입력 데이터(X,Y)와 좌표점(1/√2,1/√2)의 차이를 분기 메트릭(BM00)으로서 계산한다. 마찬가지로, 분기 메트릭 계산회로(63-2)는 입력 데이터(X,Y)와 좌표점(1/√2,-1/√2)의 차이를 분기 메트릭(BM01)으로서 계산한다. 분기 메트릭 계산회로(66-3)는 입력 데이터(X,Y)와 좌표점(-1/√2,1/√2)의 차이를 분기 메트릭(BM10)으로서 계산한다. 분기 메트릭 계산회로(66-4)는 입력 데이터(X,Y)와 좌표점(-1/√2,-1/√2)의 차이를 분기 메트릭(BM11)으로서 계산한다. 분기 메트릭의 계산에서 삽입된 더미 데이터에 대한 거리계산은 비트 삽입회로(36)에서 공급된 삽입플래그에 대해 생략된다. 즉, 각 삽입된 더미 데이터 값과 관련된 좌표점 사이의 거리는 도 15를 참조로 하여 하기에서 보다 상세하게 설명되는 바와 같이 값 0으로 설정된다.
ACS회로(64-1)는 콘벌루션 부호기(2)의 상태 천이에 해당하는 하기에 나타내는 두 가지 계산을 수행하고, 이 계산 결과 중 보다 확률이 높은 것, 즉, 계산 결과 중 보다 작은 것을 선택한다. 계산 결과(SM00)가 상태 메트릭 저장장치(66-1)에 공급되는 반면 이 선택의 정보(SEL00)는 경로 메모리(65)에 공급된다.
[수학식 1]
SM00 + BM00
[수학식 2]
SM01 + BM11
(SMOO)은 다음 클럭 사이클로부터 남아있는 상태 메트릭 저장장치(66-1)의 값, 즉, 데이터 시퀀스에서 (X,Y)값 다음의 처리의 결과인 상태 메트릭의 값이다. 마찬가지로 (SMO1)은 다음 클럭 사이클로부터 남아있는 상태 메트릭 저장장치(66-2)의 값이다. (BM00)은 분기 메트릭 계산회로(63-1)의 계산결과이고, (BM11)은 분기 메트릭 계산회로(63-4)의 계산결과이다.
수학식 1의 계산결과가 보다 작다면, SEL00 = 0이 경로 메모리(65)에 공급된다. 수학식 2의 계산결과가 보다 작다면, SEL00 = 1이 경로 메모리(65)에 공급된다. 전자의 경우에, SM00 + BM00이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 저장장치(66-1)에 저장된다. 후자의 경우에, SM01 + BM11이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 저장장치(66-1)에 저장된다.
이 계산은 상태 천이도 도 11을 참조로 하여 설명될 것이다. 분기 메트릭은 입력 데이터(X)(Y)가 특정한 출력을 결과하는 콘벌루션 부호기의 천이에 의해 생성된 모부호 비트를 나타낼 가능성을 나타내는 것으로 이해될 수 있을 것이다. 예를 들면, 노미널 값(1/√2,1/√2)에 매우 근접한 값을 갖는 입력 데이터(X)(Y)가 수신되고, 그로 인하여 (BM00)의 크기가 작아진다면 입력 데이터는 출력(00)(모부호 비트(X,Y))을 생성하는 송신장치의 콘벌루션 부호기(2)의 천이에 의해 생성된 것일 수 있다. 상태 메트릭은 보다 큰 확률을 나타내는 상태 메트릭의 보다 작은 값으로서 데이터를 생성하는 송신장치에서 콘볼루션 부호기(2)가 특정 상태에 있을 가능성을 나타내는 것으로 이해될 수 있다. 예를 들면, (SM00)의 보다 작은 값은 부호기가 상태(00)에 있을 높은 확률을 나타낸다. 상태(00)에 이르는 두 가지 경로가 있다. 첫 번째 경로는 상태(00)에서 0을 입력하고 00을 출력하는 것에 의해 정의된다. 해당하는 비교 계산은 수학식 1에 의해 나타낼 수 있다. 두 번째 경로는 상태(01)에서 0을 입력하고 11을 출력하는 것에 의해 정의된다. 해당하는 비교 계산은 수학식 2에 의해 나타낼 수 있다. 두가지 계산 결과 중 보다 작은 것이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 저장장치(66-1)에 공급된다.
각 ACS회로(64-2 내지 64-4)는 또한 같은 조작을 수행한다. 각 상태 메트릭 저장장치(66-1 내지 66-4)는 시스템 조작의 초기 단계에서 0으로 재설정된다. 이 재설정의 제어는 단자(61)를 통하여 제어기(도시하지 않음)에 의해 수행된다.
경로 메모리(65)는 도 11에 도시한 상태 천이에 따라 수신장치의 최종 출력인 재생된 데이터를 발생한다. 경로 메모리는 ACS회로(64-1 내지 64-4)로부터 공급된 선택 정보(SEL00 내지 SEL11)와 상태 메트릭 저장장치부(66-1 내지 66-4)에 의해 공급된 상태 매트릭(SMOO 내지 SM11)을 사용한다.
도 15는 분기 메트릭 계산회로(63-1)를 상세하게 나타낸다. 단자(62-1)를 통한 입력 데이터(X)는 감산회로(51)로 입력되어 데이터(X)로부터 발생회로(52)에서 공급된 1/√2을 감산한다. 감산회로(52)의 출력은 승산회로(53)의 두 개의 입력 단자에 공급되어 그 자신을 승산한다(즉, 제곱된다). 선택기(203)는 승산회로(53)의 출력과 발생회로(202)의 출력 0을 공급받는다. X에서 삽입지시 플래그가 단자(201)를 통해 비트 삽입회로(36)(도 13)로부터 선택기(203)로 입력될 때, 선택기(203)는 발생회로(202)에 의해 발생된 0을 선택한다. (X)에서 삽입 지시 플래그가 입력되지 않으면, 선택기(203)는 승산회로(53)의 출력을 선택한다. 선택기(203)는 선택된 값을 가산 회로(54)로 출력한다.
단자 (62-2)를 통해 입력된 데이터(Y)는 감산회로(55)로 입력되고, 데이터(Y)로부터 발생회로(56)에서 공급된 1/√2을 감산한다. 감산회로(52)의 출력은 승산회로(57)의 두 개의 입력 단자에 공급되어 그 자신을 승산한다(즉, 제곱된다). 선택기(206)는 승산회로(57)의 출력과 발생회로(205)의 출력 0을 공급받는다. (Y)에서 삽입지시 플래그가 단자(204)를 통해 선택기(206)로 입력될 때, 선택기(206)는 회로(205)로부터 0을 선택한다. (Y)에서 플래그 지시 삽입이 입력되지 않으면, 선택기(206)는 승산회로(57)의 출력을 선택한다. 선택기는 선택된 값을 가산 회로(54)로 출력한다. 가산회로(54)는 선택기(203)(206)의 출력을 가산하고 그 합을 분기 메트릭(BM00)으로 출력한다.
따라서, 삽입 플래그가 공급되지 않을 때, 이 분기 메트릭 계산회로의 조작은 하기와 같이 설명된다. 감산회로(51)는 X - 1/√2을 출력하고, 승산회로(53)는 이 값을 제곱하여 (X - 1/√2)2을 출력한다. 또한, 감산회로(55)는 Y - 1/√2을 출력하고, 승산회로(57)는 이 값을 제곱하여 (Y - 1/√2)2을 출력한다. 가산회로(54)는 승산회로(53)(57)의 출력의 합, 즉, (X - 1/√2)2 + (Y - 1/√2)2을 계산하고 이 값을 분기 메트릭(BM00)으로 출력한다.
반면에, (X)에서 삽입지시 플래그가 입력되었을 때에는, 선택기(203)는 0을 선택하고 따라서 가산 회로(54)의 출력은 (Y - 1/√2)2 이 된다. (Y)에서 삽입지시 플래그가 입력될 때, 선택기(206)는 0을 출력하고 가산회로(54)의 출력은 (X - 1/√2)2이 된다.
각 분기 메트릭 계산회로(63-2 내지 63-4)는 도 15에 도시한 것과 같은 회로 구성을 갖고, 동일한 조작을 수행한다. 그러나 분기 메트릭 계산회로(63-2)에서, 발생회로(52)의 출력은 1/√2이고 발생회로(56)의 출력은 -1/√2이다. 분기 메트릭 계산회로(63-3)에서, 발생회로(52)(56)의 출력은 각기 -1/√2, 1/√2이다. 분기 메트릭 계산회로(63-4)에서, 각 발생회로(52)(56)의 출력은 -1/√2이다.
도 16은 경로 메모리(65)의 블록도이다. ACS회로(64-1 내지 64-4)에서 출력된 선택 정보 아이템(SEL00 내지 SEL11)은 단자(71-1 내지 71-4)에 공급된다. 선택 정보 아이템(SEL00 내지 SEL11)은 제어신호로서 선택기(73-1 내지 73-4)의 2-입력과 1-입력에 각기 입력된다. 고정 데이터 아이템(0)이 선택기(73-2)의 두개의 입력으로서 단자(72-2)에서 공급되는 반면, 고정 데이터 아이템(0)은 선택기(73-1)의 두개의 입력으로서 단자(72-1)에서 공급된다. 마찬가지로, 고정 데이터 아이템(1)은 각기 선택기(73-3)(73-4)의 두개의 입력으로서 단자(72-3)(72-4)에서 공급된다.
각 선택기(73-1 내지 73-4) )는 선택 정보 아이템(SEL00 내지 SEL11) 중 하나에 해당하는 것에 의해 두개의 입력 중 하나를 선택하고 선택된 데이터 아이템을 레지스터(81-1 내지 81-4) 중 해당하는 것에 출력한다. 위에서 언급한 과 같이 단자(72-1 내지 72-4) 중 하나의 데이터 아이템이 첫 번째 칼럼 선택기(73-1 내지 73-4) 중 해당하는 것에 두 개의 입력으로서 입력된다. 따라서, 첫 번째 칼럼 레지스터(81-1 내지 81-4)는 각기 0, 0, 0, 1을 저장한다.
다른 선택기와 레지스터는 위에서 설명한 것과 같은 방식으로 구성된다. 선택기와 레지스터는 n칼럼(도 16에 도시한 예에서는 4 칼럼)으로 구성된다. 즉, 두 번째 칼럼에서 선택기(74-1 내지 74-4)와 레지스터(82-1 내지 82-4)가 준비된다. 첫 번째 칼럼 레지스터(81-1, 81-2)의 출력은 두 번째 칼럼에서 선택기(74-1 내지 74-3)에 공급된다. 첫 번째 칼럼 레지스터(81-3, 81-4)의 출력은 두 번째 칼럼의 선택기(74-2, 74-4)에 공급된다. 각 두 번째 칼럼 선택기(74-1 내지 74-4)는 선택 정보 아이템(SEL00 내지 SEL11) 중 하나에 해당하는 값에 의해 두 개의 입력 중 하나를 선택하고 선택된 데이터 아이템을 두 번째 칼럼 레지스터(82-1 내지 82-4) 중 해당하는 것에 출력하는 처리를 수행한다. 예를 들면, 선택 정보 아이템(SEL00)이 0일 때 레지스터(74-1)는 레지스터(81-1)의 출력을 선택하고 선택 정보 아이템(SEL00)이 1일 때 레지스터(81-2)의 출력을 선택하고, 선택된 데이터 아이템을 레지스터(82-1)로 출력한다. 세 번째와 네 번째의 칼럼 선택기와 레지스터도 같은 방식으로 조작된다.
마지막 칼럼에서 레지스터(84-1 내지 84-4)의 출력은 선택기(85)의 4-입력과 1-입력으로 입력된다. 도 14에 도시된 상태 메트릭 저장장치(66-1 내지 66-4)에서 출력된 상태 메트릭(SM00 내지 SM11)은 최소값 비교회로(88)로 입력된다. 최소값 비교회로(88)는 4개의 상태를 비교하여 그들 중 가장 작은 값을 선택한다. 만약 상태 메트릭(SM00)이 가장 작을 값일 때에는 최소값 비교회로는 데이터 00을 출력하고, 상태 메트릭(SM01)이 가장 작을 값일 때에는 데이터 01을, 상태 메트릭(SM10)이 가장 작을 값일 때에는 데이터 10을, 상태 메트릭(SM11)이 가장 작을 값일 때에는 데이터 11을 출력한다. 최소값 비교회로(88)의 입력이 00일 때 선택기(85)는 레지스터(84-1)의 출력을 선택하고, 최소값 비교회로(88)의 입력이 01일 때 레지스터(84-2)의 출력을, 최소값 비교회로(88)의 입력이 10일 때 레지스터(84-3)의 출력을, 최소값 비교회로(88)의 입력이 11일 때 레지스터(84-4)의 출력을 선택한다. 선택된 레지스터의 출력은 단자(86)를 통해서 복호화 결과로서 선택기(85)에 의해 출력된다. 단자(86)의 출력 시퀀스는 재생된 정보를 나타낸다.
경로 메모리(65)에서 상기 설명한 연결은 도 11의 상태도에 해당하는 출력을 제공한다. 단자(72-1 내지 72-4)에서 고정 값(0,1)은 가능한 복호화된 정보 아이템을 나타낸다. 선택기와 레지스터의 메트릭을 통해 전파될 값은 선택 정보 아이템(SEL00 내지 SEL11)의 값에 의존한다. 이들 값은 상기에서 설명한 바와 같이 매 클럭 사이클 동안 상태 메트릭과 분기 메트릭 값에 차례로 의존한다. 사실상 ,마지막 레지스터(84-1 내지 84-4)에서 나타난 데이터 아이템은 격자 또는 콘벌루션 부호기의 상태 시퀀스를 통한 다른 가능한 경로와 연결된다. 가장 확률이 높은 경로에 해당하는 데이터 아이템은 마지막 칼럼의 레지스터(84-1 내지 84-4)에 저장된 4개의 데이터 아이템으로부터 선택되고, 선택된 아이템은 재생된 정보로서 출력된다. 선택기(85)는 상태 메트릭 최소값, 즉, 각 시점에서 최대 확률을 갖는 경로에 해당하는 아이템을 선택한다. 달리 말하면, 비터비복호기는 송신장치의 콘벌루션 부호기에 입력되는 가장 알맞은 본래 데이터 시퀀스를 나타내는 재생된 정보 시퀀스를 획득한다. 가장 적합한 시퀀스의 선택에서, 복호기는 송신된 데이터의 여러 개의 비트에 의하여 재생된 데이터의 각 비트를 선택한다. 이것은 상당한 부호 이득을 제공한다.
고속 데이터 송신에 있어서 디지털 송신시스템을 상기에서 설명한 QPSK 수행 및 다른 보다 복잡한 변조 시스템으로 확장하고자 하는 요구가 증가하고 있다. 보다 복잡한 송신 방식에서, 각 송신된 정보는 2 개 이상의 비트 값을 나타낸다. 전형적으로 각 신호는 두 개의 성분을 포함하고, 각 성분은 2 이상의 가능한 노미널 값을 갖는다. 그와 같은 변조 시스템의 예에는 16-QAM, 64-QAM, 256-QAM이 포함된다. 16-QAM 시스템에서, 각 기호는 2개의 성분을 포함하고 각 성분은 4개의 가능한 노미널 값을 갖기 때문에 16개의 가능한 기호 중 어느 하나가 전송될 수 있다. 따라서, 각 기호는 4개 비트에 해당하는 값을 나타낼 수 있다. 64-QAM과 256-QAM 시스템은 기호마다 각기 6개와 8개의 비트를 부호화하는 64개와 256개의 가능한 기호를 가진 기호 설정을 사용한다. 상기에서 설명한 QPSK 시스템에서는 각 기호에서 단지 2개의 비트만이 부호화된다. 보다 복잡한 송신 시스템은 더 높은 데이터 송신율의 가능성을 제공한다. 그러나 상기에서 설명한 콘벌루션 또는 펑쳐 콘벌루션 부호화 및 비트 확산과 함께 다중 성분, 다중치 변조 시스템을 갖는 부호화 및 복호화 방법을 사용하는 것은 어렵다.
도 17은 16-QAM을 사용한 데이터 송신장치를 나타낸다. 도 17에서, 도 9의 QPSK 송신장치에 해당하는 부분은 같은 부호를 사용하여 나타내었다. 콘벌루션 부호기(2)와 비트 소거회로(3)는 QPSK 송신장치에서 사용된 것과 동일하며, 위에서 설명한 것과 동일한 펑쳐 콘벌루션 부호 시퀀스를 만든다. 그러나, 도 17의 직병렬 변환기(4)는 비트 소거회로(3)에서 출력된 직렬 데이터에서 4개의 병렬 데이터 스트림 (u, v, x, y)로 갈라진다. 이 데이터 아이템은 비트 확산회로(91-1 내지 91-4)에서 비트 확산처리되어 재배열된 데이터 (u', v', x', y')를 획득하고 이들은 신호점 할당회로(6)로 공급된다. 각 데이터 시퀀스가 적용된 비트 확산처리는 도 9의 비트 확산회로(5-1)(5-2)에서 적용된 것과 같은 것이다. 비트 확산처리는 각 데이터 시퀀스에 대해 다른 값(s)을 사용함으로써 데이터 시퀀스에 대해 달라진다.
신호점 할당회로(6)는 입력 4-비트 데이터(u', v', x', y')를 도 18에 도시한 16-QAM 기호 설정의 기호로서 할당한다. 16-QAM 설정에서, 각 기호는 2개의 성분(I')(Q')을 포함한다. 각 성분은 4개의 노미널 값 중 하나를 가질 수 있고, 각 성분은 2 비트의 값을 나타낸다. 따라서, 성분(I')은 4-비트 데이터의 첫 번째와 세 번째 비트의 값을 나타내는 반면, 성분(Q')은 두 번째와 네 번째의 비트를 나타낸다. 예를 들면,
(u', v', x', y') = (0, 0, 0, 0)일 때 (I',Q') = (3/√10, 3/√10)이고,
(u', v', x', y') = (0, 0, 0, 1)일 때 (I',Q') = (3/√10, 1/√10)이다.
신호점 할당회로(6)에 의해 생성된 기호는 상기에서 설명한 것과 같은 방식으로 기호 확산회로(7)에서 기호 확산되고, 재배열된 성분(I)(Q)은 변조기(9)에 공급되어 상기에서 설명한 바와 같이 OFDM 변조에 의해 송신된다. 다른 면에서, 도 17에 도시한 송신장치의 구성은 도 9에 도시한 것과 같다.
도 17의 송신장치의 16-QAM 신호의 송신장치는 도 13의 QPSK 송신장치와 유사하게 구성되며 도 19에 도시한 구조를 갖는다. 그러나, 도 19에 도시한 송신 장치는 제대로 작동하지 않을 것이다.
도 13을 참조하여 상기에서 설명한 QPSK 시스템에서, 기호 역확산회로(33)에서 출력되어 비트 역확산회로(34-1)(34-2)로 입력된 각 신호 성분(I)(Q)은 비트 확산된 펑쳐 콘벌루션 부호 메시지의 1 비트를 나타낸다. 그러므로, 송신장치의 비트 확산회로에 의해 적용된 재배열의 역방식에서, 비트 역확산회로에 의해 재배열된 신호 성분(I)(Q)은 비트 확산처리 전의 메시지에서의 비트의 순서로 회복된다. 그러나, 16-QAM에서 각 성분(I)(Q)은 2 비트를 나타낸다. 도 18에 도시한 기호 설정 또는 신호점 배치에서, (I)는 첫 번째와 세 번째 비트의 정보를 포함하는 반면, (Q)는 두 번째와 네 번째 비트의 정보를 포함한다. 그러나, (I)는 1/√10 또는 3/√10과 같은 단일 값이고, (Q) 또한 그와 같은 하나의 값이다. 성분(I)(Q) 값의 스트림이 도 19에서 도시된 바와 같이 단지 네 개의 데이터 스트림으로 분할된다면 데이터 스트림(u', v', x', y')에서 각 데이터 아이템은 여전히 단일 비트보다는 두 개의 비트를 포함할 것이다. 송신장치의 비트 확산회로(91-1 내지 91-4)(도 17)에 의하여 단일-비트 데이터 아이템에 적용된 비트 확산 처리에 반대인 회로(95-1 내지 95-4)에서의 역확산 처리의 적용은 데이터를 뒤섞을 것이다. 그것은 본래의 순서로 회복되지 않는다. 다른 방식으로 말하면, 비트 확산조작은 송신장치에서 단일-비트 데이터에 대해 수행되지만, 단일 성분값(I)(Q)은 각기 두 개의 비트를 나타낸다. 그러므로, 수신장치에서 성분(I)(Q)에 대한 역조작은 수행될 수 없다.
동일한 문제가 비트 소거와 비트 삽입 조작의 연결에서도 생긴다. 따라서, 도 17의 송신장치의 비트 소거회로(3)는 모부호의 단일 비트에 대해 조작된다. 더미 데이터를 2-비트 성분 값의 스트림으로 삽입하기 위한 비트 삽입회로(36)의 조작은 데이터를 좀더 뒤섞고, 데이터의 본래의 구조로 회복되지 못한다. 예를 들면, 도 20(a)에 도시한 (x1, y1, x2, y2, x3, y3, ...)와 같은 데이터 아이템의 시퀀스가 상기에서 언급된 비트 소거지도에 의해 조작되는 비트 삽입회로(36)에 입력되고 도 13의 비트 삽입 회로에서 사용되고 나서 도 20(b)에서와 같이 (x1)(y1)은 데이터 아이템 (X1)(Y1)으로 출력되고, 더미 데이터 아이템(d)은 데이터 아이템(X2)으로 다음 출력되고, 그리고 (x2)는 데이터 아이템(Y2)으로 출력된다. 마찬가지로 (y2)(x3)은 데이터 아이템 (X3, Y3)으로 출력되고, 더미 데이터 아이템(d)은 데이터 아이템(X4)으로 다음 출력되고, 그리고 (y3)는 데이터 아이템(Y4)으로 출력된다.
그러나, 이 처리는 도 17에 도시된 비트 소거회로(3)에서의 처리의 역처리와 일치하지 않는다. 다시, 비트 소거회로는 비트-레블 데이터에 대해 조작되어 개별 데이터 비트를 소거한다. 대조적으로, 도 20(b)에 도시된 각 데이터 아이템(x1)(y2)은 데이터의 2 비트에 해당한다. 2비트 데이터의 시퀀스에서 1 비트의 더미 데이터의 삽입에 의해 얻어진 출력 데이터 시퀀스는 본래의 데이터 시퀀스와 전혀 다르다. 비터비복호기(37)에 의한 비트 삽입회로(36) 출력의 비터비복호의 결과는 본래 데이터와는 완전히 다른 것이다.
다수 비트를 나타내는 성분 값이 도 19에 도시된 데이터 수신장치의 기호 역확산회로(33)에서 또는 그 직후에 개별 비트 값의 회복에 의해 제거되는 것의 조정과 관련된 문제가 나타난다. 따라서, 비트 역확산회로 전에 각 신호의(I)(Q)성분이 개별 비트 값(u', v', x', y')을 얻을 수 있도록 검토될 수 있다. 상기 경우, 수신된 각 신호의 성분(I)(Q)에 의해 정의되는 좌표(I, Q)와 도 18에 도시된 노미널 신호 점간의 거리가 계산된다. 수신된 신호는 가장 가까운 노미널 신호점과 연관된 기호를 나타내며, 비트 값은 그 기호에 따라 할당된다. 예를 들면, 좌표(-1/√10, 3/√10)에 가까운 좌표(I)(Q)를 갖는 수신된 신호는 노미널값(-1/√10, 3/√10), 즉, 도 18에서 1010을 갖는 기호를 나타내는 것으로 간주된다. 이 기호와 연관된 비트 값은 4-비트 데이터에 할당된다: u' = 1, v' = 0, x' = 1, y' = 0. 이 방식으로 회복된 비트 값은 단일 비트 값이며, 비트 역확산처리와 비트 삽입을 통해 처리된다.
그러나, 상기 시스템은 단일 수신된 신호의 내용에 따라 각 비트의 값을 결정하는 경판정(hard decision)을 하게 된다. 그것은 상기에서 설명한 비터비복호화와 같은 연복호화에 의한 잡음 면역과 부호 이득을 희생시키고, 수 개의 시간 단위 동안 수 개의 신호에서 송신된 정보는 수신장치에 의한 판정을 재생된 정보의 각 비트 값에 대한 가장 가능성 있는 값으로 만드는 데 기여한다.
마찬가지의 문제가 64-QAM, 256-QAM과 같은 다중 값, 다중 성분 변조 시스템에서 발생된다. 따라서, 다중 값, 다중 성분 변조시스템에 의해 송신된 데이터를 정확하게 수신하고 복호화할 수 있는 수신장치와 방법에 대한 필요성이 존재한다.
본 발명의 한 관점에 의하면, 일련의 신호를 수신하는 수신장치에 있어서 각 수신된 신호는 복수의 성분을 포함하며 또한 각 수신된 신호는 펑쳐 콘벌루션 부호에 따라 부호화된 메시지에서 2 비트 이상의 값을 나타낸다. 예를 들면, 수신된 신호는 16-QAM, 64-QAM, 256-QAM 신호 또는 각 성분이 두 개 이상의 데이터 비트의 값을 나타내는 다중 위상 신호의 (I)(Q)성분과 같은 복수의 성분을 갖는 다중 값, 다중 성분 신호 등의 신호일 수 있다. 이와 같은 관점에 의한 본 발명에 따른 수신장치는 각 신호에 의해 표시되는 각 데이터 비트의 적어도 1 비트 메트릭을 계산하여 하나 이상의 비트 메트릭 시퀀스를 제공하기 위한 비트 메트릭 계산 수단과, 소정의 규칙에 따라 비트 메트릭의 시퀀스에 비트 삽입 처리를 수행하여 한 이상의 비트 메트릭의 증가된 시퀀스를 형성하기 위한 비트 삽입수단을 포함한다.
비트 삽입수단은 바람직하게는 송신장치의 비트 소거회로에서 사용된 규칙과 역의 규칙에 따라 작동되어 하나 이상의 증가된 비트 메트릭의 시퀀스가 송신 장치의 비트 소거회로에 공급된 모콘벌루션 부호를 구성하는 비트 값의 시퀀스와 일치하도록 한다. 예를 들면, 비트 삽입회로는 소거된 비트의 위치에 해당하는 위치에서 더미 데이터를 비트 메트릭의 시퀀스에 삽입하도록 구성되어 더미 데이터가 소거된 비트를 대신하는 것을 제외하고는 증가된 비트 메트릭의 시퀀스가 송신 장치의 비트 소거 수단에서 공급된 모 콘벌루션 부호 시퀀스와 동일하도록 한다.
바람직하게는, 본 발명의 이와 같은 관점에 따른 수신장치는 디콘벌루션(deconvolution) 방식에 의하여 하나 이상의 증가된 비트 메트릭의 시퀀스의 처리에 의한 데이터를 복호화하기 위한 복호화 수단과, 비터비복호 기구와 같은 가장 적합한 복호화기구를 포함한다.
본 발명의 이와 같은 관점에서 각 비트 메트릭은 송신된 데이터의 단일 비트를 나타내기 때문에 비트 메트릭은 송신장치에서 단일 비트 데이터에 적용된 비트 소거 처리와 반대되는 비트 삽입처리를 수행하도록 조정된다. 그러나, 비트 메트릭는 개별 비트에 대해 고정된 0 또는 1 값이 아니다. 오히려, 가장 바람직하게는 각 비트 메트릭은 수신된 신호에 해당하는 송신된 기호의 비트 값이 특정한 값을 갖게 될 가능성을 나타낸다. 비트 메트릭은 QPSK 수신장치의 다양한 단계를 통해 전파되고 도 13을 참조하여 상기에서 설명한 비터비복호기에 제공되는 개별 신호 성분의 실제 값에 가까운 실수 값이다. 이 실제 값은 비터비복호화와 같은 연복호화 방식에서 사용될 수 있으며 송신채널을 통해 보내진 수 개의 비트를 포함하는 정보에 따라 재생된 정보에서 가장 확률이 높은 값을 판정한다. 따라서 본 발명의 이와 같은 관점에 따른 장치는 에러 정정 부호로서 펑쳐 콘벌루션 부호를 사용하여 데이터가 부호화되어 다중 성분, 다중 값 성분에 의해 송신되고, 수신장치에서 정확하게 복호화될 수 있도록 한다.
하기에서 더 상세하게 설명하는 바와 같이 비트 메트릭의 판정을 위해 여러가지의 다른 방법이 사용될 수 있다. 비트 메트릭은 수신된 신호에 의해 표시되는 매 비트당 1 비트 메트릭으로 개별적으로 공급될 수 있고 또, 수신된 신호의 각 비트에 대해 첫 번째 비트와 두 번째 비트를 포함하는 한 쌍으로 계산될 수도 있다. 후자의 방법에서, 첫 번째 비트 메트릭은 바람직하게는 비트가 첫 번째 값을 가질 확률을 나타내는 반면, 같은 비트에 대한 두 번째 비트 메트릭은 비트가 두 번째, 반대의 값을 가질 확률을 나타낸다.
본 발명의 이러한 관점에 의한 수신장치는 기호 확산처리를 수행하기 위한 기호 역확산수단을 더 포함한다. 하나의 구성에서, 기호 역확산수단은 변화된 일련의 수신된 신호를 비트 메트릭 계산수단에 제공한다. 따라서, 기호 역확산수단은 소정의 패턴에 따라 들어오는 수신된 신호의 시퀀스 중 어떤 수신된 신호의 성분을 들어오는 시퀀스에서 다른 수신된 신호의 성분으로 교환함으로써 변화된 수신된 신호의 시퀀스를 제공하기 위한 수단을 포함한다.
본 발명의 또 다른 관점에 의하면, 기호 역확산수단은 비트 메트릭 계산수단에 의해 공급된 비트 메트릭의 시퀀스에 대해 작동하도록 구성될 수 있다. 따라서 기호 역확산수단은 소정의 패턴에 따라 어떤 수신된 신호로부터 얻은 비트 메트릭을 다른 수신된 신호로부터 얻은 비트 메트릭과 교환하여 비트 메트릭 계산수단에서 공급된 비트 메트릭의 시퀀스를 수정하도록 구성될 수 있다.
본 발명의 또 다른 관점은 상기에서 설명한 장치와 연결하여 일련의 신호를 수신하는 방법을 포함한다. 본 발명의 상기 관점에 따른 방법은 바람직하게는 각 수신된 신호에 의해 표시되는 각 데이터 비트에 대하여 적어도 하나의 비트 메트릭을 계산하여 하나 이상의 비트 메트릭을 제공하고, 소정의 규칙에 따라 비트 메트릭 시퀀스에서 비트 삽입처리를 수행하여 하나 이상의 증가된 비트 메트릭의 시퀀스를 형성하는 단계를 포함한다. 본 발명의 상기 관점에 의한 방법은 상기에서 언급한 장치와 유사한 이점을 제공한다. 본 발명의 상기 관점에 의한 방법은 바람직하게는 비트 메트릭의 시퀀스를 처리하고, 비터비복호화 방식이나, 다른 가장 확률이 높은 복호화 방식에 의한 디콘벌루션에 의하여 데이터를 복호화하는 단계를 포함한다. 본 발명의 상기 관점에 의한 방법은 또한 바람직하게는 비트 메트릭 계산 전에, 들어오는 신호의 시퀀스에서 수신된 신호의 성분을 재배열하거나 또는 비트 메트릭의 계산 후에, 수신된 신호로부터 얻은 비트 메트릭을 다른 수신된 신호로부터 얻은 비트 메트릭과 교환하는 것에 의해 기호 역확산처리를 수행하는 단계를 포함한다.
본 발명의 이와 같은 목적들과 특징 및 이점은 첨부된 도면과 함께 하기에서 설명될 바람직한 실시예에 대한 상세한 설명에서 보다 명확하게 될 것이다.
도 1에 도시한 데이터 수신장치는 전체적으로 도 17의 송신장치와 유사하기는 하지만 도 1에서는 비트 확산회로의 생략으로 비트 확산 없이도 데이터의 송신이 가능하다. 도 1에서 도 17의 일치하는 부분은 동일한 지시 번호를 사용하여 나타내었다. 따라서, 그와 같은 부분의 설명은 반목되지 않을 것이다.
도 1의 송신장치에서, 직병렬 변환기(4)에서 출력된 데이터(u, v, x, y)는 비트 확산 없이 직접 신호점할당회로(6)에 공급된다. 다른 모든 면에서는 조작은 상기에서 설명한 것과 같다.
도 2는 본 발명의 일 실시예에 의한 수신장치를 나타낸다. 이 수신장치는 도 1에 도시된 송신장치에 의해 송신된 데이터를 수신할 수 있도록 구성된다. 도 2에서, 도 13에 도시된 콘벌루션 데이터 수신장치와 일치하는 부분은 동일한 지시번호를 사용하여 표시하였다. 도 13에 도시한 부분과 일치하는 부분에 대해서는 하기에서 설명을 생략한다. 수신장치는 안테나(31)와 송신 경로로부터 (I)(Q)성분을 포함하는 다성분 신호를 복귀시키고 (I)(Q)성분 값을 기호 역확산회로(33)로 통과시키기 위한 복조기(32)를 포함한다. 기호 역확산회로는 송신장치(도 17)의 기호 확산회로(7)에서의 처리와 반대의 처리를 수행하도록 구성된다. 상기에서 설명한 바와 같이, 이 역처리는 어떤 기호의 성분을 다른 기호의 성분과 교환하여, 수신된 신호를 기호 확산 회로에서 처리전의 기호의 순서로 회복시킨다. 기호 역확산회로는 회복된 (I)(Q)신호의 성분(I')(Q')을 비트 메트릭 계산회로로 출력한다.
네 개의 비트 메트릭 쌍의 시퀀스(u0, u1), (v0, v1), (x0, x1), (y0, y1)가 메트릭 계산회로(102)에서 출력되고 병직렬 변환기(103)로 입력된다. 병직렬 변환기(103)는 네 개의 분리된 시퀀스를 비트 메트릭 쌍( Pr0, Pr1)의 하나의 시퀀스로 변환한다. 비트 삽입회로(104)는 도 1에 도시한 송신장치의 비트 소거회로(3)와 반대의 방식으로 비트를 병직렬 변환기(103)에서 출력된 시퀀스에 삽입한다. 비트 소거회로는 또한 비트 메트릭 쌍의 시퀀스를 두 개의 분리된 비트 메트릭 쌍의 시퀀스(X0, X1), (Y0, Y1)로 형성한다. 이들 시퀀스는 비터비복호기(105)로 입력된다. 비터비복호기에 의해 복호화된 데이터는 재생 정보(38)로서 출력된다.
비트 메트릭 계산회로(102)는 (I),(Q)신호의 (I')(Q')성분으로부터 공급받은 한 쌍의 비트 메트릭을 수신된 신호에 의해 표시되는 첫 번째 내지 네 번째 비트에 대하여 계산하도록 구성된다. 비트 메트릭 계산회로(102)의 구성은 도 3에 도시된다. 기호 역확산회로(33)에서 공급된 (I')(Q')신호는 도 3에 도시된 n확률 계산회로(111-1 내지 111-n)로 입력된다. 즉, 송신장치에서 신호점 할당처리가 16-QAM 기호 설정에 따라 수행되었으므로 수신된 신호는 16-QAM기호 설정 또는 도 18에 도시된 신호점 배치에서 16개의 가능한 기호 중 하나를 나타낸다.
확률 계산회로(111-1)는 도 18에 도시된 16-QAM 시스템에서 0000에 해당하는 기호(S0000)의 송신과 수신된 신호(R)의 수신 확률(P(SOOOO∩R))을 계산한다. 다른 확률 계산회로 역시 동일한 계산을 수행한다. 즉, 확률 계산회로(111-2)는 16-QAM 시스템에서 0001에 해당하는 기호(S0001)의 송신과 수신된 신호(R)의 수신 확률(P(SOOO1∩R))을 계산한다. 확률 계산회로(111-3)는 16-QAM 시스템에서 0010에 해당하는 기호(S0010)의 송신과 수신된 신호(R)의 수신 확률(P(SOO10∩R))을 계산한다. 확률 계산회로(111-16)는 16-QAM 시스템에서 1111에 해당하는 기호(S1111)의 송신과 수신된 신호(R)의 수신 확률(P(S1111∩R))을 계산한다.
가산회로(112-1)는 첫 번째 비트로서 각 0을 갖는 기호, 즉 기호(S0000)(S0001)(S0010)(S0011)(S0100)(S0101)(S0110)(S0111)에 대하여 확률을 계산하는 확률 계산회로(111-i)의 출력을 수신하고 이들 확률의 값을 가산한다. 각 가산회로(111-2 내지 112-4)는 두 번째, 세 번째, 네 번째 비트로서 각 0을 갖는 기호에 대하여 확률을 계산하는 확률 계산회로(111-i)의 출력을 수신하고 이들 확률의 값을 가산한다.
가산회로(112-5)는 첫 번째 비트로서 각 1을 갖는 기호, 즉 기호(S1111)(S1110)(S1101)(S1100)(S1011)(S1010)(S1001)(S1000)에 대하여 확률을 계산하는 확률 계산회로(111-i)의 출력을 수신하고 이들 확률의 값을 가산한다. 각 가산회로(111-6 내지 112-8)는 두 번째, 세 번째, 네 번째 비트로서 각 1을 갖는 기호에 대하여 확률을 계산하는 확률 계산회로(111-i)의 출력을 수신하고 이들 확률의 값을 가산한다.
가산회로(113)는 모든 16-QAM의 기호, 즉 기호(S0000) 내지 (S1111)에 대하여 확률을 계산하는 확률 계산회로(111-i)의 출력을 수신하고 이 확률의 합을 계산한다. 분할회로(114-1 내지 114-8)는 가산회로(112-1 내지 112-8)의 출력을 가산회로(113)의 출력으로 각기 분할한다.
분할회로(114-1 내지 114-4)의 출력은 (u0, v0, x0, y0)로서 병직렬 변환기(103)로 공급되는 반면, 분할회로(114-5 내지 114-8)의 출력은 (u1, v1, x1, y1)으로서 공급된다.
도 2에 도시된 데이터 수신장치의 조작은 안테나(31)에 의해 수신되고 복조기(32)에 의해 복조된 신호에 의해 시작되어 수신된 신호의 (I)(Q)성분의 형태로 공급한다. 기호(I)(Q)성분은 도 1에 도시된 기호 확산회로(7)에서와 반대의 방식인 기호 역확산회로의 처리에 의해 기호 역확산처리된다. 회로(33)는 들어오는 수신된 신호의 시퀀스를 재배열한다. 수신된 신호 성분(I')(Q')의 재배열된 시퀀스가 얻어진다.
만약 기호 확산회로(7)에 대해 사용된 것과 같은 (N)(G)가 사용된다면, 기호 역확산조작 기호 역확산처리 전의 수신된 신호로 구성된 벡터(S1, S2, ..., Sn, ..., SN-1)를 역확산 처리 후의 신호로 구성된 벡터(S'1, S'2, ..., S'k, ..., S'N-1)로 치환하는 것이다. 이 식에서 Sn = S'k (n = G＾k mod N)이다.
메트릭 계산회로(102)에서 비트 메트릭 계산은 다음에서 설명된다. 회로(102)에 의해 계산된 비트 메트릭은 신호가 수신될 때 소정의 수신된 신호를 구성하는 각 비트에 대하여 다음 식으로 규정되는 조건부 사후확률(posterior probability)을 나타낸다.
[수학식 3]
P(bi=0｜R)=P(bi=0∩R)/P(R)
이 식에서, P(bi=0｜R)는 신호 R(Ir, Qr)(Ir = I', Qr = Q')이 수신될 때 송신된 기호의 비트(i)(즉, 첫 번째, 두 번째, 세 번째, 네 번째 비트)가 있을 조건부 사후확률을 나타내고 P(R)은 신호R(Ir, Qr)가 수신될 확률을 나타내고, P(bi=0∩R)은 비트(i)가 0인 기호가 송신되고 수신된 신호R(Ir, Qr)가 수신될 확률을 나타낸다.
마찬가지로 신호 R(Ir, Qr)이 수신될 때 송신된 기호의 비트(i)가 1인 조건부 사후확률은 다음 식으로 얻을 수 있다.
[수학식 4]
P(bi=1｜R)=P(bi=1∩R)/P(R)
이 식에서, P(bi=1｜R)는 신호 R(Ir, Qr)이 수신될 때 송신된 기호의 비트(i)가 1인 조건부 사후확률을 나타내고 P(R)은 신호 R(Ir, Qr)가 수신될 확률을 나타내고, P(bi=1∩R)은 비트(i)가 1인 기호가 송신되고 수신된 신호 R(Ir, Qr)가 수신될 확률을 나타낸다.
신호 R(Ir, Qr)이 수신될 때 송신된 기호의 비트(i)가 1인 조건부 사후확률은 또한 다음 식으로도 얻을 수 있다.
[수학식 5]
P(bi=1｜R)=1-P(bi=0｜R)
메트릭 계산회로(102)는 입력된 (I)성분(I')와 (Q)성분(Q')로부터 16-QAM 기호를 구성하는 첫 번째와 네 번째 비트에 대하여 메트릭을 계산하고,
첫 번째 비트가 0인 경우에 대하여 메트릭(P(b1=0｜R))을 나타내는 (u0)를,
두 번째 비트가 0인 경우에 대하여 메트릭(P(b2=0｜R))을 나타내는 (v0)를,
세 번째 비트가 0인 경우에 대하여 메트릭(P(b3=0｜R))을 나타내는 (x0)를,
네 번째 비트가 0인 경우에 대하여 메트릭(P(b4=0｜R))을 나타내는 (y0)를,
첫 번째 비트가 1인 경우에 대하여 메트릭(P(b1=0｜R))을 나타내는 (u1)를,
두 번째 비트가 1인 경우에 대하여 메트릭(P(b2=0｜R))을 나타내는 (v1)를,
세 번째 비트가 1인 경우에 대하여 메트릭(P(b3=0｜R))을 나타내는 (x1)를,
네 번째 비트가 1인 경우에 대하여 메트릭(P(b4=0｜R))을 나타내는 (y1)를 출력한다.
도 3에 도시한 실시예에서, 상기 설명한 수학식 3, 수학식 4에 의해 메트릭을 계산한다. 즉, 값이 0인 비트에 대한 각 메트릭은 다음과 같이 얻어진다.
[수학식 6]
P(bi=0｜R)=P(bi=0∩R)/P(R)
[수학식 7]
=((1/16)ΣP(Sj∩R)/(1/16)ΣP(Sk∩R))
[수학식 8]
=(ΣP(Sj∩R)/ΣP(Sk∩R))
값이 1인 비트에 대한 각 메트릭은 다음과 같이 얻어진다.
[수학식 9]
P(bi=1｜R)=P(bi=1∩R)/P(R)
[수학식 10]
=((1/16)ΣP(Sm∩R)/(1/16)ΣP(Sk∩R)
[수학식 11]
=(ΣP(Sm∩R)/ΣP(Sk∩R)
전자의 식에서 (P(Sj∩R))는 기호(Sj)의 송신과 수신된 신호(R)의 수신 확률을 나타내고, (ΣP(Sj∩R))은 비트(i)가 0인 모든 기호(Sj)의 확률(P(Sj∩R))의 합이다.
후자의 식에서 P(Sm∩R)은 기호(Sm)의 송신과 수신된 신호(R)의 수신 확률을 나타내고, (ΣP(Sm∩R))은 비트(i)가 1인 모든 기호(Sm)의 확률(P(Sm∩R))의 합이다.
반면, P(Sk∩R)은 기호(Sk)의 송신과 수신된 신호(R)의 수신 확률을 나타내고, (ΣP(Sk∩R))은 16-QAM에서 정의되는 모든 기호(Sk)의 확률(P(Sk∩R))의 합이다.
도 3에 도시한 메트릭 계산회로(102)에서, 확률 계산회로(111-1)는 P(S0000∩R),즉 16-QAM에서 0000에 해당하는 기호(S0000)의 송신과 수신된 신호(R)의 수신 확률을 계산한다.
확률 계산회로(111-2)는 P(S0001∩R),즉 16-QAM에서 0001에 해당하는 기호(S0001)의 송신과 수신된 신호(R)의 수신 확률을 계산한다.
확률 계산회로(111-3)는 P(S0010∩R),즉 16-QAM에서 0010에 해당하는 기호(S0010)의 송신과 수신된 신호(R)의 수신 확률을 계산한다.
확률은 다른 16-QAM 기호에 대한 것과 같은 방식으로 계산된다. 따라서, 모두 16개의 확률이 계산 결과로서 얻어진다.
가산회로(112-1)는 수학식 8의 분자, 즉, 첫 번째 비트로서 0을 갖는 기호:
S0000, S0001, S0010, S0011,
S0100, S0101, S0110, S0111
에 대하여 확률의 합을 계산한다.
각 가산회로(112-2 내지 112-4)는 두 번째, 세 번째, 네 번째 비트로서 0을 갖는 기호에 대한 확률의 합을 계산한다.
분할회로(114-1 내지 114-4)는 가산회로(112-1 내지 112-4)의 출력을 가산 회로(113)의 출력으로 분할하는, 즉 수학식 8에 도시된 계산을 수행한다.
가산회로(113)는 수학식 8 또는 수학식 11의 분모, 즉 모든 16-QAM 기호:
S0000, S0001, S0010, S0011,
S0100, S0101, S0110, S0111,
S1000, S1001, S1010, S1011,
S1100, S1101, S1110, S1111
에 대한 확률의 합을 계산하는 회로이다.
분할회로(114-1 내지 114-4)의 출력은 (u0, v0, x0, y0)로서 병직렬 변환기(103)로 공급되다.
가산회로(112-5)는 수학식 11의 분자, 즉 첫 번째 비트로서 1을 갖는 기호:
S1111, S1110, S1101, S1100,
S1011, S1010, S1001, S1000
에 대한 확률이 합을 계산하는 회로이다.
각 가산회로(112-5 내지 112-8)는
두 번째, 세 번째, 네 번째 비트로서 1을 갖는 기호에 대한 확률의 합을 계산한다.
분할회로(114-5 내지 114-8)는 가산회로(112-5 내지 112-8)의 출력을 가산 회로(113)의 출력으로 분할하는, 즉 식(11)에 도시된 계산을 수행한다.
분할회로(114-5 내지 114-8)의 출력은 (u1, v1, x1, y1)로서 병직렬 변환기(103)로 공급되다.
따라서, 비트 메트릭 계산회로(102)는 비트 메트릭(u0, v0, x0, y0)(u1, v1, x1, y1)의 시퀀스를 공급한다. 이 시퀀스는 비트 값 0이 보내진 확률을 나타내는 각 비트에 대한 첫 번째 비트와 비트 값 1이 보내진 확률을 나타내는 각 비트에 대한 두 번째 비트를 포함한다. 따라서, 하나의 수신된 신호로부터 얻은 첫 번째와 두 번째의 비트 메트릭(u0, u1)은 수신된 신호에 의해 표시되는 첫 번째 비트에 대한 한 쌍의 비트 메트릭을 형성하고, 비트 메트릭(v0, v1)은 수신된 신호에 의해 표시되는 두 번째 비트에 대한 한 쌍의 비트 메트릭을 형성하는 반면, 남아 있는 비트 메트릭(x0, x1), (y0, y1)은 수신된 신호에 의해 표시되는 세 번째와 네 번째의 비트에 대한 비트 메트릭의 유사한 쌍을 형성한다. 비트 메트릭 쌍의 시퀀스는 도 1에 도시된 직병렬 변환기(4)와 반대의 방식으로 병직렬 변환기(103)의 작동에 의해 처리된다. 병직렬 변환기(103)는 비트 메트릭 시퀀스를 비트 메트릭 쌍(Pr0, Pr1)의 시퀀스로 변환시킨다.
비트 삽입회로(104)는 도 1과 도 17에 도시된 비트 소거회로(3)와 반대의 방식의 조작을 수행한다. 즉, 상기에서 도시한 소거 지도:
X : 10
Y : 11
를 사용하여 임의의 더미 데이터 아이템(이 경우 (0,0))을 (u10, u11), (v10, v11), (x10, x11), (y10, y11), (u20, u21), (v20, v21), (x20, x21), (y20, y21)...의 순서로 (Pr0, Pr1)로서 입력된 비트 메트릭 쌍의 시퀀스에 삽입한다. 더미 데이터 아이템은 데이터 시퀀스에서 매 세 개의 데이터 아이템 직전의 위치에 주기적으로 삽입되어, (u10, u11), (0, 0), (y10, y11), (0,0), (x20, x21), ...의 순서대로 데이터(X0, X1)로서 출력되고, (v10, v11), (x10, x11), (u20, u21), (v20, v21), (y20, y21), ...의 순서로 데이터(Y0, Y1)로서 출력된다. 또한, 각 더미 아이템의 삽입위치를 나타내는 플래그가 비터비복호기(105)에 공급된다.
비터비 복호기(105)는 콘벌루션 부호기(2)의 상태 천이에 따라 비터비복호화를 수행하여 재생정보(38)를 획득한다. 도 4는 비터비복호기(106)의 일예의 구성을 나타낸다. 도 2에 도시된 비트 삽입회로(104)의 출력 메트릭(X0, X1, Y0, Y1)은 입력 단자(62-1 내지 62-4)로 각각 공급된다. 비트 삽입회로(104)에서 공급된 더미 플래그(X)(Y)는 력단자(62-5)(62-6)에 각각 공급된다. 입력단자(62-5)를 통해 더미 플래그(X)가 선택기(120-1)(120-2)로 공급될 때, 그들은 발생회로(123-1)의 출력인 값 1을 선택하여 출력한다. 선택기(120-1)(120-2)에 더미 플래그(X)가 공급되지 않을 때, 그들은 각기 입력 단자(62-1)(62-2)를 통해 메트릭(X0)(X1)입력을 선택하고 이들 메트릭을 메트릭(X0')(X1')로서 출력한다.
선택기(120-3)(120-4)는 선택기(120-1)(120-2)와 같은 방식으로 구성된다. 선택기(120-3)(120-4)에 더미 플래그(Y)가 공급될 때, 그들은 발생회로(123-2)의 출력인 값 1을 선택하여 출력한다. 선택기(120-3)(120-4)에 더미 플래그(Y)가 공급되지 않을 때, 그들은 각기 입력 단자(62-3)(62-4)를 통해 메트릭(Y0)(Y1)입력을 선택하고 이들 메트릭을 메트릭(Y0')(Y1')로서 출력한다.
본 실시예에서는, 더미 플래그(Y)가 설정되지 않으므로 Y0' = Y0, Y1' = Y1이다.
승산회로(121-1)는 선택기(120-1)의 출력 메트릭(X0')과 선택기(120-3)의 출력 메트릭(Y0')의 곱셈을 계산하여 그 곱을 분기 메트릭(BM00)으로 출력하도록 구성된다. 승산회로(121-2)는 선택기(120-1)의 출력 메트릭(X0')과 선택기(120-4)의 출력 메트릭(Y1')의 곱셈을 계산하여 그 곱을 분기 메트릭(BM01)으로 출력하도록 구성된다. 승산회로(121-3)는 선택기(120-2)의 출력 메트릭(X1')과 선택기(120-3)의 출력 메트릭(Y0')의 곱셈을 계산하여 그 곱을 분기 메트릭(BM10)으로 출력하도록 구성된다. 승산회로(121-4)는 선택기(120-2)의 출력 메트릭(X1')과 선택기(120-4)의 출력 메트릭(Y1')의 곱셈을 계산하여 그 곱을 분기 메트릭(BM11)으로 출력하도록 구성된다.
승산회로(121-1)의 출력(BM00)과 승산회로(121-4)의 출력(BM11)은 ACS(Accumulate Compare Select)회로(122-1)에 입력된다. 또한, 승산회로(121-2)의 출력(BMOO)과 승산회로(121-3)의 출력(BM10)의 출력은 ACS회로(122-2)로 입력되고, 승산회로(121-1)의 출력(BMOO)과 승산회로(121-4)의 출력(BM11)의 출력은 ACS회로(122-3)로 입력되고, 승산회로(121-2)의 출력(BMO1)과 승산회로(121-3)의 출력(BM10)의 출력은 ACS회로(122-4)로 입력된다.
상태 메트릭 저장장치(66-1)의 출력(상태 메트릭, SM00)과, 상태 메트릭 저장장치(66-2)의 출력(상태 메트릭, SM01)도 역시 ACS회로(122-1)로 입력된다. 상태 메트릭 저장장치(66-3)의 출력(상태 메트릭, SM10)과, 상태 메트릭 저장장치(66-4)의 출력(상태 메트릭, SM11)은 ACS회로(122-2)로 입력된다. 또한, 상태 메트릭 저장장치(66-1)의 출력(상태 메트릭, SM00)과, 상태 메트릭 저장장치(66-2)의 출력(상태 메트릭, SM10)도 역시 ACS회로(122-3)로 입력되는 반면, 상태 메트릭 저장장치(66-3)의 출력(상태 메트릭, SM10)과, 상태 메트릭 저장장치(66-4)의 출력(상태 메트릭, SM11)은 ACS회로(122-4)로 입력된다. 다른 면에서는, 비터비복호기의 구성은 도 14에 도시한 것과 같다.
다음으로 비터비복호기(105)의 구성을 설명한다. 승산회로(121-1)는 (I)성분 메트릭을 형성하는 비트 중 하나의 값 0에 대한 메트릭(X0)과 (Q)성분을 형성하는 비트 중 하나의 값 0에 대한 메트릭(Y0)의 곱((I)성분을 형성하는 첫 번째 비트의 값은 0인 반면, (Q)성분을 형성하는 두 번째 비트의 값이 0일 확률)을 계산하고, 분기 메트릭(BM00)으로서 곱을 출력한다. 이 분기 메트릭(BM00)은 콘벌루션 부호기(2)의 부호 출력(00)에 해당한다.
마찬가지로, 승산회로(121-2)는 (I)성분 메트릭을 형성하는 비트 중 하나의 값 0에 대한 메트릭(X0)과 (Q)성분을 형성하는 비트 중 하나의 값 1에 대한 메트릭(Y1)의 곱((I)성분을 형성하는 첫 번째 비트의 값은 0인 반면, (Q)성분을 형성하는 두번째 비트의 값이 1일 확률)을 계산하고, 분기 메트릭(BM01)으로서 곱을 출력한다. 이 분기 메트릭(BM10)은 콘벌루션 부호기(2)의 부호 출력(01)에 해당한다.
승산회로(121-3)는 (I)성분 메트릭을 형성하는 비트 중 하나의 값 1에 대한 메트릭(X1)과 (Q)성분을 형성하는 비트 중 하나의 값 0에 대한 메트릭(Y0)의 곱((I)성분을 형성하는 첫 번째 비트의 값은 1인 반면, (Q)성분을 형성하는 두 번째 비트의 값이 0일 확률)을 계산하고, 분기 메트릭(BM10)으로서 곱을 출력한다. 이 분기 메트릭(BM10)은 콘벌루션 부호기(2)의 부호 출력(10)에 해당한다. 승산회로(121-4)는 (I)성분 메트릭을 형성하는 비트 중 하나의 값 1에 대한 메트릭(X1)과 (Q)성분을 형성하는 비트 중 하나의 값 1에 대한 메트릭(Y1)의 곱((I)성분을 형성하는 첫 번째 비트의 값은 1인 반면, (Q)성분을 형성하는 두 번째 비트의 값이 1일 확률)을 계산하고, 분기 메트릭(BM11)으로서 곱을 출력한다. 이 분기 메트릭(BM011은 콘벌루션 부호기(2)의 부호 출력(11)에 해당한다.
ACS회로(122-1)는 콘벌루션 부회(2)의 상태 천이(도 11)에 따라 다음 두 가지 계산을 수행한다.
[수학식 12]
SM00 × BM00
[수학식 13]
SM01 × BM11
이 식에서, (SM00)은 천이 전 일 단위 시간의 상태 메트릭 저장장치(66-1)의 값을 나타내고, (SM01)은 천이 전 일 단위 시간의 상태 메트릭 저장장치(66-2)의 값을 나타내고, (BM00)은 승산회로(121-1)에 의한 계산 결과를 나타내고, (BM11)은 승산회로(121-4)에 의한 계산결과를 나타낸다.
ACS회로(122-1)는 보다 적합한 계산결과, 즉 수학식 12 수학식 13에 의해 나타내지는 계산 결과 중 더 큰 것을 선택하고, 해당하는 선택정보(SEL00)를 후단의 경로 메모리(65)에 출력하고, 수학식 12 수학식 13 중 더 큰 계산 결과를 후단의 상태 메트릭 저장장치(66-1)에 공급한다. 상태 메트릭 저장장치는 이 계산 결과를 저장한다. 만약 계산 수학식 12의 결과가 더 큰다면, SEL = 0이 설정된다. 만약 계산 수학식 12의 결과가 더 크다면 SEL = 1이 설정된다. 전자의 경우, 상태 메트릭 저장장치는 새로운 상태 메트릭(SM00)으로서 (SM00)(BM00)을 저장한다. 후자의 경우에, 상태 메트릭 기억 장치(66-1)는 새로운 상태 메트릭(SM00)으로서 (SM01)(BM11)을 저장한다.
도 11에서는 상태 (00)에 이르는 두가지 경로가 있다. 첫 번째 경로는 상태(00)에서 (0)을 입력하고 (00)을 출력하는 것에 의해 정의된다. 해당하는 비교 계산은 식 (12)로 나타낼 수 있다. 두 번째 경로는 상태(01)에서 (0)을 입력하고 (11)을 입력하는 것에 의해 정의된다. 해당하는 비교 계산은 식(13)에 의해 나타낼 수 있다. 두 계산결과 중 보다 큰 것이 새로운 상태 메트릭(SM00)으로서 상태 메트릭 기억 장치(66-1)로 공급된다.
각 ACS회로(122-2 내지 122-4)도 역시 같은 조작을 수행한다. 각 상태 메트릭 기억 장치(66-1 내지 66-4)는 시스템 조작의 초기 단계에서 (0)으로 재설정된다. 재설정은 단자(61)를 통하여 제어기(도시하지 않음)에 의해 수행된다.
경로 메모리(65)는 ACS회로(122-1 내지 122-4)에 의해 공급된 선택 정보(SEL00내지 SEL11)의 사용에 의해 도 11에 도시된 상태 천이에 따라 데이터를 선택하고, 저장하고, 송신하고, 복호화한다. 경로 메모리(65)는 도 16에 도시한 경로 메모리와 같은 방식으로 조작되고 같은 구성을 갖는다.
도 3에 도시된 확률 계산회로(111-1 내지 111-16)에서 계산방법은 송신채널에 따라 다양하게 사용된다. 예를 들면, 가우스 채널을 가정하면, 확률은 다음과 같이 확률 계산회로에서 계산될 수 있다.
[수학식 14]
P(S0000∩R)=(1/(2Π)1/2σ)exp(-(｜｜SOOOO-R｜｜2)/(2σ2)
이 식에서, (σ)는 송신채널에서 잡음전력의 1/2 제곱근을 나타낸다. 따라서, 2σ2은 송신채널의 잡음 전력을 나타낸다. ｜｜SOOOO - R｜｜은 기호(S0000)와 수신된 신호(R) 사이의 유클리드 거리이다.
수신장치에 의해 사용된 값(σ)은 수신장치가 구성될 때 송신채널의 기대되는 특성에 따라 미리 설정된다. 수신장치는 다양한(σ)값을 시도하고, 결과 데이터의 에러를 테스트함으로써 송신채널의 조건에 따라 스스로 채택하도록 구성될 수도 있다. 그러나. (σ)값은 복수의 계산 중에서 공통된 것이므로 (σ)는 계산결과에 영향을 미치지 못한다. 그러므로 (σ)는 수신장치에서 생략될 수 있다.
확률 계산회로(111-2 내지 111-16)에서의 확률은 같은 방식으로 계산된다.
도 5는 발명의 두 번째 실시예에 의한 데이터 수신장치를 나타낸다. 이 실시예에서, 비트 메트릭 계산회로(140)는 각 수신된 신호에 의해 표시되는 첫 번째에서 네 번째 비트의 값(0)에 해당하는 메트릭(u, v, x, y)을 계산하도록 구성된다. 이들 비트 메트릭은 상기에서 설명한 실시예에서 각 비트에 대해 계산된 첫 번째 비트 메트릭(u0, v0, x0, y0)에 해당한다. 병직렬변환기(141)는 메트릭 계산회로(140)의 메트릭 데이터 시퀀스를 하나의 데이터 시퀀스로 전환한다. 이 실시예의 구성은 다른 면에서는 도2에 도시한 것과 같다. 안테나(31)에 의해 수신된 신호는 복조기(32)에 의해 복조되고, (I)(Q)성분을 추출한다. 기호 역확산회로(33)는 도 1과 도 17에 도시한 기호 확산회로(7)와 반대의 방식으로 기호 역확산처리하여 데이터(I')(Q')를 획득한다. 도 6에 도시한 메트릭 계산회로(140)의 구성은 도 3에서 가산회로(112-5 내지 112-8)와 분할회로(114-5 내지114-8)를 제거한 것이다.
메트릭 계산회로(140)의 출력 메트릭 데이터(u, v, x, y)는 병직렬 변환기(141)에 입력되어 도 1과 도 17에 도시된 직병렬 변환기(4)와 반대의 방식으로 입력 데이터를 하나의 직렬 데이터 시퀀스로 변환하고 변환된 데이터를 비트 삽입회로로 출력한다. 비트 삽입회로(36)는 도 1과 도 17에 도시된 송신장치의 비트 소거회로(3)의 방식과 반대의 방식으로 조작을 수행한다. 즉, 상시 설명한 소거 지도:
X : 10
Y : 11
를 사용하여 임의의 더미 데이터 아이템(이 실시예에서는 0)을 데이터 시퀀스에 삽입하고 데이터 시퀀스를 두개의 시퀀스(X)(Y)로 분할한다. 삽입회로(36)에 입력된 데이터는 (u1, v1, x1, y1, u2, v2, x2, y2)의 순서대로 병직렬회로(35)에 의해 공급된다.
더미 데이터 아이템은 데이터 시퀀스에서 매 세 개 비트 직전의 위치에 주기적으로 삽입되어, 데이터(X)로서 (u1, 0, y1, 0, x2, ...)의 순서대로 출력되고, 데이터(Y)로서 (v1, x1, u2, v2, y2,...)의 순서대로 출력된다.
데이터 시퀀스(X)(Y)는 비트 삽입회로(36)에서 비터비복호기(37)로 출력된다. 또한, 비트 삽입회로는 각 더미 데이터 아이템의 삽입 위치를 지시하는 플래그를 비터비복호기(37)에 제공한다.
도 7은 도 5에 도시된 비터비복호기(37)의 일예의 구성을 나타낸다. 이 예에서, 데이터(X, 비트 메트릭)는 입력 단자(62-1)에 입력되는 반면, 데이터(Y, 비트 메트릭)는 단자(62-2)에 입력된다. 더미 플래그(X)(Y)는 입력 단자(62-3)(62-4)에 각기 입력된다.
반전회로(131-1)(131-2)는 데이터(X)(Y)의 비트를 각기 반전하고, 반전된 비트를 출력하도록 구성된다. 각 발생회로(123-1)(123-2)는 데이터 아이템(1)을 발생하고 출력하도록 구성된다. 선택기(120-1)(120-2)는 더미 플래그(X)에 따라 입력을 변화시키고 입력 데이터를 출력하도록 구성한다. 선택기(120-3)(120-4)는 더미 플래그(Y)에 따라 입력을 변화시키고 입력 데이터를 출력하도록 구성한다. 이 비터비복호기의 구성은 다른 면에서 도 4에 도시된 것과 같다.
입력 단자(62-1)로 공급된 데이터(X)는 선택기(120-1)와 반전회로(131-1)로 입력된다. 반전회로(131-1)는 데이터(X)를 반전하여 반전된 데이터를 선택기(120-2)로 공급한다. 입력 단자(62-3)를 통해 선택기(120-1)에 더미 플래그(X)에 공급될 때, 발생회로(123-1)의 출력 값(1)을 선택하고 이 값을 데이터(X0)로서 출력한다. 선택기(120-1)가 더미 플래그(X)를 공급받지 못했을 때에는 입력단자(62-1)에서 데이터(X)를 선택하고 데이터(X)를 데이터(X0)로서 출력한다. 선택기(120-2)에 더미 플래그(X)에 공급될 때, 발생회로(123-1)의 출력 값(1)을 선택하고 이 값을 데이터(X0)로서 출력한다. 선택기(120-2)가 더미 플래그(X)를 공급받지 못했을 때에는 반전회로(131-1)에 의해 반전된 모든 비트를 갖는 데이터(X)를 선택한다. 선택기(120-2)는 선택된 데이터를 데이터(X1)로서 출력한다.
입력 단자(62-2)로 공급된 데이터(Y)는 선택기(120-3)와 반전회로(131-2)로 입력된다. 반전회로(131-2)는 데이터(Y)를 반전하여 반전된 데이터를 선택기(120-4)로 공급한다. 입력 단자(62-4)를 통해 선택기(120-3)에 더미 플래그(Y)가 공급될 때, 발생회로(123-2)의 출력 값(1)을 선택하고 이 값을 데이터(Y0)로서 출력한다. 선택기(120-3)가 더미 플래그(Y)를 공급받지 못했을 때에는 입력단자(62-2)에서 데이터(Y)를 선택하고 데이터(Y)를 데이터(Y0)로서 출력한다. 선택기(120-4)에 더미 플래그(Y)에 공급될 때, 발생회로(123-2)의 출력 값(1)을 선택한다. 선택기(120-4)가 더미 플래그(Y)를 공급받지 못했을 때에는 반전회로(131-2)에 의해 반전된 모든 비트를 갖는 데이터(Y)를 선택한다. 선택기(!20-4)는 선택된 데이터를 데이터(Y1)로서 출력한다.
승산회로(121-1)는 선택기(120-1)에서 출력된 데이터(X0)와 선택기(120-3)에서 출력된 데이터(Y0)를 곱하고, 이 곱셈의 결과를 분기 메트릭(BM00)으로 출력한다. 즉, 승산회로(121)는 (I)성분을 형성하는 비트 중 하나의 값(0)에 대한 메트릭에 해당하는 메트릭 데이터(X0)와 (Q)성분을 형성하는 비트 중 하나의 값(0)에 대한 메트릭에 해당하는 메트릭 데이터(Y0)의 곱((I)성분을 구성하는 첫 번째 비트의 값이 0인 반면, (Q)성분을 구성하는 두 번째 비트의 값은 0인 확률)을 계산하고 그 곱을 분기 메트릭(BM00)으로 출력한다. 이 분기 메트릭(BM00)은 콘벌루션 부호기(2)의 부호 출력(00)에 해당한다.
마찬가지로, 승산회로(121-2)는 선택기(120-1)에서 출력된 데이터(X0)와 선택기(120-4)에서 출력된 데이터(Y1)를 곱하고, 이 곱셈의 결과를 분기 메트릭(BM01)으로 출력한다. 즉, 승산회로(121-2)는 (I)성분을 형성하는 비트 중 하나의 값(1)에 대한 메트릭에 해당하는 메트릭 데이터(X0)와 (Q)성분을 형성하는 비트 중 하나의 값(0)에 대한 메트릭에 해당하는 메트릭 데이터(Y1)의 곱((I)성분을 구성하는 첫 번째 비트의 값이 0인 반면, (Q)성분을 구성하는 두 번째 비트의 값은 1인 확률)을 계산하고 그 곱을 분기 메트릭(BM01)으로 출력한다. 이 분기 메트릭(BM01)은 콘벌루션 부호기(2)의 부호 출력(01)에 해당한다.
승산회로(121-3)는 선택기(120-2)에서 출력된 데이터(X1)와 선택기(120-3)에서 출력된 데이터(Y0)를 곱하고, 이 곱셈의 결과를 분기 메트릭(BM10)으로 출력한다. 즉, 승산회로(121)는 (I)성분을 형성하는 비트 중 하나의 값(1)에 대한 메트릭에 해당하는 메트릭 데이터(X1)와 (Q)성분을 형성하는 비트 중 하나의 값(0)에 대한 메트릭에 해당하는 메트릭 데이터(Y0)의 곱((I)성분을 구성하는 첫 번째 비트의 값이 1인 반면, (Q)성분을 구성하는 두 번째 비트의 값은 0인 확률)을 계산하고 그 곱을 분기 메트릭(BM10)으로 출력한다. 이 분기 메트릭(BM10)은 콘벌루션 부호기(2)의 부호 출력(10)에 해당한다.
승산회로(121-4)는 선택기(120-2)에서 출력된 데이터(X1)와 선택기(120-4)에서 출력된 데이터(Y1)를 곱하고, 이 곱셈의 결과를 분기 메트릭(BM11)으로 출력한다. 즉, 승산회로(121)는 (I)성분을 형성하는 비트 중 하나의 값(1)에 대한 메트릭에 해당하는 메트릭 데이터(X1)와 (Q)성분을 형성하는 비트 중 하나의 값(1)에 대한 메트릭에 해당하는 메트릭 데이터(Y1)의 곱((I)성분을 구성하는 첫 번째 비트의 값이 1인 반면, (Q)성분을 구성하는 두 번째 비트의 값은 1인 확률)을 계산하고 그 곱을 분기 메트릭(BM11)으로 출력한다. 이 분기 메트릭(BM11)은 콘벌루션 부호기(2)의 부호 출력(11)에 해당한다. 이 부분의 다음 조작은 도 4에서 도시한 부분의 조작과 같다.
상기에서 설명한 바와 같이, 비터비복호화는 비터비복호기(7)에 의해 수행되어 재생데이터(38)를 획득한다. 전에 언급한 차이를 제외하고는, 도 5에 도시된 실시예의 조작은 도 2에 도시된 것과 같다.
도 8은 본 발명의 세 번째 실시예를 나타내는 데이터 수신장치를 나타낸다. 이 실시예에서, 기호 역확산회로(160)는 메트릭 계산회로(140) 다음에 구성된다. 즉, 복조기(37)에 의한 복호화 후에 메트릭 계산회로(140)에 의해 각 기호를 구성하는 비트에 대한 메트릭이 획득되고, 그리고 나서 메트릭은 기호 역확산회로(160)에 의해 처리된다. 이 실시예의 구성은 다른 면에서는 도 5에 도시된 것과 같다.
안테나(31)에 의해 수신된 신호는 복조기(37)에 의해 복조되어 기호의 (I)(Q)성분을 추출한다. 메트릭 계산회로(140)는 복조기(32)에서 출력된 성분(I)(Q)의 데이터에 따라 기호를 구성하는 비트에 대해 메트릭을 계산한다. 메트릭 계산회로(140)에서 출력된 메트릭 데이터(u', v', x', y')다음과 같다.
u' : 각 수신된 신호에 의해 표시되는 첫 번째 비트의 값 0에 대한 메트릭
v' : 각 수신된 신호에 의해 표시되는 두 번째 비트의 값 0에 대한 메트릭
x' :각 수신된 신호에 의해 표시되는 세 번째 비트의 값 0에 대한 메트릭
y' :각 수신된 신호에 의해 표시되는 네 번째 비트의 값 0에 대한 메트릭
메트릭 데이터(u', v', x', y')는 다음에 기호 역확산회로(160)에 입력된다. 기호 역확산회로(160)는 도 1과 도 17에 도시된 기호 확산회로(7)와 반대의 방식으로 조작되어 입력 데이터를 처리한다. 만약 확산회로에서 사용되었던 것과 동일한 (N)(G)를 사용하여 표현한다면, 상기에서 설명한 확산회로에 해당하는 역확산처리는 역확산 처리 전의 메트릭 데이터(Si) 그룹을 형성하는 벡터(S1, S2, ..., Sn,..., SN-1)를 역확산처리 후의 메트릭 데이터(Si) 그룹을 형성하는 벡터(S'1, S'2, ..., S'k, ..., S'N-1)(여기서 Sn = S'K(n = G＾k mod N)로 치환하는 것이다.
달리 말하면, 기호 역확산회로는 수신된 신호의 시퀀스에서 어떤 수신된 신호로부터 얻은 비트 메트릭을 시퀀스에서 수신된 다른 신호로부터 얻은 비트 메트릭으로 교환한다.
기호 역확산회로(160)로부터의 데이터 출력은 병직렬 변환기(141)로 입력되어 상기에서 설명한 것과 동일한 비트 삽입과 비터비복호화가 수행된다. 본 발명의 이 실시예의 조작은 다른 모든 면에서는 도 5에 도시된 실시예와 같다.
도 8에 도시된 실시예에서 기호를 구성하는 각 비트에 대한 메트릭은 단지 비트의 값0에 대해서만 계산한다. 그러나, 각 비트에 대한 메트릭은 쌍으로, 즉, 각 값 0에 대한 첫 번째 비트 메트릭과 두 번째로 1인 비트 메트릭에 대해 계산될 수 있다.
상기 설명한 실시예에서, 도 7에 도시된 구성은 2-입력의 비터비복호기(37)로서 반전회로(131-1)(131-2)와 승산회로(121-1 내지 121-4)를 이용한다. 그러나, 도 4에 도시된 구성은 분기 메트릭 계산회로(63-1 내지 63-4)를 대신 사용할 수도 있다. 도 4에 도시된 4-입력 비터비복호기(105)의 경우에 승산회로(121-1 내지 121-4)는 도 14에 도시된 분기 메트릭 계산회로(63-1 내지 63-4)로 치환될 수 있다.
상기 설명한 실시예에서, 16-QAM 변조 방식에 의해 변조된 데이터는 복조되고 복호화된다. 그러나 본 발명은 또한 각 기호가 하나 이상의 비트를 나타내는 64-QAM, 256-QAM과 같은 다른 다중 값, 다중 성분 변조 시스템에도 유용하다. 16-QAM, 64-QAM, 256-QAM 시스템에서 각 성분(I)(Q)은 두 개 이상의 비트를 나타낸다. 본 발명은 8-PSK 변조와 다른 다중 값, 다증 성분 변조 시스템에 적용될 수도 있다. 이들 시스템에서, 하나의 성분은 하나의 비트만을 나타낼 수도 있다. 또한 종래의 변조 시스템은 두 개의 직교 성분을 사용하지만, 본 발명은 각 송신된 신호에서 많은 수의 성분을 갖는 변조 시스템을 적용할 수 있다. 다중 성분 변조 시스템은 또한 다중 위상 변조 시스템이라고도 한다.
본 발명은 어떠한 송신 매체라도 채용할 수 있다. 따라서, 상기에서 설명한 송신장치와 수신장치는 송신 매체로서 전자(무선)파를 채용하였으나 본 발명은 송신된 데이터의 부호화와 복호화에 있어서 광섬유 송신 매체등과 같은 광전송 매체를 사용할 수도 있다.
기호 역확산처리에 해당하는 다른 어떠한 기호 확산 알고리즘이라도 상기에서 설명한 실시예에서 사용된 특정한 확산처리와 역처리에 대신하여 이용될 수 있다. 마찬가지로 다른 비트 소거 및 비트 삽입 알고리즘이 도시된 것에 대체될 수 있다. 다른 실시예에서, 송신장치는 도 8 내지 도 20에서 언급된 바와 같이 QPSK 시스템과 함께 비트 확산 등과 같은 추가의 비트-레블 처리를 같이 사용할 수 있다. 예를 들면, 도 1의 송신장치는 비트 소거회로 다음에 그러나 신호점 할당회로 전에 펑쳐 콘벌루션 부호 메시지를 구성하는 각 비트 시퀀스(u, v, x, y)를 재배열하는 장치를 사용할 수 있다, 도 2의 수신장치는 송신장치에서 비트 시퀀스(u)에 적용된 재배열과 반대의 방식으로 비트 메트릭(u0, u1) 시퀀스를 재배열하는 반면, 비트 메트릭 시퀀스(v0, v1)는 송신장치에서 해당하는 비트(v)의 재배열 방식에 역의 방식으로 재배열 될 수 있는 장치를 사용할 수 있다. 남아 있는 비트 메트릭 시퀀스(x0, x1)(y0,y1)는 또한 송신장치에서 해당하는 비트 메트릭(x)(y)의 재배열에 반대되는 방식으로 재배열될 수 있다. 여기서 다시, 1 비트 메트릭 또는 (x0, x1)과 같은 비트 메트릭의 1쌍이 1 비트를 나타내기 때문에, 송신장치에서의 비트-레블 처리는 송신장치에서 비트 메트릭 처리와 역이 될 수 있다. 비트 소거는 송신장치에서 생략될 수 있으며, 이 경우 해당하는 역 처리는 수신장치에서 생략될 수 있다.
상기에서 언급한 비터비복호기는 다른 타입의 복호기로 대체될 수 있다. 콘벌루션 부호가 채용된 경우, 가장 바람직한 복호기는 경로 복호기, 즉 재생 데이터의 내용을 결정하는 복호기가 가장 바람직한 경로 또는 수신된 데이터에 의해 나타내지는 일련의 상태를 결정하는 복호기이다. 또한 상기에서 언급한 수신장치가 본래의 부호화된 메시지를 복귀시키는 복호기를 사용하지만, 수신장치는 비트 메트릭 시퀀스를 공급하는 성분을 제공하여 복호화 장치를 분리할 수 있다. 상기에서 언급된 복호화회로와 다른 회로는 전체 또는 부분적으로 동일한 기능을 수행하도록 프로그램된 프로그램 가능한 마이크로프로세서로 치환될 수 있다.
일본 특허 출원 P08-231746으로 우선권 주장하여 미국 출원 계류 중인 이께다 다모쯔의 "근사 비트 메트릭을 이용한 데이터 수신장치"(004; 소니 번호 S97P743US00)의 명세서와 일본 특허 출원 P08-231745로 우선권 주장하여 미국 출원 계류 중인 이께다 다모쯔의 "비트 메트릭을 이용한 데이터 수신장치 및 방법"(003; 소니 번호 S97P742US00)의 명세서가 여기서 참고로 이용되었다.
예를 들면, 여기서 참고로 이용된 출원은 본 발명에서 이용된 비트 메트릭 계산회로의 부가적인 형태를 공개하고 있다. "근사 메트릭을 이용한 데이터 수신장치"로 명명된 이전의 출원에서 보다 상세하게 개시되는 바와 같이, 수신장치는 16-QAM, 64-QAM, 256-QAM 기호와 같이 각 신호의 성분이 복수의 비트의 값을 나타내는 가능한 다중 성분, 다중 값의 설정으로부터 선택된 기호를 나타내는 다중 성분 신호에 대해 구성될 수 있다. 따라서, 두 개 이상의 비트가 각 신호의 성분과 관계될 수 있으며, 각 비트의 값은 관계된 성분에 의해 표시될 수 있다. 이 경우, 데이터 수신 장치는 수신된 각 신호에서 각 성분의 값을 결정하기 위한 수단을 포함할 수 있으며, 비트 메트릭 계산회로는 그 비트와 관련된 신호 성분의 값에 의해 각 신호에 의해 표시되는 각 비트에 대해 비트 메트릭의 값을 설정하도록 구성될 수 있다. 따라서, 첫 번째와 두 번째, 세 번째 범위가 각 비트에 대해 설정될 수 있다. 값 설정회로는 각 비트 메트릭을 설정하도록 구성되어 비트와 관계된 신호 성분이 그 비트에 대해 첫 번째 범위에 정의될 때 비트 메트릭이 소정의 최소값을 갖고 비트와 관계된 성분이 비트에 대하여 세 번째 범위에 정의될 때 비트 메트릭이 최대 값과 최소 값의 중간 값을 갖도록 구성된다, 비트가 비트에 대한 세 번째 범위에 있을 때 비트 메트릭이 보간에 의해 결정될 수도 있다. 주어진 성분과 관계된 각 비트에 대해 다른 범위가 정의될 수도 있다.
또한, 선행 출원 " 비트 메트릭을 이용한 데이터 수신장치 및 방법"에서는 각 수신된 신호의 성분과, 수신된 신호가 각 가능한 기호를 나타낼 확률로부터 특정 비트에 대한 비트 메트릭을 결정하고 그 비트의 소정의 값을 나타내는 성분을 갖는 그 가능한 기호에 대한 확률로부터 특정 비트에 대한 비트 메트릭 계산하는 추가적인 비트 메트릭 계산회로가 설명된다. 비트 메트릭은 이 확률의 합 또는 기능의 합이 된다.
상기 계류 중인 양 출원의 설명에서 비트 메트릭은 확률의 합 또는 그와 같은 대수와 (-1)의 곱 또는 확률의 합의 대수와 같은 대수 기능일 수 있다. 또한 상기 계류중인 출원에서 설명했듯이 비트 메트릭을 직접 계산하는 회로는 비트 메트릭의 저장된 값의 메모리와 저장된 값을 읽는 판독회로에 의해 치환될 수 있다. 들어오는 신호의 성분 값은 어드레스로서 판독 회로에 공급되고, 상기 어드레스에 저장된 비트 메트릭은 메모리 판독된다. 비트 메트릭과 어드레스의 바람직한 구성은 수신된 신호 성분의 어떤 주어진 값에 대해 메모리 판독 값이 상기에서 언급한 다른 방법을 사용하는 직접 계산에 의해 얻은 값과 실질적으로 동일하도록 선택된다. 따라서, 룩업 테이블(lookup table) 수단에 의해 계산이 수행된다.
상기에서 언급된 다른 변형과 조합은 본 발명과 분리되어서는 이용될 수 없으며, 바람직한 실시예에 대한 상기의 설명은 발명의 제한이 아니라 예시로서 받아들여져야 하며 발명은 청구 범위에 의해서만 정의되어야 한다.
도 1은 데이터 송신장치의 구성을 나타내는 블록도이다.
도 2는 본 발명의 제 1실시예를 나타내는 데이터 수신장치의 구성을 나타내는 블록도이다.
도 3은 도 2에 도시한 메트릭 계산회로(102)의 일예의 구성을 나타내는 블록도이다.
도 4는 도 2에 도시된 비트 삽입회로(104)의 일예의 구성을 나타내는 블록도이다.
도 5는 본 발명의 제 2실시예를 나타내는 데이터 수신장치의 구성을 나타내는 블록도이다.
도 6은 도 5에 도시된 메트릭 계산회로(140)의 일예의 구성을 나타내는 블록도이다.
도 7은 도 5에 도시된 비터비복호기(37)의 일예의 구성을 나타내는 블록도이다.
도 8은 본 발명의 제 3실시예를 나타내는 데이터 수신장치의 구성을 나타내는 블록도이다.
도 9는 콘벌루션 데이터 송신장치의 구성을 나타내는 블록도이다.
도 10은 도 9에 도시한 콘벌루션 부호기의 일예의 구성을 나타내는 블록도이다.
도 11은 도 10에 도시한 콘벌루션 부호기의 상태 천이를 설명하는 도면이다.
도 12는 QPSK의 신호점 배치를 나타내는 도면이다.
도 13은 콘벌루션 데이터 수신장치의 구성을 나타내는 도면이다.
도 14는 도 13에 도시한 비터비복호기의 일예의 구성을 나타내는 블록도이다.
도 15는 도 14에 도시한 분기 메트릭 계산회로의 일예의 구성을 나타내는 블록도이다.
도 16은 도 14에 도시한 경로 메모리의 일예의 구성을 나타내는 블록도이다.
도 17은 16-QAM을 사용한 데이터 송신장치의 일예의 구성을 나타내는 블록도이다.
도 18은 16-QAM의 신호점 배치를 나타내는 도면이다.
도 19는 도 17에 도시된 송신장치에 의해 송신된 데이터의 수신을 위한 가상적인 데이터 수신장치의 구성을 나타내는 도면이다.
도 20은 도 19에 도시된 수신장치의 조작을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호설명
2. 콘벌루션 부호기 3. 비트 소거회로
4. 직병렬 변환기 5. 비트 확산회로
6. 신호점 할당회로 7. 기호 확산회로
22. 지연회로 24, 25. 가산회로
34. 비트 역확산회로 36. 비트 삽입회로
37. 비터비 복호기 63. 브랜치 메트릭 계산회로
66. 브랜치 메트릭 저장장치 88. 최소값 비교회로
103. 병직렬 변환기 111. 확률 계산회로
114. 분할회로 120. 선택기
122. ACS회로 131. 반전회로

Claims (27)

  1. 각각이 다수의 성분을 포함하는 일련의 수신신호로서, 수신신호 각각이 펑쳐(punctured) 콘벌루션 부호로 부호화된 메시지에서 데이터의 두 개 이상의 비트 값을 나타내는 일련의 수신신호를 수신하는 데이터 수신장치에 있어서,
    상기 각 신호에 의해 표시되는 각 데이터 비트에 대한 적어도 하나 이상의 비트 메트릭을 계산하여 하나 이상의 비트 메트릭 시퀀스를 제공하도록 하는 비트 메트릭 계산수단과,
    소정의 규칙에 따라 상기 비트 메트릭 시퀀스에서 비트 삽입처리를 수행하여 하나 이상의 증가된(augmented) 비트 메트릭 시퀀스를 형성하도록 하는 비트 삽입수단과,
    상기 하나 이상의 증가된 비트 메트릭의 시퀀스 처리에 의해 상기 데이터를 복호화하는 복호화수단을 포함하여 구성되는 것을 특징으로 하는 데이터 수신장치.
  2. 제 1항에 있어서,
    상기 복호화수단은 상기 증가된 비트 메트릭 시퀀스를 디콘벌루팅(deconvuluting)하는 수단을 포함하는 것을 특징으로 하는 데이터 수신장치.
  3. 제 2항에 있어서,
    상기 디콘벌루팅 수단은 가장 확률이 높은 복호화방식(most likelihood decoding scheme)에 의해 디콘버루팅하는 수단을 포함하는 것을 특징으로 데이터 수신장치.
  4. 제 2항에 있어서,
    상기 디콘벌루팅 수단은 비터비복호 방식에 의해 디콘벌루팅하는 수단을 포함하는 것을 특징으로 하는 데이터 수신장치.
  5. 제 4항에 있어서,
    상기 비트 메트릭 계산수단은 상기 비트 메트릭을 계산하도록 작동되어 각 비트 메트릭이 비트가 특정 값을 가질 확률을 나타내도록 하는 것을 특징으로 하는 데이터 수신장치.
  6. 제 5항에 있어서,
    상기 비트 메트릭 계산수단은 상기 비트가 첫 번째 값을 가질 확률을 나타내는 각 비트에 대한 첫 번째 비트 메트릭과 상기 비트가 두 번째 값을 가질 확률을 나타내는 각 비트에 대한 두 번째 비트 메트릭을 계산하는 것을 특징으로 하는 데이터 수신장치.
  7. 제 1항에 있어서,
    기호 역확산처리를 수행하여 변화된 일련의 상기 수신신호를 제공하는 기호 역확산 수단을 더 포함하여, 상기 비트 메트릭 계산수단이 상기 기호 역확산수단에 의해 제공된 상기 변화된 일련의 수신신호로부터 상기 비트 메트릭을 계산하도록 작동되는 것을 특징으로 하는 데이터 수신장치.
  8. 제 7항에 있어서,
    상기 기호 역확산수단은 소정의 패턴에 의해 들어오는 수신신호의 시퀀스 에서 어떤 수신신호의 성분을, 들어오는 시퀀스에서 다른 수신신호의 성분으로 교환함으로써 상기 변화된 수신신호의 시퀀스를 제공하는 수단을 포함하는 것을 특징으로 하는 데이터 수신장치.
  9. 제 1항에 있어서,
    상기 비트 메트릭 계산 수단에 의해 출력된 상기 비트 메트릭의 시퀀스에 대해 기호 역확산 처리를 수행하는 기호 역확산수단을 더 포함하는 것을 특징으로 하는 데이터 수신장치.
  10. 제 9항에 있어서,
    상기 기호 역확산수단은 소정의 패턴에 따라 어떤 수신신호로부터 얻은 비트 메트릭을 다른 수신신호로부터 얻은 비트 메트릭으로 교환하는 수단을 더 포함하는 것을 특징으로 하는 데이터 수신장치.
  11. 각각이 다수의 성분을 포함하는 일련의 수신신호로서, 수신신호 각각이 펑쳐(punctured) 콘벌루션 부호로 부호화된 메시지에서 데이터의 두 개 이상의 비트 값을 나타내는 일련의 수신신호를 수신하는 방법에 있어서,
    상기 각 신호에 의해 표시되는 각 데이터 비트에 대한 적어도 하나의 비트 메트릭을 계산하여 하나 이상의 비트 메트릭 시퀀스를 제공하는 비트 메트릭을 계산하는 단계와,
    소정의 규칙에 따라 상기 비트 메트릭 시퀀스에 비트 삽입처리를 수행하여 하나 이상의 증가된 비트 메트릭 시퀀스를 형성하는 비트 삽입단계와,
    상기 하나 이상의 증가된 비트 메트릭의 시퀀스 처리에 의해 데이터를 복호화하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  12. 제 11항에 있어서,
    상기 복호화단계는 상기 증가된 비트 메트릭 시퀀스를 디콘벌루팅( deconvuluting)하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  13. 제 12항에 있어서,
    상기 디콘벌루팅 단계는 가장 확률이 높은 복호화방식에 의해 디콘버루팅하는 단계를 포함하는 것을 특징으로 데이터 수신방법.
  14. 제 12항에 있어서,
    상기 디콘벌루팅 단계는 비터비복호 방식에 의해 디콘벌루팅하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  15. 제 14항에 있어서,
    상기 비트 메트릭 계산단계는 각 비트 메트릭이 비트가 특정 값을 가질 확률을 나타내도록 상기 비트 메트릭의 계산을 수행하는 것을 특징으로 하는 데이터 수신방법.
  16. 제 15항에 있어서,
    상기 비트 메트릭 계산단계는 상기 비트가 첫 번째 값을 가질 확률을 나타내는 각 비트에 대한 첫 번째 비트 메트릭과 상기 비트가 두 번째 값을 가질 확률을 나타내는 각 비트에 대한 두 번째 비트 메트릭을 계산하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  17. 제 11항에 있어서,
    기호 역확산처리를 수행하여 변화된 일련의 상기 수신신호를 제공하는 기호 역확산 단계를 포함하여, 상기 비트 메트릭 계산단계가 상기 기호 역확산수단에 의해 제공된 상기 변화된 일련의 수신신호로부터 상기 비트 메트릭을 계산하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  18. 제 17항에 있어서,
    상기 기호 역확산처리단계는 소정의 패턴에 의해 들어오는 수신신호의 시퀀스 중 어떤 수신신호의 성분을 들어오는 시퀀스 중 다른 수신신호의 성분으로 교환하여 상기 변화된 수신신호의 시퀀스를 제공하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  19. 제 11항에 의한 방법에서,
    상기 비트 삽입처리 수행 단계 이전에 상기 비트 메트릭 시퀀스에 대해 기호 역확산처리를 수행하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  20. 제 19항에 있어서,
    상기 기호 역확산처리단계는 소정의 패턴에 의해 어떤 수신신호에서 얻은 비트 메트릭을 다른 수신신호로부터 얻은 비트 메트릭과 교환하는 단계를 포함하는 것을 특징으로 하는 데이터 수신방법.
  21. 각각이 다수의 성분을 포함하는 일련의 수신신호로서, 수신신호 각각이 펑쳐(punctured) 콘벌루션 부호로 부호화된 메시지에서 데이터의 두 개 이상의 비트 값을 나타내는 일련의 수신신호를 수신하는 데이터 수신장치에 있어서,
    수신된 신호를 위한 하나 이상의 입력 연결과 하나 이상의 출력 연결을 가지고, 각 상기 신호에 의해 나타낸 데이터의 각 비트를 위한 적어도 한 비트 메트릭을 계산하고, 상기 하나 이상의 출력 연결에서 비트 메트릭의 하나 이상의 시퀀스를 제공하도록 동작하는 비트 메트릭 계산회로와,
    상기 비트 메트릭 계산회로의 상기 하나 이상의 출력 연결에 연결된 하나 이상의 입력 연결을 가지고, 하나 이상의 출력 연결을 가지고, 소정의 규칙에 따라서 더미 데이터를 비트 메트릭의 상기 하나 이상의 시퀀스에 삽입하므로 인해 상기 비트 삽입 회로의 상기 하나 이상의 출력 연결에서 비트 메트릭의 하나 이상의 증가된 시퀀스를 형성하도록 동작하는 비트 삽입 회로와,
    상기 비트 삽입 회로의 상기 출력 연결에 연결된 하나 이상의 입력 연결을 가지는 복호기를 포함하여 구성된 것을 특징으로 하는 데이터 수신장치.
  22. 제 21항에 있어서,
    상기 복호기는 비터비 복호기인 것으로 구성된 것을 특징으로 하는 데이터 수신장치.
  23. 제 21항에 있어서,
    상기 비트 메트릭 계산회로는 상기 비트 메트릭을 계산하도록 구조되고 배열되므로 각각의 그러한 비트 메트릭은 비트가 특정한 값을 가질 확률을 나타내는 것으로 구성된 것을 특징으로 하는 데이터 수신장치.
  24. 제 23항에 있어서,
    상기 비트 메트릭 계산회로는 그러한 비트가 첫 번째 값을 가질 확률을 나타내는 각 비트를 위한 첫 번째 비트 메트릭과 그러한 비트가 두 번째 값을 가질 확률을 나타내는 각 비트를 위한 두 번째 비트 메트릭을 계산하는 것으로 구성된 것을 특징으로 하는 데이터 수신장치.
  25. 제 21항에 있어서,
    상기 비트 메트릭 계산회로의 하나 이상의 입력 연결에 연결된 하나 이상의 출력 연결과 하나 이상의 입력 연결을 가지는 기호 역확산 회로를 더 구성하고,
    상기 기호 역확산 회로는 수신된 신호를 재정리하고, 상기 기호 역확산 회로의 출력 연결에서 변경된 일련의 상기 수신된 신호를 제공하도록 하고,
    상기 비트 메트릭 계산 수단은 상기 기호 역확산 회로에 의해 제공된 상기 변경된 일련의 수신된 신호로부터 상기 비트 메트릭을 게산하도록 동작하는 것으로 구성된 것을 특징으로 하는 데이터 수신장치.
  26. 제 25항에 있어서,
    상기 기호 역확산 회로는 수신된 신호의 상기 변경된 시퀀스를 제공하는 소정의 패턴에 따라서 기호 역확산 회로의 하나 이상의 입력 연결에 공급된 수신된 신호의 들어오는 시퀀스내에서 어떤 수신된 신호의 구성과 들어오는 시퀀스내에서 다른 수신된 신호의 구성을 서로 교환하는 것으로 구성된 것을 특징으로 하는 데이터 수신장치.
  27. 제 21항에 있어서,
    상기 비트 메트릭 계산회로의 상기 출력 연결에 연결된 하나 이상의 출력 연결을 가지는 기호 역확산 회로를 더 구성하고,
    상기 기호 역확산 회로는 소정의 패턴에 따라서 어떤 수신된 신호로부터 나온 비트 메트릭과 다른 수신된 신호로부터 나온 비트 메트릭을 서로 교환하는 것을 특징으로 하는 데이터 수신장치.
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