JP3684559B2 - データ受信装置および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【０００５】
図８は、ＤＶＢの地上波テレビジョン放送のための規格ＤＶＢ−Ｔにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、ＱＰＳＫ変調方式が用いられている。
【０００６】
すなわち、図８の例においては、情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、パンクチャド符号の母符号系列Ｘ，Ｙが生成される。この例では、符号化率が１／２とされている。Ｘ，Ｙは、それぞれ１ビットの符号系列を表している。
【０００７】
この符号系列Ｘ，Ｙは、ビット消去回路３に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路３より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器４に入力され、１系列のデータから２系列のデータに変換されるようになされている。
【０００８】
直並列変換器４より出力された２系列のデータｘ，ｙは、ビット拡散回路５−１，５−２にそれぞれ入力され、ビットの順番が拡散（交錯）されるビット拡散処理が行われるようになされている。ビット拡散回路５−１，５−２より出力されたビット拡散後のデータｘ’，ｙ’は、信号点割り当て回路６に入力され、伝送路上のシンボルへ割り当てられる。信号点割り当て回路６は、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ’，Ｑ’を出力する。
【０００９】
シンボル拡散回路７は、信号点割り当て回路６より出力された座標データＩ’，Ｑ’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのＩ成分とＱ成分を出力する。変調器８は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ９を介して電波で出力するようになされている。
【００１０】
図９は、畳み込み符号化器２の構成例を表している。但し、この構成例は、ＤＶＢ−Ｔで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算器２４と２５に出力されている。加算器２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算器２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算器２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【００１１】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの母符号が出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【００１２】
図１０は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００１３】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【００１４】
他の状態においても、図１０に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１５】
ビット消去回路３では、ある規則に従って、母符号系列（ＸＹ）から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
Ｘ：１０
Ｙ：１１
のような消去マップに従ってビットが消去される場合について説明する。
【００１６】
消去マップの１に対応するビットは伝送され、０に対応するビットは伝送されない（消去される）。消去マップによれば、ある時点での畳み込み符号化器２の出力Ｘ（＝Ｘ１）とＹ（＝Ｙ１）は、Ｘ１Ｙ１の順で伝送され、次の時点では、畳み込み符号化器２の出力Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ２）のみ伝送されることになる。すなわち、この２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２となる。この操作で畳み込み符号化器２に入力されるビット数は２ビット、ビット消去回路３から出力されるビット数は３ビットとなるので、符号化率Ｒは２／３となる。この操作は２単位時間ごとに繰り返される。
【００１７】
直並列変換器４では、入力される１系列のデータＸ１，Ｙ１，Ｙ２，・・・が２系列のデータ（ｘ，ｙ）に変換される。
【００１８】
ビット拡散回路５−１，５−２は、入力データ系列ｘ，ｙの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器５−１と５−２の拡散方法は異なるものとされる。
【００１９】
以下にビット拡散の例を示す。Ｍビットの入力データを１ブロックとし、適当な数値ｓを定める。ビット拡散は、Ｍビットの入力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）から、
拡散後のＭビットの出力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）への置換を意味する。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００２０】
ビット拡散回路５−１，５−２で異なるｓを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【００２１】
信号点割り当て回路６では、入力されたデータ（ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１１に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（ｘ’，ｙ’）＝（０，０）のとき、（Ｉ’，Ｑ’）＝（１／√２，１／√２）、
（ｘ’，ｙ’）＝（０，１）のとき、（Ｉ’，Ｑ’）＝（１／√２，−１／√２）、
（ｘ’，ｙ’）＝（１，０）のとき、（Ｉ’，Ｑ’）＝（−１／√２，１／√２）、
（ｘ’，ｙ’）＝（１，１）のとき、（Ｉ’，Ｑ’）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００２２】
シンボル拡散回路７は、（Ｉ’，Ｑ’）で表されるシンボルＳ’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルＳ（Ｉ，Ｑ）を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【００２３】
具体的な例を示すと、Ｎ−１個のシンボルを拡散の単位ブロックとして、Ｎ未満の、Ｎと互いに素な数Ｇを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）から
拡散後のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）への置換として実行される。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００２４】
変調器８では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ９を介して送信する。
【００２５】
図１２は、図８の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。シンボル逆拡散回路３３は、図８のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、Ｉ信号成分Ｉ’とＱ信号成分Ｑ’を出力する。
【００２６】
ビット逆拡散回路３４−１，３４−２は、シンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号に対して、図８のビット拡散回路５−１，５−２において変更したビットの順番を、元の順番に戻す処理を実行する。
【００２７】
ビット逆拡散回路３４−１，３４−２より出力されたＩ’信号成分に対応するデータｘと、Ｑ’信号成分に対応するデータｙは、並直列変換器３５に入力され、２系列のデータ（ｘ，ｙ）から１系列のデータに変換され、ビット挿入回路３６に供給される。
【００２８】
ビット挿入回路３６においては、図８のビット消去回路３におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路３６により、ビットが挿入されたＩ信号成分のデータｘとＱ信号成分のデータｙは、ビタビ復号器３７に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００２９】
次に、その動作について説明する。
【００３０】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３に入力され、そこで、シンボル拡散回路７における場合と逆の操作が行なわれ、逆拡散されたデータＩ’とＱ’が得られる。
【００３１】
すなわち、この逆拡散の操作は、シンボル拡散回路７で用いた場合と同じ値Ｎ，Ｇを用いて表すと、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理となる。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００３２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、それぞれビット逆拡散回路３４−１，３４−２に供給される。
【００３３】
ビット逆拡散回路３４−１，３４−２は、それぞれ、ビット拡散回路５−１，５−２に対応し、それぞれ、ビット拡散回路５−１，５−２と逆の操作を行う。
【００３４】
すなわち、Ｍ個の入力データを１ブロックとし、適当な数値ｓを定め、Ｍ個の入力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）から、
逆拡散後のＭ個の出力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）が求められる。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００３５】
ここで、ビット逆拡散回路３４−１，３４−２のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路５−１，５−２で用いる数値ｓと同じ値を用いる。
【００３６】
こうしてビット逆拡散されたデータ系列（ｘ，ｙ）は、次段の並直列変換器３５に供給され、そこで直並列変換器４と逆の操作が行なわれ、２系列のデータ（ｘ，ｙ）から１系列のデータに変換される。
【００３７】
ビット挿入回路３６では、ビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いたビット消去回路３の処理に対応して、ビット挿入回路３６は、
Ｘ１，Ｙ１，Ｙ２（いまの場合、ｘ１，ｙ１，ｙ２）
の順で入力されるデータに対して、消去されているデータＸ２（ｘ２）に相当する位置で任意のダミーデータ（ここでは０とする）を挿入して、
Ｘデータとして、Ｘ１（ｘ１），０を、
Ｙデータとして、Ｙ１（ｙ１），Ｙ２（ｙ２）を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【００３８】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移（図１０）に従ってビタビ復号を行う。図１３にビタビ復号器３７の例を示す。入力端子６２−１，６２−２には、ビット挿入回路３６より出力されたデータＸ，Ｙが、それぞれ入力される。これらのデータＸ，Ｙは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｘ，Ｙ）と図１１に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００３９】
ブランチメトリック演算回路６３−１，６３−４の出力（ブランチメトリック）ＢＭ００は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００４０】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００４１】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００４２】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００４３】
次に、その動作について説明する。
【００４４】
ブランチメトリック演算回路６３−１では、入力データ（Ｘ，Ｙ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｘ，Ｙ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｘ，Ｙ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路３６から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ（例えば０）とされる。
【００４５】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００４６】
ＳＭ００＋ＢＭ００ （１）
ＳＭ０１＋ＢＭ１１ （２）
【００４７】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００４８】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００４９】
この計算を図１０にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００５０】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００５１】
パスメモリ６５では、図１０の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００５２】
図１４は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＸは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。セレクタ２０３は、乗算回路５３の出力と、発生回路２０２の出力の供給を受け、端子２０１を介してＸに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０２が発生する０を選択し、その他のとき、乗算回路５３の出力を選択し、加算回路５４に出力する。
【００５３】
同様に、端子６２−２より入力されたデータＹが、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。セレクタ２０６は、乗算回路５７の出力と、発生回路２０５の出力の供給を受け、端子２０４を介してＹに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０５が発生する０を選択し、その他のとき、乗算回路５７の出力を選択し、加算回路５４に出力している。加算回路５４は、セレクタ２０３の出力とセレクタ２０６の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００５４】
すなわち、この例においては、フラグが入力されないとき、減算回路５１が、Ｘ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｘ−１／√２）2が出力される。同様に、減算回路５５が、Ｙ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｙ−１／√２）2を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｘ−１／√２）2＋（Ｙ−１／√２）2をブランチメトリックＢＭ００として出力する。
【００５５】
一方、Ｘのダミーフラグが入力されたとき、セレクタ２０３は０を出力するので、加算回路５４の出力は（Ｙ−１／√２）2となり、Ｙのダミーデータが入力されたとき、セレクタ２０６は０を出力するので、加算回路５４の出力は（Ｘ−１／√２）2となる。
【００５６】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１４に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００５７】
図１５にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００５８】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００５９】
以下、同様に、ｎ列（図１５の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００６０】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００６１】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１３のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００６２】
このような、パスメモリ６５の結線は、図１０の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図１０によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００６３】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００６４】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図１０によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００６５】
第２列目の第２行乃至第３行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００６６】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００６７】
【発明が解決しようとする課題】
ところで、近年、高速（高ビットレート）の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、ＱＰＳＫから１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等に拡張することが考えられる。こうすると、伝送できるビット数は、ＱＰＳＫの２ビットに対してそれぞれ、４ビット、６ビット、または８ビットとなり、ＱＰＳＫに対して２倍、３倍、６倍に増加することになる。
【００６８】
図１６に１６ＱＡＭによるデータ送信装置のブロック図を示す。図１６において、図８における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器４において、ビット消去回路３より出力されたシリアルデータが、４ビットを単位とするデータｕ，ｖ，ｘ，ｙに変換される。そして、各データ毎に、ビット拡散回路９１−１乃至９１−４において、ビット拡散処理が行われ、データｕ’，ｖ’，ｘ’，ｙ’として、信号点割り当て回路６に供給されるようになされている。その他の構成は、図７における場合と同様である。
【００６９】
すなわち、この例においては、直並列変換器４において、１系列のデータが１６ＱＡＭに対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）に変換され、それぞれがビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図８におけるビット拡散回路５−１，５−２における処理と同様の処理であり、それぞれが異なる数値ｓを用いて、異なるビット拡散処理を実行する。
【００７０】
信号点割り当て回路６では、入力された４ビットのデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１７に従って行われる。すなわち、例えば、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，０）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，３／√１０）、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，１）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，１／√１０）、
のように割り当てが行われる。
【００７１】
他の入力に関しても同様に割り当てが行われる。
【００７２】
以下、図８における場合と同様の処理が行われ、データが送信される。
【００７３】
図１６に示す送信装置で、図１７に示すような１６ＱＡＭ方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図１２に対応して、図１８に示すように構成することが考えられる。しかしながら、実際には、図１８に示すように構成することはできない。
【００７４】
すなわち、上述したように、シンボル逆拡散回路３３に復調器３２より入力されるデータ（Ｉ，Ｑ）のそれぞれの成分Ｉ，Ｑは、ＱＰＳＫ方式の場合、それぞれが１ビットを表していたが、１６ＱＡＭ方式の場合、それぞれが２ビットを表すことになる。例えば、図１７に示す信号点配置の場合、Ｉは、第１ビット目と第３ビット目の情報を含み、Ｑは、第２ビット目と第４ビット目の情報を含んでいる。例えば、Ｉは、１／√１０，３／√１０といった１つの値であり、Ｑも同様に１つの値である。従って、これを図１８に示すように、ｕ’，ｖ’に分割したり、ｘ’，ｙ’に分割することはできない。その結果、１６ＱＡＭ方式の場合におけるデータ受信装置は、やはり図１２に示すように構成されることになる。
【００７５】
その結果、図１２のビット挿入回路３６において行われる処理は、次のようなものとなる。
【００７６】
すなわち、いま、ビット挿入回路３６に、図１９（Ａ）に示すように、ｘ１，ｙ１，ｘ２，ｙ２，ｘ３，ｙ３，・・・のようにデータが入力されたとすると、同図（Ｂ）に示すように、ｘ１，ｙ１が、データＸ１，Ｙ１として出力され、次にダミーデータｄが、データＸ２として出力され、データｘ２が、データＹ２として出力される。また、同様に、データｙ２，ｘ３が、データＸ３，Ｙ３として出力された後、ダミーデータｄが、データＸ４として出力され、次に、データｙ３が、データＹ４として出力される。
【００７７】
しかしながら、この処理は、図１６のビット消去回路３における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路３において行っていたビット消去（ビット操作）処理は、１ビット単位で行っていたものである。これに対して、図１９（Ｂ）に示すデータｘ１，ｙ２などは、それぞれが２ビットのデータに対応しているものであり、その後に１ビットのダミーデータｄを挿入し、さらにその次に２ビットのデータｘ２を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【００７８】
その結果、ビット挿入回路３６の出力を、ビタビ復号器３７でビタビ復号すると、復号結果は、性能が若干劣化するといった類のものではなく、全く復号が不可能となる。
【００７９】
これに対して、例えば図１８に示すデータ受信装置のシンボル逆拡散回路３３において、硬判定を行うようにすれば、図１８に示すように、（Ｉ，Ｑ）から、ｕ’，ｖ’，ｘ’，ｙ’を生成することができる。すなわち、この場合、（Ｉ，Ｑ）の座標と図１７に示す各信号点との距離が計算され、（Ｉ，Ｑ）が最も距離の短い信号点に対応されるので、この信号点から、ｕ’，ｖ’，ｘ’，ｙ’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【００８０】
本発明は、このような状況に鑑みてなされたものであり、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【００８１】
【課題を解決するための手段】
本発明の第１のデータ受信装置は、データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、データのビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、データの復号処理を行う復号手段とを備えることを特徴とする。
【００８２】
メトリック計算手段は、逆拡散手段の出力に対してメトリックを計算し、ビット挿入手段は、メトリック計算手段の出力に対してビット挿入処理を行い、復号手段は、ビット挿入手段の出力に対して復号処理を行うことができる。
【００８３】
ビット挿入手段は、逆拡散手段の出力に対してビット挿入処理を行い、メトリック計算手段は、ビット挿入手段の出力に対してメトリックを計算し、復号手段は、メトリック計算手段の出力に対して復号処理を行うことができる。
本発明の第１のデータ受信方法は、データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、データのビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、データの復号処理を行う復号ステップとを含むことを特徴とする。
本発明の第１のデータ受信装置および方法においては、データのシンボルに付随する情報が、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散され、データのビット毎に、ビットに対する条件付き事後確率が、前記ビットに対するメトリックとして計算され、データのビットに対して、予め定められている規則に従ってビット挿入処理が行われ、データの復号処理が行われる。
本発明の第２のデータ受信装置は、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、メトリック計算手段により計算されたメトリックを構成するビットを、逆拡散するビット逆拡散手段と、ビット逆拡散手段により逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、データの復号処理を行う復号手段とを備えることを特徴とする。
メトリック計算手段は、ビット毎に、値０に対するメトリック、または、値１に対するメトリックのいずれか一方のみを計算し、他方は、一方の値と、所定の基準値とから計算することができる。
本発明の第２のデータ受信方法は、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、メトリック計算ステップにより計算されたメトリックを構成するビットを、逆拡散するビット逆拡散ステップと、ビット逆拡散ステップにより逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、データの復号処理を行う復号ステップとを含むことを特徴とする。
本発明の第２のデータ受信装置および方法においては、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率が、前記ビットに対するメトリックとして計算され、計算されたメトリックを構成するビットが、逆拡散され、逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理が行われ、データの復号処理が行われる。
【００８４】
【発明の実施の形態】
図１は、本発明のデータ受信装置の第１の実施例を表している。図１において、従来の図１２に示す場合と対応する部分には、同一の符号を付してある。図１の実施例においては、シンボル逆拡散回路３３の出力するＩ’信号とＱ’信号がビット逆拡散回路１０１−１乃至１０１−４に入力され、ビット逆拡散処理が行われるようになされている。ビット逆拡散回路１０１−１は、Ｉ’信号とＱ’信号により規定されるシンボルの第１のビットの逆拡散処理を行い、ビット逆拡散回路１０１−２乃至１０１−４は、それぞれ第２乃至第４のビットの逆拡散処理を行う。
【００８５】
ビット逆拡散回路１０１−１乃至１０１−４より出力された第１のビット乃至第４のビットのＩ信号成分とＱ信号成分は、それぞれ対応するメトリック計算回路１０２−１乃至１０２−４に入力され、それぞれ第１乃至第４のビットに対応するメトリックが計算されるようになされている。メトリック計算回路１０２−１乃至１０２−４より出力されたデータ（メトリック）ｕ，ｖ，ｘ，ｙは、並直列変換器３５に入力され、４系列のデータから１系列のデータに変換されるようになされている。その他の構成は、図１２における場合と同様である。
【００８６】
メトリック計算回路１０２−１は、図２に示すように構成される。
【００８７】
図２に示すように、図１のシンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号は、ｎ個の確率計算回路１１１−１乃至１１１−ｎに入力される。いまの場合、図１７に示すように、１６ＱＡＭで信号点割り当て処理が行われているので、このｎは１６とされる。確率計算回路１１１−１は、図１７に示す１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０００１∩Ｒ）が計算され、確率計算回路１１１−３においては、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ００１０∩Ｒ）が計算される。そして、確率計算回路１１１−１６においては、１６ＱＡＭの１１１１に対応するシンボルＳ１１１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１１１∩Ｒ）が計算される。
【００８８】
加算回路１１２は、第１のビットが０であるシンボル、すなわち、Ｓ００００，Ｓ０００１，Ｓ００１０，Ｓ００１１，Ｓ０１００，Ｓ０１０１，Ｓ０１１０，Ｓ０１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。これに対して、加算回路１１３は、１６ＱＡＭの全てのシンボル、すなわち、Ｓ００００乃至Ｓ１１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。割算回路１１４は、加算回路１１２の出力を加算回路１１３の出力で割り算するようになされている。
【００８９】
なお、メトリック計算回路１０２−２乃至１０２−４も、基本的にはメトリック計算回路１０２−１と同様に構成されているが、図２における加算回路１１２が、第２乃至第４ビットが０であるシンボルに対する確率の和を演算するように構成されている。
【００９０】
次に、その動作について説明する。
【００９１】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３で、図１６のシンボル拡散回路７と逆の操作（並べ換えられたシンボルの順番を元の順番に戻す処理）が行なわれ、逆拡散されたＩ’信号とＱ’信号が得られる。
【００９２】
このシンボル逆拡散の操作は、シンボル拡散回路７と同じ値の数Ｎ，Ｇを用いて、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理である。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００９３】
シンボル逆拡散回路３３から供給されたＩ’信号とＱ’信号は、それぞれビット逆拡散回路１０１−１乃至１０１−４に供給される。
【００９４】
第１のビットのビット逆拡散回路１０１−１では、シンボルとしての座標（Ｉ’とＱ’の組み合わせ）を保持したまま、図１６の第１のビットのビット拡散回路９１−１と逆の操作が行なわれる。すなわち、Ｂ’ｉ（Ｉ’，Ｑ’）を１つの組として、図１６のビット拡散回路９１−１に対応する、Ｍ組のＢ’ｉのデータを要素とするベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）が、
Ｂｉ（Ｉ，Ｑ）を１つの組として、Ｍ組のＢｉを要素とするベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）へ置換される。
【００９５】
このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）であり、ｓはビット拡散回路９１−１で用いられたものと同一の値とされる。
【００９６】
同様に、他のビット逆拡散回路１０１−２乃至１０１−４では、それぞれ、第２乃至第４のビットに関するビット逆拡散処理が、シンボルの座標を保持したまま行われる。このとき、ビット逆拡散回路１０１−２乃至１０１−４のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路９１−２乃至９１−４で用いる数値ｓと同じ値を用いる。
【００９７】
こうしてビット逆拡散回路１０１−１乃至１０１−４より出力されたビット逆拡散されたデータ系列（Ｉ’ｕ，Ｑ’ｕ），（Ｉ’ｖ，Ｑ’ｖ），（Ｉ’ｘ，Ｑ’ｘ），（Ｉ’ｙ，Ｑ’ｙ）は、メトリック計算回路１０２−１乃至１０２−４に供給される。
【００９８】
メトリック計算回路１０２−１では、入力のＩ成分Ｉ’ｕとＱ成分Ｑ’ｕから、１６ＱＡＭを構成する第１のビットに対するメトリックを計算し（その計算方法の詳細は後述する）、その結果ｕを並直列変換器３５に供給する。
【００９９】
同様に、メトリック計算回路１０２−２乃至１０２−４では、入力のＩ成分（Ｉ’ｖ，Ｉ’ｘまたはＩ’ｙ）とＱ成分（Ｑ’ｖ，Ｑ’ｘまたはＱ’ｙ）から、１６ＱＡＭを構成する第２乃至第４のビットに対するメトリックを計算し、その結果ｖ，ｘ，ｙを並直列変換器３５に供給する。
【０１００】
各々のメトリック計算回路１０２−１乃至１０２−４の演算結果ｕ，ｖ，ｘ，ｙは、後段の並直列変換器３５で、図１６の直並列変換器４と逆の操作を行い、４系統のデータから１系列のデータに変換される。
【０１０１】
ビット挿入回路３６では、図１６のビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
ｕ１，ｖ１，ｘ１，ｙ１，ｕ２，ｖ２，ｘ２，ｙ２・・・
の順で入力されるデータに対して、３ビットを周期として、最後の３ビット目の直前に、任意のダミーデータ（ここでは０）を挿入して、
データＸとして、ｕ１，０，ｙ１，０，ｘ２，・・・
データＹとして、ｖ１，ｘ１，ｕ２，ｖ２，ｙ２，・・・
を、この順で出力するとともに、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【０１０２】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移に従ってビタビ復号を行い、再生情報３８を得る。
【０１０３】
次に、メトリック計算回路１０２−１乃至１０２−４におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ） （３）
【０１０４】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）（Ｉｒ＝Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，またはＩ’ｙ：Ｑｒ＝Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，またはＱ’ｙ）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１０５】
同様に、次式（４）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ） （４）
【０１０６】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１０７】
また、次式（５）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝１｜Ｒ） （５）
【０１０８】
メトリック計算回路１０２−１乃至１０２−４では、入力のＩ成分ＩｒとＱ成分Ｑｒから、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックＰ（ｂ１＝０｜Ｒ）をｕ、
第２のビットに対するメトリックＰ（ｂ２＝０｜Ｒ）をｖ、
第３のビットに対するメトリックＰ（ｂ３＝０｜Ｒ）をｘ、
第４のビットに対するメトリックＰ（ｂ４＝０｜Ｒ）をｙ
として出力する。
【０１０９】
各々のメトリックの計算は、前述の式（３）に従って行われる。すなわち、
【０１１０】
ここで、Ｐ（Ｓj∩Ｒ）は、シンボルＳjが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓj∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳｊについての確率Ｐ（Ｓj∩Ｒ）の和を表している。
【０１１１】
一方、Ｐ（Ｓk∩Ｒ）は、シンボルＳkが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓk∩Ｒ）は、１６ＱＡＭで定義されるすべてのシンボルＳkについての確率Ｐ（Ｓk∩Ｒ）の和を表している。
【０１１２】
図２の、第１のビットに対するメトリック（Ｐ（ｂ１＝０｜Ｒ））のメトリック計算回路１０２−１において、確率計算回路１１１−１は、Ｐ（Ｓ００００∩Ｒ）、すなわち、１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率を計算する。
【０１１３】
確率計算回路１１１−２は、Ｐ（Ｓ０００１∩Ｒ）、すなわち、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒを受信する確率を計算する。
【０１１４】
確率計算回路１１１−３は、Ｐ（Ｓ００１０∩Ｒ）、すなわち、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒを受信する確率を計算する。
【０１１５】
以下、同様にして、１６ＱＡＭの残りのシンボルに対しても、それぞれ確率を計算し、全部で１６個の確率の計算結果を得る。
【０１１６】
加算回路１１２は、式（８）の分子を計算する回路で、第１のビットが０のシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
に対する確率の和を求める。
【０１１７】
加算回路１１３は、式（８）の分母を計算するブロックで、１６ＱＡＭすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の和を求める。
【０１１８】
割算回路１１４は、加算回路１１２の出力を加算回路１１３の出力で割り算する計算器であり、式（８）を計算する。
【０１１９】
第２乃至第３のビットに対するメトリックの計算も同様に行うことができる。すなわち、第２のビットに対するメトリックは、メトリック計算回路１０２−２において計算される。そこでは、式（８）の分子を計算する加算回路１１２に対応するメトリック計算回路１０２−２の加算回路（図示せず）への入力として、各々のシンボルに対する確率の計算結果の中から、第２のビットが０であるすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
に対する確率の計算結果を選択し、加算を行う。式（８）の分母を計算する加算回路１１３に対応するメトリック計算回路１０２−２の加算回路（図示せず）への入力として、前述の第１のビットに対する場合と同様に、すべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の計算結果を選択し、加算を行う。
【０１２０】
第３のビットと第４のビットに関しても同様の演算が行われる。
【０１２１】
図３は、図１に示すビタビ復号器３７の構成例を表している。この実施例においては、入力端子６２−１にデータＸ（メトリック）が入力され、入力端子６２−２にデータＹ（メトリック）が入力されるようになされている。そして、入力端子６２−１より入力されたデータＸは、乗算回路１２１−１，１２１−２に入力されるとともに、反転回路１３１−１に入力され、そのビットがすべて反転された後、乗算回路１２１−３，１２１−４に入力されるようになされている。また、入力端子６２−２より入力されたデータＹが、乗算回路１２１−１，１２１−３に入力されるとともに、反転回路１３１−２に入力され、そのすべてのビットが反転された後、乗算回路１２１−２，１２１−４に入力されるようになされている。
【０１２２】
すなわち、Ｉ成分を構成するビットが０である場合に対するメトリックＭＩ0と、Ｉ成分を構成するビットが１である場合に対するメトリックＭＩ1には、理論的に次の式に示す関係が成立する。
ＭＩ1＝１−ＭＩ0 （９）
【０１２３】
メトリックＭＩ0，ＭＩ1が４ビットの２進数で表されるものとすると、確率１（メトリックの最大値）は１１１１で表される。このとき式（９）は次のように表すことができる。
ＭＩ1＝１１１１−ＭＩ0 （１０）
【０１２４】
この演算は、次式より簡略化して求めることができる。
ＭＩ1＝−［ＭＩ0］ （１１）
【０１２５】
ここで、−［ＭＩ0］は、ＭＩ0のすべてのビットの値を反転させたものを意味する。反転回路１３１−１は、メトリックＭＩ0に対応するデータＸから、この式（１１）の演算を行い、ＭＩ1を求めるものである。
【０１２６】
同様に、反転回路１３１−２において、入力端子６２−２より入力された、Ｑ成分を構成するビットが０である場合に対するメトリックＭＱ0に対応するデータＹのすべてのビットを反転させて、−［ＭＱ0］を演算することにより、Ｑ成分を構成するビットが１である場合に対するメトリックＭＱ1を求めることができる。
【０１２７】
従って、これらの処理により、４つのメトリックＭＩ0，ＭＩ1，ＭＱ0，ＭＱ1が求められたことになる。
【０１２８】
乗算回路１２１−１は、入力端子６２−１より入力されたデータＸ（メトリックＭＩ0）と、入力端子６２−２より入力されたデータＹ（メトリックＭＱ0）を乗算し、乗算結果をブランチメトリックＢＭ００として出力するようになされている。乗算回路１２１−２は、入力端子６２−１より入力されたデータＸ（メトリックＭＩ0）と、反転回路１３１−２より入力された反転データＹ（メトリックＭＩ1）を乗算し、乗算結果をブランチメトリックＢＭ０１として出力している。同様に、乗算回路１２１−３は、反転回路１３１−２より入力された反転データＸ（メトリックＭＱ1）と、入力端子６２−２より入力されたデータＹ（メトリックＭＱ0）を乗算し、乗算結果をブランチメトリックＢＭ１０として出力し、乗算回路１２１−４は、反転回路１３１−１より入力された反転データＸ（メトリックＭＩ1）と、反転回路１３１−２より入力された反転データＹ（メトリックＭＱ1）とを乗算し、その乗算結果をブランチメトリックＢＭ１１として出力するようになされている。
【０１２９】
乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Accumulate Compare Select）回路１２２−１に入力されている。同様に、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−２に入力され、乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路１２２−３に入力され、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−４に入力されている。
【０１３０】
ＡＣＳ回路１２２−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路１２２−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【０１３１】
その他の構成は、図１３における場合と同様である。
【０１３２】
次に、その動作について説明する。乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ0に対応するデータＸと、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ0に対応するデータＹの積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【０１３３】
同様にして、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ0（データＸ）と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ1（反転データＹ）の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【０１３４】
乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ1（反転データＸ）と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ0（データＹ）の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ1（反転データＸ）と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ1（反転データＹ）の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【０１３５】
ＡＣＳ回路１２２−１は、畳み込み符号化器２の状態遷移（図１０）に従って、次の２つの式の計算を行う。
ＳＭ００×ＢＭ００ （１２）
ＳＭ０１×ＢＭ１１ （１３）
【０１３６】
ここでＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、乗算回路１２１−１の演算結果、ＢＭ１１は、乗算回路１２１−４の演算結果をそれぞれ表している。
【０１３７】
そして、ＡＣＳ回路１２１−１は、尤度の大きい方、すなわち、上記式（１２）と式（１３）のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ００を後段のパスメモリ６５に出力するとともに、式（１２）と式（１３）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置６６−１に供給し、記憶させる。すなわち式（１２）の計算結果の方が大きければ、ＳＥＬ００＝０とし、式（１３）の計算結果の方が大きければ、ＳＥＬ００＝１とする。また、前者の場合、ＳＭ００×ＢＭ００が、後者の場合、ＳＭ０１×ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【０１３８】
この計算を図１０にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１２）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（１３）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【０１３９】
同様の動作が、ＡＣＳ回路１２２−２乃至１２２−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【０１４０】
パスメモリ６５では、図１０の状態遷移図に従って、ＡＣＳ回路１２２−１乃至１２２−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ６５は、図１５に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【０１４１】
なお、図２において、確率確率計算回路１１１−１乃至１１１−１６における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を計算することができる。
【０１４２】
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ2が伝送路の雑音電力を表す。||Ｓ００００−Ｒ||は、シンボルＳ００００とＲとのユークリッド距離である。
【０１４３】
確率計算回路１１１−２乃至１１１−１６においても、同様にして、確率を計算することができる。
【０１４４】
また、図１のビタビ復号器３７としては、図１３に示した従来のものを用いることも可能である。
【０１４５】
図４は、データ受信装置の第２の実施例を表している。この実施例においては、ビット逆拡散回路１０１−１乃至１０１−４より出力されたＩ信号成分Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，Ｉ’ｙとＱ信号成分Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，Ｑ’ｙが並直列変換器３５に入力されるようになされている。並直列変換器３５は、４系列のＩ信号成分Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，Ｉ’ｙを１系列のＩ信号成分Ｉａに変換するとともに、４系列のＱ信号成分Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，Ｑ’ｙを１系列のＱ信号成分Ｑａに変換する。これらのＩ信号成分ＩａとＱ信号成分Ｑａは、ビット挿入回路３６に供給されるようになされている。また、並直列変換器３５は、ビット挿入回路３６に出力するＩ信号成分ＩａとＱ信号成分Ｑａがシンボルを構成する何番目のビットであったのかを示すビット番号Ｎａを合わせてビット挿入回路３６に出力するようになされている。
【０１４６】
ビット挿入回路３６においては、並直列変換器３５より入力されるＩ信号成分Ｉａ、Ｑ信号成分Ｑａおよびビット番号Ｎａの３つのデータを単位として、ビット挿入処理を行い、上述した消去マップにおけるデータＸとしてＩ信号成分Ｉａｘ、Ｑ信号成分Ｑａｘおよびビット番号Ｎｘを単位とするデータを出力し、上述した消去マップにおけるデータＹとしてＩ信号成分に対応するデータＩａｙ、Ｑ信号成分に対応するデータＱａｙおよびシンボルのビット番号Ｎｙを単位とするデータを出力する。これらのデータは、それぞれメトリック計算回路１０２−１とメトリック計算回路１０２−２に、それぞれ入力される。メトリック計算回路１０２−１，１０２−２は、それぞれ入力されたデータに対応するメトリックを計算し、データＸ，Ｙとして、ビタビ復号器３７に出力するようになされている。
【０１４７】
その他の構成は、図１における場合と同様である。
【０１４８】
次に、その動作について説明する。この実施例においては、ビット逆拡散回路１０１−１より出力されたデータ（Ｉ’ｕ，Ｑ’ｕ）、ビット逆拡散回路１０１−２より出力されたデータ（Ｉ’ｖ，Ｑ’ｖ）、ビット逆拡散回路１０１−３より出力されたデータ（Ｉ’ｘ，Ｑ’ｘ）、およびビット逆拡散回路１０１−４より出力されたデータ（Ｉ’ｙ，Ｑ’ｙ）が、後段の並直列変換器３５に入力され、１系列のデータ（Ｉａ，Ｑａ）に変換される。また、このとき、並直列変換器３５は、１系列のデータ（Ｉａ，Ｑａ）と同時に、このデータが伝送シンボルを構成する何番目のビットであるのかを示すビット番号Ｎａを付加して出力する。
【０１４９】
すなわち、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｕ，Ｑ’ｕ）に対応するデータである場合、出力のデータが伝送シンボルを構成する何番目のビットであったかを示すビット番号Ｎａの値は、例えば、１となる。
【０１５０】
同様に、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｖ，Ｑ’ｖ）に対応するデータである場合、ビット番号Ｎａの値は、例えば、２となり、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｘ，Ｑ’ｘ）に対応するデータである場合、ビット番号Ｎａの値は、例えば、３となり、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｙ，Ｑ’ｙ）に対応するデータである場合、ビット番号Ｎａの値は、例えば、４となる。
【０１５１】
並直列変換器３５の出力（Ｉａ，Ｑａ，Ｎａ）は、ビット挿入回路３６に供給され、図１６のビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
（Ｉａ１（Ｘ１Ｉ），Ｑａ１（Ｘ１Ｑ），Ｎａ１（Ｘ１Ｎ））、
（Ｉａ２（Ｙ１Ｉ），Ｑａ２（Ｙ１Ｑ），Ｎａ２（Ｙ１Ｎ））、
（Ｉａ３（Ｙ２Ｉ），Ｑａ３（Ｙ２Ｑ），Ｎａ３（Ｙ２Ｎ））
の順で入力されるデータに対して、（Ｘ２Ｉ，Ｘ２Ｑ，Ｘ２Ｎ）にあたる位置で任意のダミーデータ（ここでは（０，０，０）とする）を挿入して、
データＸに対応するデータ（Ｉａｘ，Ｑａｘ，Ｎｘ）として、
（Ｘ１Ｉ，Ｘ１Ｑ，Ｘ１Ｎ），（０，０，０），・・・
データＹに対応するデータ（Ｉａｙ，Ｑａｙ，Ｎｙ）として、
（Ｙ１Ｉ，Ｙ１Ｑ，Ｙ１Ｎ），（Ｙ２Ｉ，Ｙ２Ｑ，Ｙ２Ｎ），・・・
をこの順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグがビタビ復号器３７に供給される。
【０１５２】
ここで、
Ｘ１Ｉは、消去マップのＸ１のビットに対応するシンボルのＩ成分データ、
Ｘ１Ｑは、消去マップのＸ１のビットに対応するシンボルのＱ成分データ、
Ｘ１Ｎは、消去マップのＸ１のビットに対応するシンボルのビット番号
Ｙ１Ｉは、消去マップのＹ１のビットに対応するシンボルのＩ成分データ、
Ｙ１Ｑは、消去マップのＹ１のビットに対応するシンボルのＱ成分データ、
Ｙ１Ｎは、消去マップのＹ１のビットに対応するシンボルのビット番号
Ｙ２Ｉは、消去マップのＹ２のビットに対応するシンボルのＩ成分データ、
Ｙ２Ｑは、消去マップのＹ２のビットに対応するシンボルのＱ成分データ、
Ｙ２Ｎは、消去マップのＹ２のビットに対応するシンボルのビット番号
をそれぞれ表す。
【０１５３】
このようにして得られたビットに対応するシンボルの情報は、後段のメトリック計算回路１０２−１，１０２−２に供給される。
【０１５４】
メトリック計算回路１０２−１では、入力のＩ成分（Ｉａｘ）とＱ成分（Ｑａｘ）、および、そのビットが、１６ＱＡＭのシンボルを構成する何番目のビットであるかを示すビット番号（Ｎｘ）から、そのビットに対するメトリックを計算し、その結果Ｘを後段のビタビ復号器３７に供給する。
【０１５５】
同様に、メトリック計算回路１０２−２では、入力のＩ成分（Ｉａｙ）とＱ成分（Ｑａｙ）、および、そのビットが、１６ＱＡＭのシンボルを構成する何番目のビットであるかを示すビット番号（Ｎｙ）から、そのビットに対するメトリックを計算し、その結果Ｙを後段のビタビ復号器３７に供給する。
【０１５６】
すなわち、図４のメトリック計算回路１０２−１は、例えば図５に示すように構成される。この実施例においては、確率計算回路１１１−１乃至１１１−１６に、ビット挿入回路３６より出力されたデータＩａｘとＱａｘが入力されている。加算回路１１２−１乃至１１２−４は、上記した式（８）の分子を計算する回路であり、加算回路１１２−１は、第１のビットの０のシンボルに対する確率の和を計算し、加算回路１１２−２乃至１１２−４は、それぞれ第２乃至第３のビットの０のシンボルの確率の和を計算する。加算回路１１３は、上記した式の分母を計算する回路であり、１６ＱＡＭすべてのシンボルに対する確率の和を計算する。割算回路１１４−１乃至１１４−４は、それぞれ加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で割り算し、それぞれ第１のビット乃至第４のビットに対するメトリックの計算を行う。スイッチ１１７は、ビット挿入回路３６より出力されたシンボルのビット番号Ｎｘに対応して、割算回路１１４−１乃至１１４−４の出力のいずれかを選択し、データＸとして出力するように構成される。
【０１５７】
すなわち、図１におけるメトリック計算回路１０２−１乃至１０２−４の出力のいずれかを、ビット番号Ｎｘに対応して、選択して、出力するように動作する。
【０１５８】
なお、メトリック計算回路１０２−２も、図５に示したメトリック計算回路１０２−１における場合と同様に構成されている。
【０１５９】
図４の実施例のその他の動作は、図１における場合と同様である。
【０１６０】
図６は、データ受信装置の第３の実施例を表している。この実施例においては、シンボル逆拡散器３３が出力したデータＩ’とＱ’がメトリック計算回路１０２に入力されている。メトリック計算回路１０２は、データＩ’とＱ’から１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを計算し、ｕ’，ｖ’，ｘ’，ｙ’として、ビット逆拡散回路１０１−１乃至１０１−４に出力している。ビット逆拡散回路１０１−１乃至１０１−４は、それぞれ入力されたデータｕ’，ｖ’，ｘ’，ｙ’を、それぞれビット逆拡散処理した後、データｕ，ｖ，ｘ，ｙとして並直列変換器３５に出力している。すなわち、この実施例は、図１における実施例のビット逆拡散回路１０１−１乃至１０１−４とメトリック計算回路１０２−１乃至１０２−４の配置の順番を入れ換えた構成とされている。その他の構成は、図１における場合と同様である。
【０１６１】
次に、その動作について説明する。
【０１６２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、メトリック計算回路１０２に供給される。
【０１６３】
メトリック計算回路１０２では、入力のＩ成分データＩ’とＱ成分データＱ’から、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを
それぞれ計算し、
第１のビットに対するメトリックをｕ’、
第２のビットに対するメトリックをｖ’、
第３のビットに対するメトリックをｘ’、
第４のビットに対するメトリックをｙ’
として出力する。
【０１６４】
このメトリック計算回路１０２は、図１（図２）におけるメトリック計算回路１０２−１乃至１０２−４の全体で構成されるメトリック計算回路と同様に構成する（図５のスイッチ１１７を省略して構成する）ことができる。
【０１６５】
１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックの計算結果ｕ’，ｖ’，ｘ’，ｙ’は、それぞれ、１６ＱＡＭを構成する第１乃至第４のビットに対応するビット逆拡散回路１０１−１乃至１０１−４に供給される。
【０１６６】
ビット逆拡散回路１０１−１乃至１０１−４におけるビット逆拡散処理は、図１のビット逆拡散回路１０１−１乃至１０１−４における場合と同様の処理となる。両者の違いは、単に、ビットがメトリックにより表されているか、復調データＩ’，Ｑ’により表されているかの違いだけであり、本質的な差異はない。
【０１６７】
ビット逆拡散回路１０１−１乃至１０１−４でビット逆拡散処理されたデータｕ，ｖ，ｘ，ｙは、並直列変換器３５に入力され、４系統のデータから１系列のデータに変換される。その後の処理は、図１における場合と同様である。
【０１６８】
図７は、データ受信装置の第４の実施例を表している。この実施例においては、復調器３２の出力データＩとＱがメトリック計算回路１０２に入力されている。メトリック計算回路１０２は、入力されたデータＩ，Ｑから１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを計算し、ｕ''，ｖ''，ｘ''，ｙ''として、シンボル逆拡散回路３３に出力している。シンボル逆拡散回路３３は、入力されたメトリックデータｕ''，ｖ''，ｘ''，ｙ''を、それぞれシンボル逆拡散処理し、データｕ’，ｖ’，ｘ’，ｙ’として、ビット逆拡散回路１０１−１乃至１０１−４に出力している。そして、ビット逆拡散回路１０１−１乃至１０１−４の出力ｕ，ｖ，ｘ，ｙが、並直列変換器３５に入力されている。その他の構成は、図１における場合と同様である。すなわち、この図７の実施例は、図６の実施例におけるシンボル逆拡散回路３３とメトリック計算回路１０２の位置を相互に入れ換えた構成となされている。
【０１６９】
次に、その動作について説明する。復調器３２より出力されたシンボルのＩ成分とＱ成分は、メトリック計算回路１０２に入力される。メトリック計算回路１０２は、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックをｕ''、
第２のビットに対するメトリックをｖ''、
第３のビットに対するメトリックをｘ''、
第４のビットに対するメトリックをｙ''
として、シンボル逆拡散回路３３に出力する。
【０１７０】
シンボル逆拡散回路３３は、入力されたデータｕ''，ｖ''，ｘ''，ｙ''により構成される。データＳ’ｉ（ｕ''，ｖ''，ｘ''，ｙ''）を１つの組として、Ｎ−１組のＳ’ｉのデータを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｎ，・・・，Ｓ’Ｎ−１）を、
Ｓ''ｉ（ｕ’，ｖ’，ｘ’，ｙ’）を１つの組として、Ｎ−１組のＳ’ｉを要素とする逆拡散後のベクトル
（Ｓ''１，Ｓ''２，・・・，Ｓ''ｋ，・・・，Ｓ''Ｎ−１）へ置換する処理を行う。このとき、Ｓ’ｎ＝Ｓ''ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【０１７１】
その後の動作は、図６における場合と同様となる。
【０１７２】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、データのビットに対して予め定められている規則に従って、ビット挿入処理を行うようにしたので、誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、１６ＱＡＭ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１７３】
なお、ビット消去回路３により、ビット消去することにより、パンクチャド符号を生成し、この誤り訂正符号を用いて行われる誤り訂正処理は、ビット挿入回路３６とビタビ復号器３７で実行される。
【０１７４】
上記実施例においては、１６ＱＡＭ方式でデータを変調し、復調するようにしたが、このほか、６４ＱＡＭ、２５６ＱＡＭなどの、Ｉ成分とＱ成分が、それぞれ２以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１７５】
【発明の効果】
本願発明によれば、多値多位相方式でデジタル変調されて伝送されたデータを確実に復号することができる。
【図面の簡単な説明】
【図１】本発明のデータ受信装置の第１の実施例の構成を示すブロック図である。
【図２】図１のメトリック計算回路の構成例を示すブロック図である。
【図３】図１のビタビ復号器の構成例を示すブロック図である。
【図４】本発明のデータ受信装置の第２の実施例の構成を示すブロック図である。
【図５】図４のメトリック計算回路の構成例を示すブロック図である。
【図６】本発明のデータ受信装置の第３の実施例の構成を示すブロック図である。
【図７】本発明のデータ受信装置の第４の実施例の構成を示すブロック図である。
【図８】従来のデータ送信装置の構成例を示すブロック図である。
【図９】図８の畳み込み符号化器の構成例を示すブロック図である。
【図１０】図９の畳み込み符号化器の状態遷移を説明する図である。
【図１１】ＱＰＳＫの信号点配置を説明する図である。
【図１２】従来のデータ受信装置の構成例を示すブロック図である。
【図１３】図１２のビタビ復号器の構成例を示すブロック図である。
【図１４】図１３のブランチメトリック演算回路の構成例を示すブロック図である。
【図１５】図１３のパスメモリの構成例を示すブロック図である。
【図１６】１６ＱＡＭを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図１７】１６ＱＡＭの信号点配置を説明する図である。
【図１８】図１６の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図１９】図１８の実施例の動作を説明する図である。
【符号の説明】
３２ 復調器， ３３ シンボル逆拡散回路， ３５ 並直列変換器， ３６ビット挿入回路， ３７ ビタビ復号器， ３８ 再生情報， １０１−１乃至１０１−４ ビット逆拡散回路， １０２−１乃至１０２−４ メトリック計算回路， １１１−１乃至１１１−１６ 確率計算回路， １１２，１１３ 加算回路， １１４ 割算回路
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【０００５】
図８は、ＤＶＢの地上波テレビジョン放送のための規格ＤＶＢ−Ｔにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、ＱＰＳＫ変調方式が用いられている。
【０００６】
すなわち、図８の例においては、情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、パンクチャド符号の母符号系列Ｘ，Ｙが生成される。この例では、符号化率が１／２とされている。Ｘ，Ｙは、それぞれ１ビットの符号系列を表している。
【０００７】
この符号系列Ｘ，Ｙは、ビット消去回路３に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路３より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器４に入力され、１系列のデータから２系列のデータに変換されるようになされている。
【０００８】
直並列変換器４より出力された２系列のデータｘ，ｙは、ビット拡散回路５−１，５−２にそれぞれ入力され、ビットの順番が拡散（交錯）されるビット拡散処理が行われるようになされている。ビット拡散回路５−１，５−２より出力されたビット拡散後のデータｘ’，ｙ’は、信号点割り当て回路６に入力され、伝送路上のシンボルへ割り当てられる。信号点割り当て回路６は、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ’，Ｑ’を出力する。
【０００９】
シンボル拡散回路７は、信号点割り当て回路６より出力された座標データＩ’，Ｑ’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのＩ成分とＱ成分を出力する。変調器８は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ９を介して電波で出力するようになされている。
【００１０】
図９は、畳み込み符号化器２の構成例を表している。但し、この構成例は、ＤＶＢ−Ｔで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算器２４と２５に出力されている。加算器２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算器２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算器２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【００１１】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの母符号が出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【００１２】
図１０は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００１３】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【００１４】
他の状態においても、図１０に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１５】
ビット消去回路３では、ある規則に従って、母符号系列（ＸＹ）から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
Ｘ：１０
Ｙ：１１
のような消去マップに従ってビットが消去される場合について説明する。
【００１６】
消去マップの１に対応するビットは伝送され、０に対応するビットは伝送されない（消去される）。消去マップによれば、ある時点での畳み込み符号化器２の出力Ｘ（＝Ｘ１）とＹ（＝Ｙ１）は、Ｘ１Ｙ１の順で伝送され、次の時点では、畳み込み符号化器２の出力Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ２）のみ伝送されることになる。すなわち、この２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２となる。この操作で畳み込み符号化器２に入力されるビット数は２ビット、ビット消去回路３から出力されるビット数は３ビットとなるので、符号化率Ｒは２／３となる。この操作は２単位時間ごとに繰り返される。
【００１７】
直並列変換器４では、入力される１系列のデータＸ１，Ｙ１，Ｙ２，・・・が２系列のデータ（ｘ，ｙ）に変換される。
【００１８】
ビット拡散回路５−１，５−２は、入力データ系列ｘ，ｙの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器５−１と５−２の拡散方法は異なるものとされる。
【００１９】
以下にビット拡散の例を示す。Ｍビットの入力データを１ブロックとし、適当な数値ｓを定める。ビット拡散は、Ｍビットの入力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）から、
拡散後のＭビットの出力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）への置換を意味する。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００２０】
ビット拡散回路５−１，５−２で異なるｓを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【００２１】
信号点割り当て回路６では、入力されたデータ（ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１１に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（ｘ’，ｙ’）＝（０，０）のとき、（Ｉ’，Ｑ’）＝（１／√２，１／√２）、
（ｘ’，ｙ’）＝（０，１）のとき、（Ｉ’，Ｑ’）＝（１／√２，−１／√２）、
（ｘ’，ｙ’）＝（１，０）のとき、（Ｉ’，Ｑ’）＝（−１／√２，１／√２）、
（ｘ’，ｙ’）＝（１，１）のとき、（Ｉ’，Ｑ’）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００２２】
シンボル拡散回路７は、（Ｉ’，Ｑ’）で表されるシンボルＳ’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルＳ（Ｉ，Ｑ）を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【００２３】
具体的な例を示すと、Ｎ−１個のシンボルを拡散の単位ブロックとして、Ｎ未満の、Ｎと互いに素な数Ｇを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）から
拡散後のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）への置換として実行される。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００２４】
変調器８では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ９を介して送信する。
【００２５】
図１２は、図８の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。シンボル逆拡散回路３３は、図８のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、Ｉ信号成分Ｉ’とＱ信号成分Ｑ’を出力する。
【００２６】
ビット逆拡散回路３４−１，３４−２は、シンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号に対して、図８のビット拡散回路５−１，５−２において変更したビットの順番を、元の順番に戻す処理を実行する。
【００２７】
ビット逆拡散回路３４−１，３４−２より出力されたＩ’信号成分に対応するデータｘと、Ｑ’信号成分に対応するデータｙは、並直列変換器３５に入力され、２系列のデータ（ｘ，ｙ）から１系列のデータに変換され、ビット挿入回路３６に供給される。
【００２８】
ビット挿入回路３６においては、図８のビット消去回路３におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路３６により、ビットが挿入されたＩ信号成分のデータｘとＱ信号成分のデータｙは、ビタビ復号器３７に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００２９】
次に、その動作について説明する。
【００３０】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３に入力され、そこで、シンボル拡散回路７における場合と逆の操作が行なわれ、逆拡散されたデータＩ’とＱ’が得られる。
【００３１】
すなわち、この逆拡散の操作は、シンボル拡散回路７で用いた場合と同じ値Ｎ，Ｇを用いて表すと、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理となる。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００３２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、それぞれビット逆拡散回路３４−１，３４−２に供給される。
【００３３】
ビット逆拡散回路３４−１，３４−２は、それぞれ、ビット拡散回路５−１，５−２に対応し、それぞれ、ビット拡散回路５−１，５−２と逆の操作を行う。
【００３４】
すなわち、Ｍ個の入力データを１ブロックとし、適当な数値ｓを定め、Ｍ個の入力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）から、
逆拡散後のＭ個の出力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）が求められる。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００３５】
ここで、ビット逆拡散回路３４−１，３４−２のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路５−１，５−２で用いる数値ｓと同じ値を用いる。
【００３６】
こうしてビット逆拡散されたデータ系列（ｘ，ｙ）は、次段の並直列変換器３５に供給され、そこで直並列変換器４と逆の操作が行なわれ、２系列のデータ（ｘ，ｙ）から１系列のデータに変換される。
【００３７】
ビット挿入回路３６では、ビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いたビット消去回路３の処理に対応して、ビット挿入回路３６は、
Ｘ１，Ｙ１，Ｙ２（いまの場合、ｘ１，ｙ１，ｙ２）
の順で入力されるデータに対して、消去されているデータＸ２（ｘ２）に相当する位置で任意のダミーデータ（ここでは０とする）を挿入して、
Ｘデータとして、Ｘ１（ｘ１），０を、
Ｙデータとして、Ｙ１（ｙ１），Ｙ２（ｙ２）を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【００３８】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移（図１０）に従ってビタビ復号を行う。図１３にビタビ復号器３７の例を示す。入力端子６２−１，６２−２には、ビット挿入回路３６より出力されたデータＸ，Ｙが、それぞれ入力される。これらのデータＸ，Ｙは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｘ，Ｙ）と図１１に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００３９】
ブランチメトリック演算回路６３−１，６３−４の出力（ブランチメトリック）ＢＭ００は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００４０】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００４１】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００４２】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００４３】
次に、その動作について説明する。
【００４４】
ブランチメトリック演算回路６３−１では、入力データ（Ｘ，Ｙ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｘ，Ｙ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｘ，Ｙ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路３６から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ（例えば０）とされる。
【００４５】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００４６】
ＳＭ００＋ＢＭ００ （１）
ＳＭ０１＋ＢＭ１１ （２）
【００４７】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００４８】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００４９】
この計算を図１０にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００５０】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００５１】
パスメモリ６５では、図１０の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００５２】
図１４は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＸは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。セレクタ２０３は、乗算回路５３の出力と、発生回路２０２の出力の供給を受け、端子２０１を介してＸに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０２が発生する０を選択し、その他のとき、乗算回路５３の出力を選択し、加算回路５４に出力する。
【００５３】
同様に、端子６２−２より入力されたデータＹが、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。セレクタ２０６は、乗算回路５７の出力と、発生回路２０５の出力の供給を受け、端子２０４を介してＹに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０５が発生する０を選択し、その他のとき、乗算回路５７の出力を選択し、加算回路５４に出力している。加算回路５４は、セレクタ２０３の出力とセレクタ２０６の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００５４】
すなわち、この例においては、フラグが入力されないとき、減算回路５１が、Ｘ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｘ−１／√２）2が出力される。同様に、減算回路５５が、Ｙ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｙ−１／√２）2を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｘ−１／√２）2＋（Ｙ−１／√２）2をブランチメトリックＢＭ００として出力する。
【００５５】
一方、Ｘのダミーフラグが入力されたとき、セレクタ２０３は０を出力するので、加算回路５４の出力は（Ｙ−１／√２）2となり、Ｙのダミーデータが入力されたとき、セレクタ２０６は０を出力するので、加算回路５４の出力は（Ｘ−１／√２）2となる。
【００５６】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１４に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００５７】
図１５にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００５８】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００５９】
以下、同様に、ｎ列（図１５の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００６０】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００６１】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１３のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００６２】
このような、パスメモリ６５の結線は、図１０の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図１０によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００６３】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００６４】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図１０によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００６５】
第２列目の第２行乃至第３行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００６６】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００６７】
【発明が解決しようとする課題】
ところで、近年、高速（高ビットレート）の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、ＱＰＳＫから１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等に拡張することが考えられる。こうすると、伝送できるビット数は、ＱＰＳＫの２ビットに対してそれぞれ、４ビット、６ビット、または８ビットとなり、ＱＰＳＫに対して２倍、３倍、６倍に増加することになる。
【００６８】
図１６に１６ＱＡＭによるデータ送信装置のブロック図を示す。図１６において、図８における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器４において、ビット消去回路３より出力されたシリアルデータが、４ビットを単位とするデータｕ，ｖ，ｘ，ｙに変換される。そして、各データ毎に、ビット拡散回路９１−１乃至９１−４において、ビット拡散処理が行われ、データｕ’，ｖ’，ｘ’，ｙ’として、信号点割り当て回路６に供給されるようになされている。その他の構成は、図７における場合と同様である。
【００６９】
すなわち、この例においては、直並列変換器４において、１系列のデータが１６ＱＡＭに対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）に変換され、それぞれがビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図８におけるビット拡散回路５−１，５−２における処理と同様の処理であり、それぞれが異なる数値ｓを用いて、異なるビット拡散処理を実行する。
【００７０】
信号点割り当て回路６では、入力された４ビットのデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１７に従って行われる。すなわち、例えば、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，０）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，３／√１０）、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，１）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，１／√１０）、
のように割り当てが行われる。
【００７１】
他の入力に関しても同様に割り当てが行われる。
【００７２】
以下、図８における場合と同様の処理が行われ、データが送信される。
【００７３】
図１６に示す送信装置で、図１７に示すような１６ＱＡＭ方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図１２に対応して、図１８に示すように構成することが考えられる。しかしながら、実際には、図１８に示すように構成することはできない。
【００７４】
すなわち、上述したように、シンボル逆拡散回路３３に復調器３２より入力されるデータ（Ｉ，Ｑ）のそれぞれの成分Ｉ，Ｑは、ＱＰＳＫ方式の場合、それぞれが１ビットを表していたが、１６ＱＡＭ方式の場合、それぞれが２ビットを表すことになる。例えば、図１７に示す信号点配置の場合、Ｉは、第１ビット目と第３ビット目の情報を含み、Ｑは、第２ビット目と第４ビット目の情報を含んでいる。例えば、Ｉは、１／√１０，３／√１０といった１つの値であり、Ｑも同様に１つの値である。従って、これを図１８に示すように、ｕ’，ｖ’に分割したり、ｘ’，ｙ’に分割することはできない。その結果、１６ＱＡＭ方式の場合におけるデータ受信装置は、やはり図１２に示すように構成されることになる。
【００７５】
その結果、図１２のビット挿入回路３６において行われる処理は、次のようなものとなる。
【００７６】
すなわち、いま、ビット挿入回路３６に、図１９（Ａ）に示すように、ｘ１，ｙ１，ｘ２，ｙ２，ｘ３，ｙ３，・・・のようにデータが入力されたとすると、同図（Ｂ）に示すように、ｘ１，ｙ１が、データＸ１，Ｙ１として出力され、次にダミーデータｄが、データＸ２として出力され、データｘ２が、データＹ２として出力される。また、同様に、データｙ２，ｘ３が、データＸ３，Ｙ３として出力された後、ダミーデータｄが、データＸ４として出力され、次に、データｙ３が、データＹ４として出力される。
【００７７】
しかしながら、この処理は、図１６のビット消去回路３における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路３において行っていたビット消去（ビット操作）処理は、１ビット単位で行っていたものである。これに対して、図１９（Ｂ）に示すデータｘ１，ｙ２などは、それぞれが２ビットのデータに対応しているものであり、その後に１ビットのダミーデータｄを挿入し、さらにその次に２ビットのデータｘ２を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【００７８】
その結果、ビット挿入回路３６の出力を、ビタビ復号器３７でビタビ復号すると、復号結果は、性能が若干劣化するといった類のものではなく、全く復号が不可能となる。
【００７９】
これに対して、例えば図１８に示すデータ受信装置のシンボル逆拡散回路３３において、硬判定を行うようにすれば、図１８に示すように、（Ｉ，Ｑ）から、ｕ’，ｖ’，ｘ’，ｙ’を生成することができる。すなわち、この場合、（Ｉ，Ｑ）の座標と図１７に示す各信号点との距離が計算され、（Ｉ，Ｑ）が最も距離の短い信号点に対応されるので、この信号点から、ｕ’，ｖ’，ｘ’，ｙ’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【００８０】
本発明は、このような状況に鑑みてなされたものであり、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【００８１】
【課題を解決するための手段】
本発明の第１のデータ受信装置は、データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、データのビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、データの復号処理を行う復号手段とを備えることを特徴とする。
【００８２】
メトリック計算手段は、逆拡散手段の出力に対してメトリックを計算し、ビット挿入手段は、メトリック計算手段の出力に対してビット挿入処理を行い、復号手段は、ビット挿入手段の出力に対して復号処理を行うことができる。
【００８３】
ビット挿入手段は、逆拡散手段の出力に対してビット挿入処理を行い、メトリック計算手段は、ビット挿入手段の出力に対してメトリックを計算し、復号手段は、メトリック計算手段の出力に対して復号処理を行うことができる。
本発明の第１のデータ受信方法は、データのシンボルに付随する情報を、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、データのビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、データの復号処理を行う復号ステップとを含むことを特徴とする。
本発明の第１のデータ受信装置および方法においては、データのシンボルに付随する情報が、シンボルを構成するビットに応じた規則の逆の規則に従ってそれぞれ逆拡散され、データのビット毎に、ビットに対する条件付き事後確率が、前記ビットに対するメトリックとして計算され、データのビットに対して、予め定められている規則に従ってビット挿入処理が行われ、データの復号処理が行われる。
本発明の第２のデータ受信装置は、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、メトリック計算手段により計算されたメトリックを構成するビットを、逆拡散するビット逆拡散手段と、ビット逆拡散手段により逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、データの復号処理を行う復号手段とを備えることを特徴とする。
メトリック計算手段は、ビット毎に、値０に対するメトリック、または、値１に対するメトリックのいずれか一方のみを計算し、他方は、一方の値と、所定の基準値とから計算することができる。
本発明の第２のデータ受信方法は、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、メトリック計算ステップにより計算されたメトリックを構成するビットを、逆拡散するビット逆拡散ステップと、ビット逆拡散ステップにより逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、データの復号処理を行う復号ステップとを含むことを特徴とする。
本発明の第２のデータ受信装置および方法においては、データのシンボルを構成するビット毎に、ビットに対する条件付き事後確率が、前記ビットに対するメトリックとして計算され、計算されたメトリックを構成するビットが、逆拡散され、逆拡散されたメトリックのビットに対して、予め定められている規則に従ってビット挿入処理が行われ、データの復号処理が行われる。
【００８４】
【発明の実施の形態】
図１は、本発明のデータ受信装置の第１の実施例を表している。図１において、従来の図１２に示す場合と対応する部分には、同一の符号を付してある。図１の実施例においては、シンボル逆拡散回路３３の出力するＩ’信号とＱ’信号がビット逆拡散回路１０１−１乃至１０１−４に入力され、ビット逆拡散処理が行われるようになされている。ビット逆拡散回路１０１−１は、Ｉ’信号とＱ’信号により規定されるシンボルの第１のビットの逆拡散処理を行い、ビット逆拡散回路１０１−２乃至１０１−４は、それぞれ第２乃至第４のビットの逆拡散処理を行う。
【００８５】
ビット逆拡散回路１０１−１乃至１０１−４より出力された第１のビット乃至第４のビットのＩ信号成分とＱ信号成分は、それぞれ対応するメトリック計算回路１０２−１乃至１０２−４に入力され、それぞれ第１乃至第４のビットに対応するメトリックが計算されるようになされている。メトリック計算回路１０２−１乃至１０２−４より出力されたデータ（メトリック）ｕ，ｖ，ｘ，ｙは、並直列変換器３５に入力され、４系列のデータから１系列のデータに変換されるようになされている。その他の構成は、図１２における場合と同様である。
【００８６】
メトリック計算回路１０２−１は、図２に示すように構成される。
【００８７】
図２に示すように、図１のシンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号は、ｎ個の確率計算回路１１１−１乃至１１１−ｎに入力される。いまの場合、図１７に示すように、１６ＱＡＭで信号点割り当て処理が行われているので、このｎは１６とされる。確率計算回路１１１−１は、図１７に示す１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０００１∩Ｒ）が計算され、確率計算回路１１１−３においては、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ００１０∩Ｒ）が計算される。そして、確率計算回路１１１−１６においては、１６ＱＡＭの１１１１に対応するシンボルＳ１１１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１１１∩Ｒ）が計算される。
【００８８】
加算回路１１２は、第１のビットが０であるシンボル、すなわち、Ｓ００００，Ｓ０００１，Ｓ００１０，Ｓ００１１，Ｓ０１００，Ｓ０１０１，Ｓ０１１０，Ｓ０１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。これに対して、加算回路１１３は、１６ＱＡＭの全てのシンボル、すなわち、Ｓ００００乃至Ｓ１１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。割算回路１１４は、加算回路１１２の出力を加算回路１１３の出力で割り算するようになされている。
【００８９】
なお、メトリック計算回路１０２−２乃至１０２−４も、基本的にはメトリック計算回路１０２−１と同様に構成されているが、図２における加算回路１１２が、第２乃至第４ビットが０であるシンボルに対する確率の和を演算するように構成されている。
【００９０】
次に、その動作について説明する。
【００９１】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３で、図１６のシンボル拡散回路７と逆の操作（並べ換えられたシンボルの順番を元の順番に戻す処理）が行なわれ、逆拡散されたＩ’信号とＱ’信号が得られる。
【００９２】
このシンボル逆拡散の操作は、シンボル拡散回路７と同じ値の数Ｎ，Ｇを用いて、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理である。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００９３】
シンボル逆拡散回路３３から供給されたＩ’信号とＱ’信号は、それぞれビット逆拡散回路１０１−１乃至１０１−４に供給される。
【００９４】
第１のビットのビット逆拡散回路１０１−１では、シンボルとしての座標（Ｉ’とＱ’の組み合わせ）を保持したまま、図１６の第１のビットのビット拡散回路９１−１と逆の操作が行なわれる。すなわち、Ｂ’ｉ（Ｉ’，Ｑ’）を１つの組として、図１６のビット拡散回路９１−１に対応する、Ｍ組のＢ’ｉのデータを要素とするベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）が、
Ｂｉ（Ｉ，Ｑ）を１つの組として、Ｍ組のＢｉを要素とするベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）へ置換される。
【００９５】
このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）であり、ｓはビット拡散回路９１−１で用いられたものと同一の値とされる。
【００９６】
同様に、他のビット逆拡散回路１０１−２乃至１０１−４では、それぞれ、第２乃至第４のビットに関するビット逆拡散処理が、シンボルの座標を保持したまま行われる。このとき、ビット逆拡散回路１０１−２乃至１０１−４のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路９１−２乃至９１−４で用いる数値ｓと同じ値を用いる。
【００９７】
こうしてビット逆拡散回路１０１−１乃至１０１−４より出力されたビット逆拡散されたデータ系列（Ｉ’ｕ，Ｑ’ｕ），（Ｉ’ｖ，Ｑ’ｖ），（Ｉ’ｘ，Ｑ’ｘ），（Ｉ’ｙ，Ｑ’ｙ）は、メトリック計算回路１０２−１乃至１０２−４に供給される。
【００９８】
メトリック計算回路１０２−１では、入力のＩ成分Ｉ’ｕとＱ成分Ｑ’ｕから、１６ＱＡＭを構成する第１のビットに対するメトリックを計算し（その計算方法の詳細は後述する）、その結果ｕを並直列変換器３５に供給する。
【００９９】
同様に、メトリック計算回路１０２−２乃至１０２−４では、入力のＩ成分（Ｉ’ｖ，Ｉ’ｘまたはＩ’ｙ）とＱ成分（Ｑ’ｖ，Ｑ’ｘまたはＱ’ｙ）から、１６ＱＡＭを構成する第２乃至第４のビットに対するメトリックを計算し、その結果ｖ，ｘ，ｙを並直列変換器３５に供給する。
【０１００】
各々のメトリック計算回路１０２−１乃至１０２−４の演算結果ｕ，ｖ，ｘ，ｙは、後段の並直列変換器３５で、図１６の直並列変換器４と逆の操作を行い、４系統のデータから１系列のデータに変換される。
【０１０１】
ビット挿入回路３６では、図１６のビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
ｕ１，ｖ１，ｘ１，ｙ１，ｕ２，ｖ２，ｘ２，ｙ２・・・
の順で入力されるデータに対して、３ビットを周期として、最後の３ビット目の直前に、任意のダミーデータ（ここでは０）を挿入して、
データＸとして、ｕ１，０，ｙ１，０，ｘ２，・・・
データＹとして、ｖ１，ｘ１，ｕ２，ｖ２，ｙ２，・・・
を、この順で出力するとともに、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【０１０２】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移に従ってビタビ復号を行い、再生情報３８を得る。
【０１０３】
次に、メトリック計算回路１０２−１乃至１０２−４におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ） （３）
【０１０４】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）（Ｉｒ＝Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，またはＩ’ｙ：Ｑｒ＝Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，またはＱ’ｙ）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１０５】
同様に、次式（４）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ） （４）
【０１０６】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１０７】
また、次式（５）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝１｜Ｒ） （５）
【０１０８】
メトリック計算回路１０２−１乃至１０２−４では、入力のＩ成分ＩｒとＱ成分Ｑｒから、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックＰ（ｂ１＝０｜Ｒ）をｕ、
第２のビットに対するメトリックＰ（ｂ２＝０｜Ｒ）をｖ、
第３のビットに対するメトリックＰ（ｂ３＝０｜Ｒ）をｘ、
第４のビットに対するメトリックＰ（ｂ４＝０｜Ｒ）をｙ
として出力する。
【０１０９】
各々のメトリックの計算は、前述の式（３）に従って行われる。すなわち、
ここで、Ｐ（Ｓj∩Ｒ）は、シンボルＳjが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓj∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳｊについての確率Ｐ（Ｓj∩Ｒ）の和を表している。
【０１１１】
一方、Ｐ（Ｓk∩Ｒ）は、シンボルＳkが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓk∩Ｒ）は、１６ＱＡＭで定義されるすべてのシンボルＳkについての確率Ｐ（Ｓk∩Ｒ）の和を表している。
【０１１２】
図２の、第１のビットに対するメトリック（Ｐ（ｂ１＝０｜Ｒ））のメトリック計算回路１０２−１において、確率計算回路１１１−１は、Ｐ（Ｓ００００∩Ｒ）、すなわち、１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率を計算する。
【０１１３】
確率計算回路１１１−２は、Ｐ（Ｓ０００１∩Ｒ）、すなわち、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒを受信する確率を計算する。
【０１１４】
確率計算回路１１１−３は、Ｐ（Ｓ００１０∩Ｒ）、すなわち、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒを受信する確率を計算する。
【０１１５】
以下、同様にして、１６ＱＡＭの残りのシンボルに対しても、それぞれ確率を計算し、全部で１６個の確率の計算結果を得る。
【０１１６】
加算回路１１２は、式（８）の分子を計算する回路で、第１のビットが０のシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
に対する確率の和を求める。
【０１１７】
加算回路１１３は、式（８）の分母を計算するブロックで、１６ＱＡＭすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の和を求める。
【０１１８】
割算回路１１４は、加算回路１１２の出力を加算回路１１３の出力で割り算する計算器であり、式（８）を計算する。
【０１１９】
第２乃至第３のビットに対するメトリックの計算も同様に行うことができる。すなわち、第２のビットに対するメトリックは、メトリック計算回路１０２−２において計算される。そこでは、式（８）の分子を計算する加算回路１１２に対応するメトリック計算回路１０２−２の加算回路（図示せず）への入力として、各々のシンボルに対する確率の計算結果の中から、第２のビットが０であるすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
に対する確率の計算結果を選択し、加算を行う。式（８）の分母を計算する加算回路１１３に対応するメトリック計算回路１０２−２の加算回路（図示せず）への入力として、前述の第１のビットに対する場合と同様に、すべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の計算結果を選択し、加算を行う。
【０１２０】
第３のビットと第４のビットに関しても同様の演算が行われる。
【０１２１】
図３は、図１に示すビタビ復号器３７の構成例を表している。この実施例においては、入力端子６２−１にデータＸ（メトリック）が入力され、入力端子６２−２にデータＹ（メトリック）が入力されるようになされている。そして、入力端子６２−１より入力されたデータＸは、乗算回路１２１−１，１２１−２に入力されるとともに、反転回路１３１−１に入力され、そのビットがすべて反転された後、乗算回路１２１−３，１２１−４に入力されるようになされている。また、入力端子６２−２より入力されたデータＹが、乗算回路１２１−１，１２１−３に入力されるとともに、反転回路１３１−２に入力され、そのすべてのビットが反転された後、乗算回路１２１−２，１２１−４に入力されるようになされている。
【０１２２】
すなわち、Ｉ成分を構成するビットが０である場合に対するメトリックＭＩ0と、Ｉ成分を構成するビットが１である場合に対するメトリックＭＩ1には、理論的に次の式に示す関係が成立する。
ＭＩ1＝１−ＭＩ0 （９）
【０１２３】
メトリックＭＩ0，ＭＩ1が４ビットの２進数で表されるものとすると、確率１（メトリックの最大値）は１１１１で表される。このとき式（９）は次のように表すことができる。
ＭＩ1＝１１１１−ＭＩ0 （１０）
【０１２４】
この演算は、次式より簡略化して求めることができる。
ＭＩ1＝−［ＭＩ0］ （１１）
【０１２５】
ここで、−［ＭＩ0］は、ＭＩ0のすべてのビットの値を反転させたものを意味する。反転回路１３１−１は、メトリックＭＩ0に対応するデータＸから、この式（１１）の演算を行い、ＭＩ1を求めるものである。
【０１２６】
同様に、反転回路１３１−２において、入力端子６２−２より入力された、Ｑ成分を構成するビットが０である場合に対するメトリックＭＱ0に対応するデータＹのすべてのビットを反転させて、−［ＭＱ0］を演算することにより、Ｑ成分を構成するビットが１である場合に対するメトリックＭＱ1を求めることができる。
【０１２７】
従って、これらの処理により、４つのメトリックＭＩ0，ＭＩ1，ＭＱ0，ＭＱ1が求められたことになる。
【０１２８】
乗算回路１２１−１は、入力端子６２−１より入力されたデータＸ（メトリックＭＩ0）と、入力端子６２−２より入力されたデータＹ（メトリックＭＱ0）を乗算し、乗算結果をブランチメトリックＢＭ００として出力するようになされている。乗算回路１２１−２は、入力端子６２−１より入力されたデータＸ（メトリックＭＩ0）と、反転回路１３１−２より入力された反転データＹ（メトリックＭＩ1）を乗算し、乗算結果をブランチメトリックＢＭ０１として出力している。同様に、乗算回路１２１−３は、反転回路１３１−２より入力された反転データＸ（メトリックＭＱ1）と、入力端子６２−２より入力されたデータＹ（メトリックＭＱ0）を乗算し、乗算結果をブランチメトリックＢＭ１０として出力し、乗算回路１２１−４は、反転回路１３１−１より入力された反転データＸ（メトリックＭＩ1）と、反転回路１３１−２より入力された反転データＹ（メトリックＭＱ1）とを乗算し、その乗算結果をブランチメトリックＢＭ１１として出力するようになされている。
【０１２９】
乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Accumulate Compare Select）回路１２２−１に入力されている。同様に、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−２に入力され、乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路１２２−３に入力され、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−４に入力されている。
【０１３０】
ＡＣＳ回路１２２−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路１２２−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【０１３１】
その他の構成は、図１３における場合と同様である。
【０１３２】
次に、その動作について説明する。乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ0に対応するデータＸと、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ0に対応するデータＹの積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【０１３３】
同様にして、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ0（データＸ）と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ1（反転データＹ）の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【０１３４】
乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ1（反転データＸ）と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ0（データＹ）の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ1（反転データＸ）と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ1（反転データＹ）の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【０１３５】
ＡＣＳ回路１２２−１は、畳み込み符号化器２の状態遷移（図１０）に従って、次の２つの式の計算を行う。
ＳＭ００×ＢＭ００ （１２）
ＳＭ０１×ＢＭ１１ （１３）
【０１３６】
ここでＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、乗算回路１２１−１の演算結果、ＢＭ１１は、乗算回路１２１−４の演算結果をそれぞれ表している。
【０１３７】
そして、ＡＣＳ回路１２１−１は、尤度の大きい方、すなわち、上記式（１２）と式（１３）のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ００を後段のパスメモリ６５に出力するとともに、式（１２）と式（１３）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置６６−１に供給し、記憶させる。すなわち式（１２）の計算結果の方が大きければ、ＳＥＬ００＝０とし、式（１３）の計算結果の方が大きければ、ＳＥＬ００＝１とする。また、前者の場合、ＳＭ００×ＢＭ００が、後者の場合、ＳＭ０１×ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【０１３８】
この計算を図１０にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１２）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（１３）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【０１３９】
同様の動作が、ＡＣＳ回路１２２−２乃至１２２−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【０１４０】
パスメモリ６５では、図１０の状態遷移図に従って、ＡＣＳ回路１２２−１乃至１２２−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ６５は、図１５に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【０１４１】
なお、図２において、確率確率計算回路１１１−１乃至１１１−１６における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を計算することができる。
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ2が伝送路の雑音電力を表す。||Ｓ００００−Ｒ||は、シンボルＳ００００とＲとのユークリッド距離である。
【０１４３】
確率計算回路１１１−２乃至１１１−１６においても、同様にして、確率を計算することができる。
【０１４４】
また、図１のビタビ復号器３７としては、図１３に示した従来のものを用いることも可能である。
【０１４５】
図４は、データ受信装置の第２の実施例を表している。この実施例においては、ビット逆拡散回路１０１−１乃至１０１−４より出力されたＩ信号成分Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，Ｉ’ｙとＱ信号成分Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，Ｑ’ｙが並直列変換器３５に入力されるようになされている。並直列変換器３５は、４系列のＩ信号成分Ｉ’ｕ，Ｉ’ｖ，Ｉ’ｘ，Ｉ’ｙを１系列のＩ信号成分Ｉａに変換するとともに、４系列のＱ信号成分Ｑ’ｕ，Ｑ’ｖ，Ｑ’ｘ，Ｑ’ｙを１系列のＱ信号成分Ｑａに変換する。これらのＩ信号成分ＩａとＱ信号成分Ｑａは、ビット挿入回路３６に供給されるようになされている。また、並直列変換器３５は、ビット挿入回路３６に出力するＩ信号成分ＩａとＱ信号成分Ｑａがシンボルを構成する何番目のビットであったのかを示すビット番号Ｎａを合わせてビット挿入回路３６に出力するようになされている。
【０１４６】
ビット挿入回路３６においては、並直列変換器３５より入力されるＩ信号成分Ｉａ、Ｑ信号成分Ｑａおよびビット番号Ｎａの３つのデータを単位として、ビット挿入処理を行い、上述した消去マップにおけるデータＸとしてＩ信号成分Ｉａｘ、Ｑ信号成分Ｑａｘおよびビット番号Ｎｘを単位とするデータを出力し、上述した消去マップにおけるデータＹとしてＩ信号成分に対応するデータＩａｙ、Ｑ信号成分に対応するデータＱａｙおよびシンボルのビット番号Ｎｙを単位とするデータを出力する。これらのデータは、それぞれメトリック計算回路１０２−１とメトリック計算回路１０２−２に、それぞれ入力される。メトリック計算回路１０２−１，１０２−２は、それぞれ入力されたデータに対応するメトリックを計算し、データＸ，Ｙとして、ビタビ復号器３７に出力するようになされている。
【０１４７】
その他の構成は、図１における場合と同様である。
【０１４８】
次に、その動作について説明する。この実施例においては、ビット逆拡散回路１０１−１より出力されたデータ（Ｉ’ｕ，Ｑ’ｕ）、ビット逆拡散回路１０１−２より出力されたデータ（Ｉ’ｖ，Ｑ’ｖ）、ビット逆拡散回路１０１−３より出力されたデータ（Ｉ’ｘ，Ｑ’ｘ）、およびビット逆拡散回路１０１−４より出力されたデータ（Ｉ’ｙ，Ｑ’ｙ）が、後段の並直列変換器３５に入力され、１系列のデータ（Ｉａ，Ｑａ）に変換される。また、このとき、並直列変換器３５は、１系列のデータ（Ｉａ，Ｑａ）と同時に、このデータが伝送シンボルを構成する何番目のビットであるのかを示すビット番号Ｎａを付加して出力する。
【０１４９】
すなわち、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｕ，Ｑ’ｕ）に対応するデータである場合、出力のデータが伝送シンボルを構成する何番目のビットであったかを示すビット番号Ｎａの値は、例えば、１となる。
【０１５０】
同様に、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｖ，Ｑ’ｖ）に対応するデータである場合、ビット番号Ｎａの値は、例えば、２となり、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｘ，Ｑ’ｘ）に対応するデータである場合、ビット番号Ｎａの値は、例えば、３となり、並直列変換器３５の出力（Ｉａ，Ｑａ）が、入力（Ｉ’ｙ，Ｑ’ｙ）に対応するデータである場合、ビット番号Ｎａの値は、例えば、４となる。
【０１５１】
並直列変換器３５の出力（Ｉａ，Ｑａ，Ｎａ）は、ビット挿入回路３６に供給され、図１６のビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
（Ｉａ１（Ｘ１Ｉ），Ｑａ１（Ｘ１Ｑ），Ｎａ１（Ｘ１Ｎ））、
（Ｉａ２（Ｙ１Ｉ），Ｑａ２（Ｙ１Ｑ），Ｎａ２（Ｙ１Ｎ））、
（Ｉａ３（Ｙ２Ｉ），Ｑａ３（Ｙ２Ｑ），Ｎａ３（Ｙ２Ｎ））
の順で入力されるデータに対して、（Ｘ２Ｉ，Ｘ２Ｑ，Ｘ２Ｎ）にあたる位置で任意のダミーデータ（ここでは（０，０，０）とする）を挿入して、
データＸに対応するデータ（Ｉａｘ，Ｑａｘ，Ｎｘ）として、
（Ｘ１Ｉ，Ｘ１Ｑ，Ｘ１Ｎ），（０，０，０），・・・
データＹに対応するデータ（Ｉａｙ，Ｑａｙ，Ｎｙ）として、
（Ｙ１Ｉ，Ｙ１Ｑ，Ｙ１Ｎ），（Ｙ２Ｉ，Ｙ２Ｑ，Ｙ２Ｎ），・・・
をこの順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグがビタビ復号器３７に供給される。
【０１５２】
ここで、
Ｘ１Ｉは、消去マップのＸ１のビットに対応するシンボルのＩ成分データ、
Ｘ１Ｑは、消去マップのＸ１のビットに対応するシンボルのＱ成分データ、
Ｘ１Ｎは、消去マップのＸ１のビットに対応するシンボルのビット番号
Ｙ１Ｉは、消去マップのＹ１のビットに対応するシンボルのＩ成分データ、
Ｙ１Ｑは、消去マップのＹ１のビットに対応するシンボルのＱ成分データ、
Ｙ１Ｎは、消去マップのＹ１のビットに対応するシンボルのビット番号
Ｙ２Ｉは、消去マップのＹ２のビットに対応するシンボルのＩ成分データ、
Ｙ２Ｑは、消去マップのＹ２のビットに対応するシンボルのＱ成分データ、
Ｙ２Ｎは、消去マップのＹ２のビットに対応するシンボルのビット番号
をそれぞれ表す。
【０１５３】
このようにして得られたビットに対応するシンボルの情報は、後段のメトリック計算回路１０２−１，１０２−２に供給される。
【０１５４】
メトリック計算回路１０２−１では、入力のＩ成分（Ｉａｘ）とＱ成分（Ｑａｘ）、および、そのビットが、１６ＱＡＭのシンボルを構成する何番目のビットであるかを示すビット番号（Ｎｘ）から、そのビットに対するメトリックを計算し、その結果Ｘを後段のビタビ復号器３７に供給する。
【０１５５】
同様に、メトリック計算回路１０２−２では、入力のＩ成分（Ｉａｙ）とＱ成分（Ｑａｙ）、および、そのビットが、１６ＱＡＭのシンボルを構成する何番目のビットであるかを示すビット番号（Ｎｙ）から、そのビットに対するメトリックを計算し、その結果Ｙを後段のビタビ復号器３７に供給する。
【０１５６】
すなわち、図４のメトリック計算回路１０２−１は、例えば図５に示すように構成される。この実施例においては、確率計算回路１１１−１乃至１１１−１６に、ビット挿入回路３６より出力されたデータＩａｘとＱａｘが入力されている。加算回路１１２−１乃至１１２−４は、上記した式（８）の分子を計算する回路であり、加算回路１１２−１は、第１のビットの０のシンボルに対する確率の和を計算し、加算回路１１２−２乃至１１２−４は、それぞれ第２乃至第３のビットの０のシンボルの確率の和を計算する。加算回路１１３は、上記した式の分母を計算する回路であり、１６ＱＡＭすべてのシンボルに対する確率の和を計算する。割算回路１１４−１乃至１１４−４は、それぞれ加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で割り算し、それぞれ第１のビット乃至第４のビットに対するメトリックの計算を行う。スイッチ１１７は、ビット挿入回路３６より出力されたシンボルのビット番号Ｎｘに対応して、割算回路１１４−１乃至１１４−４の出力のいずれかを選択し、データＸとして出力するように構成される。
【０１５７】
すなわち、図１におけるメトリック計算回路１０２−１乃至１０２−４の出力のいずれかを、ビット番号Ｎｘに対応して、選択して、出力するように動作する。
【０１５８】
なお、メトリック計算回路１０２−２も、図５に示したメトリック計算回路１０２−１における場合と同様に構成されている。
【０１５９】
図４の実施例のその他の動作は、図１における場合と同様である。
【０１６０】
図６は、データ受信装置の第３の実施例を表している。この実施例においては、シンボル逆拡散器３３が出力したデータＩ’とＱ’がメトリック計算回路１０２に入力されている。メトリック計算回路１０２は、データＩ’とＱ’から１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを計算し、ｕ’，ｖ’，ｘ’，ｙ’として、ビット逆拡散回路１０１−１乃至１０１−４に出力している。ビット逆拡散回路１０１−１乃至１０１−４は、それぞれ入力されたデータｕ’，ｖ’，ｘ’，ｙ’を、それぞれビット逆拡散処理した後、データｕ，ｖ，ｘ，ｙとして並直列変換器３５に出力している。すなわち、この実施例は、図１における実施例のビット逆拡散回路１０１−１乃至１０１−４とメトリック計算回路１０２−１乃至１０２−４の配置の順番を入れ換えた構成とされている。その他の構成は、図１における場合と同様である。
【０１６１】
次に、その動作について説明する。
【０１６２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、メトリック計算回路１０２に供給される。
【０１６３】
メトリック計算回路１０２では、入力のＩ成分データＩ’とＱ成分データＱ’から、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを
それぞれ計算し、
第１のビットに対するメトリックをｕ’、
第２のビットに対するメトリックをｖ’、
第３のビットに対するメトリックをｘ’、
第４のビットに対するメトリックをｙ’
として出力する。
【０１６４】
このメトリック計算回路１０２は、図１（図２）におけるメトリック計算回路１０２−１乃至１０２−４の全体で構成されるメトリック計算回路と同様に構成する（図５のスイッチ１１７を省略して構成する）ことができる。
【０１６５】
１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックの計算結果ｕ’，ｖ’，ｘ’，ｙ’は、それぞれ、１６ＱＡＭを構成する第１乃至第４のビットに対応するビット逆拡散回路１０１−１乃至１０１−４に供給される。
【０１６６】
ビット逆拡散回路１０１−１乃至１０１−４におけるビット逆拡散処理は、図１のビット逆拡散回路１０１−１乃至１０１−４における場合と同様の処理となる。両者の違いは、単に、ビットがメトリックにより表されているか、復調データＩ’，Ｑ’により表されているかの違いだけであり、本質的な差異はない。
【０１６７】
ビット逆拡散回路１０１−１乃至１０１−４でビット逆拡散処理されたデータｕ，ｖ，ｘ，ｙは、並直列変換器３５に入力され、４系統のデータから１系列のデータに変換される。その後の処理は、図１における場合と同様である。
【０１６８】
図７は、データ受信装置の第４の実施例を表している。この実施例においては、復調器３２の出力データＩとＱがメトリック計算回路１０２に入力されている。メトリック計算回路１０２は、入力されたデータＩ，Ｑから１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを計算し、ｕ''，ｖ''，ｘ''，ｙ''として、シンボル逆拡散回路３３に出力している。シンボル逆拡散回路３３は、入力されたメトリックデータｕ''，ｖ''，ｘ''，ｙ''を、それぞれシンボル逆拡散処理し、データｕ’，ｖ’，ｘ’，ｙ’として、ビット逆拡散回路１０１−１乃至１０１−４に出力している。そして、ビット逆拡散回路１０１−１乃至１０１−４の出力ｕ，ｖ，ｘ，ｙが、並直列変換器３５に入力されている。その他の構成は、図１における場合と同様である。すなわち、この図７の実施例は、図６の実施例におけるシンボル逆拡散回路３３とメトリック計算回路１０２の位置を相互に入れ換えた構成となされている。
【０１６９】
次に、その動作について説明する。復調器３２より出力されたシンボルのＩ成分とＱ成分は、メトリック計算回路１０２に入力される。メトリック計算回路１０２は、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックをｕ''、
第２のビットに対するメトリックをｖ''、
第３のビットに対するメトリックをｘ''、
第４のビットに対するメトリックをｙ''
として、シンボル逆拡散回路３３に出力する。
【０１７０】
シンボル逆拡散回路３３は、入力されたデータｕ''，ｖ''，ｘ''，ｙ''により構成される。データＳ’ｉ（ｕ''，ｖ''，ｘ''，ｙ''）を１つの組として、Ｎ−１組のＳ’ｉのデータを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｎ，・・・，Ｓ’Ｎ−１）を、
Ｓ''ｉ（ｕ’，ｖ’，ｘ’，ｙ’）を１つの組として、Ｎ−１組のＳ’ｉを要素とする逆拡散後のベクトル
（Ｓ''１，Ｓ''２，・・・，Ｓ''ｋ，・・・，Ｓ''Ｎ−１）へ置換する処理を行う。このとき、Ｓ’ｎ＝Ｓ''ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【０１７１】
その後の動作は、図６における場合と同様となる。
【０１７２】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、データのビットに対して予め定められている規則に従って、ビット挿入処理を行うようにしたので、誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、１６ＱＡＭ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１７３】
なお、ビット消去回路３により、ビット消去することにより、パンクチャド符号を生成し、この誤り訂正符号を用いて行われる誤り訂正処理は、ビット挿入回路３６とビタビ復号器３７で実行される。
【０１７４】
上記実施例においては、１６ＱＡＭ方式でデータを変調し、復調するようにしたが、このほか、６４ＱＡＭ、２５６ＱＡＭなどの、Ｉ成分とＱ成分が、それぞれ２以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１７５】
【発明の効果】
本願発明によれば、多値多位相方式でデジタル変調されて伝送されたデータを確実に復号することができる。
【図面の簡単な説明】
【図１】本発明のデータ受信装置の第１の実施例の構成を示すブロック図である。
【図２】図１のメトリック計算回路の構成例を示すブロック図である。
【図３】図１のビタビ復号器の構成例を示すブロック図である。
【図４】本発明のデータ受信装置の第２の実施例の構成を示すブロック図である。
【図５】図４のメトリック計算回路の構成例を示すブロック図である。
【図６】本発明のデータ受信装置の第３の実施例の構成を示すブロック図である。
【図７】本発明のデータ受信装置の第４の実施例の構成を示すブロック図である。
【図８】従来のデータ送信装置の構成例を示すブロック図である。
【図９】図８の畳み込み符号化器の構成例を示すブロック図である。
【図１０】図９の畳み込み符号化器の状態遷移を説明する図である。
【図１１】ＱＰＳＫの信号点配置を説明する図である。
【図１２】従来のデータ受信装置の構成例を示すブロック図である。
【図１３】図１２のビタビ復号器の構成例を示すブロック図である。
【図１４】図１３のブランチメトリック演算回路の構成例を示すブロック図である。
【図１５】図１３のパスメモリの構成例を示すブロック図である。
【図１６】１６ＱＡＭを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図１７】１６ＱＡＭの信号点配置を説明する図である。
【図１８】図１６の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図１９】図１８の実施例の動作を説明する図である。
【符号の説明】
３２ 復調器， ３３ シンボル逆拡散回路， ３５ 並直列変換器， ３６ビット挿入回路， ３７ ビタビ復号器， ３８ 再生情報， １０１−１乃至１０１−４ ビット逆拡散回路， １０２−１乃至１０２−４ メトリック計算回路， １１１−１乃至１１１−１６ 確率計算回路， １１２，１１３ 加算回路， １１４ 割算回路
Claims (7)
- 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データの前記シンボルに付随する情報を、前記シンボルを構成するビットに応じた前記規則の逆の規則に従ってそれぞれ逆拡散する逆拡散手段と、
前記データのビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、
前記データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、
前記データの復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。 - 前記メトリック計算手段は、前記逆拡散手段の出力に対してメトリックを計算し、
前記ビット挿入手段は、前記メトリック計算手段の出力に対して前記ビット挿入処理を行い、
前記復号手段は、前記ビット挿入手段の出力に対して復号処理を行う
ことを特徴とする請求項１に記載のデータ受信装置。 - 前記ビット挿入手段は、前記逆拡散手段の出力に対して前記ビット挿入処理を行い、
前記メトリック計算手段は、前記ビット挿入手段の出力に対してメトリックを計算し、
前記復号手段は、前記メトリック計算手段の出力に対して復号処理を行う
ことを特徴とする請求項１に記載のデータ受信装置。 - 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対して、シンボルを構成するビットに対応するデータのそれぞれを、対応する前記シンボルを構成するビットに応じた規則に従ってビット拡散を行うビット拡散処理が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
前記データの前記シンボルに付随する情報を、前記シンボルを構成するビットに応じた前記規則の逆の規則に従ってそれぞれ逆拡散する逆拡散ステップと、
前記データのビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、
前記データのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、
前記データの復号処理を行う復号ステップと
を含むことを特徴とするデータ受信方法。 - 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
前記データのシンボルを構成するビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算手段と、
前記メトリック計算手段により計算された前記メトリックを構成するビットを、逆拡散するビット逆拡散手段と、
前記ビット逆拡散手段により逆拡散された前記メトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入手段と、
前記データの復号処理を行う復号手段と
を備えることを特徴とするデータ受信装置。 - 前記メトリック計算手段は、前記ビット毎に、値０に対するメトリック、または、値１に対するメトリックのいずれか一方のみを計算し、他方は、前記一方の値と、所定の基準値とから計算する
ことを特徴とする請求項５に記載のデータ受信装置。 - 誤り訂正符号としてパンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
前記データのシンボルを構成するビット毎に、前記ビットに対する条件付き事後確率を、前記ビットに対するメトリックとして計算するメトリック計算ステップと、
前記メトリック計算ステップの処理で計算された前記メトリックを構成するビットを、逆拡散するビット逆拡散ステップと、
前記ビット逆拡散ステップの処理で逆拡散された前記メトリックのビットに対して、予め定められている規則に従ってビット挿入処理を行うビット挿入ステップと、
前記データの復号処理を行う復号ステップと
を含むことを特徴とするデータ受信方法。
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