JPH01291527A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数チャネルの受信データの誤り訂正復号を行うビタビ
復号器に関し、 ビタビ復号器を小型且つ経済的な構成とすることを目的
とし、 ブランチメトリック計算回路とＡＣＳ回路とパスメトリ
ックメモリとパスメモリとを有し、ｎチャネルの受信デ
ータの誤り訂正復号を行うビタビ復号器に於いて、前記
ＡＣＳ回路を時分割処理によりｎチャネル対応のパスメ
トリックとパス選択信号を出力する構成とし、前記パス
メトリックメモリをｎ＋１面構成とし、それぞれ異なる
面から時分割的にｎチャネル対応に１シンボル前のパス
メトリックを読出して前記ＡＣＳ回路に加え、該パスメ
トリックを読出した面と異なる面に、前記ＡＣＳ回路に
より算出された新たなパスメトリックを書込むように構
成した。

〔産業上の利用分野〕

本発明は、複数チャネルの受信データの誤り訂正復号を
行うビタビ復号器に関するものである。

ビタビ復号器（Ｖ　１ｔｅｒｂｉ　　Ｄｅｃｏｄｅｒ）
は、畳込み符号の最尤復号法に使用されるもので、既知
の複数の符号系列のうち、受信符号系列に最も符号距離
が近いパスを最尤パスとして選択し、その選択されたパ
スに対応した復号データを得るものであり、誤り訂正能
力が高いことから、衛星通信方式等に於ける復号器とし
て使用されている。

このようなどタビ復号器を複数チャネルの通信回線に適
用する場合、経済化を図ることが要望されている。

〔従来の技術〕

１台の通信装置により複数チャネルの通信回線を収容し
て送受信を行うシステムがある。例えば、衛星通信に於
いて周波数分割多重化等による複数チャネルを１台の地
球局装置で処理することが知られている。このようなシ
ステムに於いて、例えば、第５図に示すように、チャネ
ルＣＨＩ〜ＣＨｎ対応の復調器３１−１〜３１−ｎと、
畳込み符号の誤り訂正復号を行うビタビ復号器３２−１
〜３２−ｎを設けて、各チャネルの受信データの誤り訂
正復号を行うことになる。

第６図はとタビ復号器のブロック図であり、ブランチメ
トリック計算回路４１とＡＣＳ回路４２とパスメトリッ
クメモリ４３とパスメモリ４４とを主要部として構成さ
れている。例えば、受信した直交振幅変調信号を復調器
で８値軟判定により復調すると、それぞれ３ビツト構成
の１．Ｑ信号が復調器から出力されて、ブランチメトリ
ック計算回路４１に加えられる。ブランチメトリック計
算回路４１に於いて、（Ｉ＋Ｑ）、　　（１＋（：ｌ）
。

（Ｔ＋Ｑ）、　　（Ｔ＋Ｑ）のｕｔぞれｏ〜１４の値を
示す４ビツト構成の４種類のブランチメトリックが計算
され、それらのブランチメトリックはＡＣＳ回路４２に
加えられる。

ＡＣＳ回路４２は、加算器（八ｄｄｅｒ）と、比較器（
Ｃｏｍｐａｒａｔｏｒ　）と、セレクタ（Ｓ　ｅｌｅｃ
ｔｏｒ　）とから構成されており、それぞれの英文の頭
文字を用いた名称である。ブランチメトリック計算回路
４１からのブランチメトリックと、パスメトリックメモ
リ４３からの１シンボル前のパスメトリックとを加算器
で加算し、加算結果を比較器で比較してセレクタを制御
し、セレクタから出力された新しいパスメトリックをパ
スメトリックメモリ４３に記憶させ、比較器の比較出力
信号をパス選択信号としてバスメモリ４４に記憶させる
。

このパスメモリ４４の記憶内容を基に、例えば、トレー
スバック方式により最尤パスを決定して復号データを出
力するものである。

〔発明が解決しようとする課題〕

前述のように、ビタビ復号器は、回路規模が大きいもの
であり、従って、第５図に示すように、チャネルＣＨＩ
〜ＣＨｎ対応に復調器３１−１〜３１−ｎとビタビ復号
器３２−１〜３２−ｎとを設けることになるから、通信
装置が大型化し、且つ高価となる欠点がある。

本発明は、ビタビ復号器を小型且つ経済的な構成とする
ことを目的とするものである。

〔課題を解決するための手段〕

本発明のビタビ復号器は、バスメトリックメモリをチャ
ネル数より１面だけ多くした多面構成として、ＡＣＳ回
路の時分割処理を可能としたものであり、第１図を参照
して説明する。

ブランチメトリック計算回路１とＡＣ５回路２とパスメ
トリックメモリ３とパスメモリ４とを有し、ｎチャネル
の受信データの誤り訂正復号を行うビタビ復号器に於い
て、ＡＣ’Ｓ回路２を時分割処理によりｎチャネル対応
のパスメトリックとパス選択信号を出力する構成とし、
バスメトリックメモリ３をｎ＋１面３−０〜３−ｎ構成
とし、それぞれ異なる面から時分割的にｎチャネル対応
に１シンボル前のパスメトリックを読出してＡＣＳ回路
２に加え、パスメトリックを読出した面とは異なる面に
、ＡＣＳ回路２によりブランチメトリックとパスメトリ
ックとにより算出した新たなパスメトリックを書込む構
成としたものである。

〔作用〕

ブランチメトリック計算回路１によりｎチャネルの受信
データからブランチメトリックが並列的に或いは時分割
的に算出され、ＡＣＳ回路２によリ、時分割的にｎチャ
ネル対応のブランチメトリックと、パスメトリックメモ
リ３からの１シンボル前のパスメトリックとを用いて、
新たなパスメトリックが算出されて、パスメトリックメ
モリ３に書込まれ、その時のパス選択信号がバスメモリ
４に書込まれる。

パスメトリックメモリ３は、（ｎ＋１）面３−Ｏ〜３−
ｎ構成を有し、例えば、第１チヤネルのパスメトリック
を面３−０から読出し、ＡＣＳ回路２により算出したパ
スメトリックを面３−１に書込み、第２チヤネルのパス
メトリックを面３−ｎから読出し、ＡＣＳ回路２により
算出したパスメトリックを面３−０に書込む。面３−０
は第１チヤネルのパスメトリックを読出した後であるか
ら、第２チヤネルの新たなパスメトリックを書込むこと
ができる。以下同様にして順次チャネル対応に異なる面
から読出して他の面に新たなパスメトリックを書込み、
第ｎチャネルのパスメトリックを面３−２から読出し、
新たなパスメトリックを面３−３に書込むことになる。

従って、ＡＣＳ回路２に於いて時分割処理により新たな
パスメトリックとパス選択信号とをｎチャネル対応に求
めることができる。

そして、パスメモリ４に書込まれたパス選択信号を基に
トレース処理等により復号データが出力される。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、ｎ＝２の
場合を示し、１１はブランチメトリック計算回路、１２
はＡＣＳ回路、１３はパスメトリックメモリ、１３−０
〜１３−２はパスメトリックメモリの面、１４−１．１
４−２はチャネル対応のバスメモリ、１５はマルチプレ
クサ、１６はデマルチプレクサである。

チャネルＡ、Ｂ対応の受信データがマルチプレクサ１５
により多重化されてブランチメトリック計算回路１１に
加えられ、チャネルＡ、Ｂ対応のブランチメトリックが
時分割処理により算出されてＡＣＳ回路１２に加えられ
る。ＡＣＳ回路１２は、パスメトリックメモリ１３から
時分割的にチャネルＡ、Ｂ対応の１シンボル前のパスメ
トリックを読出して、ブランチメトリックと加算、比較
により新たなパスメトリックを求めてパスメトリックメ
モリ１３に書込み、その時のパス選択信号をデマルチプ
レクサ１６によりチャネルＡ、Ｂ対応に分離してバスメ
モリ１４−１．１４−２に書込み、バスメモリ１４−Ｌ
　　１４−２に書込まれたパス選択信号を基に、トレー
スバック処理等により復号データを出力する。

パスメトリックメモリ１３は、　（ｎ＋１）＝３面１３
−０〜１３−２構成を有し、例えば、チャネルＡのパス
メトリックを算出する時に、面１３−０からパスメトリ
ックを読出し、このパスメトリックとブランチメトリッ
ク計算回路１１からのチャネルＡのブランチメトリック
との加算、比較により求めた新たなパスメトリックを面
１３−１に書込み、次のチャネルＢのパスメトリックを
算出する時に、面１３−２からパスメトリックを読出し
て、ＡＣＳ回路１２によりチャネルＢのブランチメトリ
ックとの加算、比較により求めた新たなパスメトリック
を面１３−０に書込む。このように、チャネル数ｎより
１面多い多面構成としたパスメトリックメモリ１３の各
面を順次使用することにより、ＡＣＳ回路１２に於いて
時分割的にｎチャネル対応のパスメトリックとパス選択
信号とを出力することができる。

第３図は本発明の実施例の動作説明図であり、（８１は
チャネルＡの受信データ、（ｂ）はチャネルＢの受信デ
ータ、（Ｃ）はＡＣＳ回路１２の処理、（ｄ）〜（ｆ）
はパスメトリックメモリ１３の面１３−０〜１３−２を
示す。

チャネルＡ、Ｂの受信データは（ａｌ、　（ｂｌに示す
ように並列的に入力され、１シンボルの時間の前半に於
いてチャネルＡのブランチメトリック計算及びパスメト
リック計算が行われ、後半に於いてチャネルＢのブラン
チメトリック計算及びバスメトリック計算が行われる。

即ち、（Ｃ１に示すように、ＡＣＳ回路１２は、■シン
ボルの時間を２分割してチャネルＡ、Ｂのパスメトリッ
クとパス選択信号とを出力する処理を行うことになる。

例えば、チャネルＡのパスメトリック計算に於いて、パ
スメトリックメモリ１３の面１３−０から＋ｄｌに示す
ようにパスメトリックを読出し、算出した新たなパスメ
トリックを、（ｅｌに示すように面１３−１に書込み、
次にチャネルＢのパスメトリックの計算が行われ、（ｆ
）に示すように面１３−２からパスメトリックを読出し
、算出した新たなパスメトリックを（ｄ）に示すように
面１３−０に書込む。この面１３−０からは、先にチャ
ネルＡのパスメトリックを読出しているから、チャネル
Ｂの新たなパスメトリックを書込むことができる。

そして、次に（ｅ）に示すように、前回書込んだチャネ
ルＡのパスメトリックを面１３−１から読出し、（ｆ）
に示すように面１３−２に新たなパスメトリックを書込
み、次にチャネルＢのパスメトリックを（ｄ）に示すよ
うに面１３−０から読出し、新たなパスメトリックを（
ｅｌに示すように面１３−１に書込む。この場合も、チ
ャネルＡの新たなパスメトリックは、先にチャネルＢの
パスメトリックを読出した面１３−２に書込み、チャネ
ルＢの新たなパスメトリックは、先にチャネルＡのパス
メトリックを読出した面１３−１に書込むことになるか
ら、他のチャネルのパスメトリックを破壊することはな
い。

第４図はパスメトリックメモリの領域説明図であり、パ
スメトリックメモリ１３の面１３−０〜１３−２を、１
個の半導体集積メモリの領域分割により構成した場合を
示し、順次歩進するアドレスによってパスメトリックの
読出しと書込みが行われる。例えば、面１３−０から読
出して面１３−１に書込み、面１３−２から読出して面
１３−〇に書込み、面１３−１から読出して面１３−２
に書込むことを順次繰り返して、時分割的に各チャネル
の受信データの復号処理を行うことができる。

前述の実施例は２チヤネルの受信データを復号する場合
を示すが、更に多数のチャネルの受信データを復号する
場合にも適用可能であり、例えば、４チャネルＡ、　Ｂ
、　　Ｃ，Ｄの受信データを復号する場合は、ＡＣＳ回
路１２は、１シンボル時間を４分割してそれぞれのチャ
ネルＡ−Ｄ対応のパスメトリックとバス選択信号とを求
めることになり、又バメトリックメモリ１３は５面１３
−０〜１３−４とし、パスメトリックの読出しと書込み
とは、例えば、１３−０→１３−１．１３−４→１３−
０．１３−３→１３−４．１３−２→１３−３のように
、順次具なる面に対して行われることになる。

又前述の実施例に於いては、チャネルＡ、　Ｂ対応にパ
スメモリ１４−１．１４−２を設けて、それぞれのパス
メモリ１４−１．１４−２から復号データを出力する場
合を示すが、トレース制御等を時分割的に行わせること
により、デマルチプレクサ１６等を省略し、且つチャネ
ルＡ、Ｂに対する共用化部分を多くして、ビタビ復号器
の構成を小型化することもできる。又ブランチメトリッ
ク計算回路１１をチャネル対応に設けることもできる。

〔発明の効果〕

以上説明したように、本発明は、ｎチャネルの受信デー
タの誤り訂正復号を行うビタビ復号器に於いて、ＡＣＳ
回路２は時分割処理によりｎチャネル対応のパスメトリ
ックとバス選択信号とを出力する構成とし、パスメトリ
ックメモリ３は（ｎ＋１）面３−０〜３−ｎ構成とし、
ｎチャネル対応に異なる面から時分割的に１シンボル前
のパスメトリックを読出し、その面と異なる面にＡＣＳ
回路２により算出されたパスメトリックを書込むもので
あり、チャネル数の面に対して１面を追加したパスメト
リックメモリ３を用いて、ＡＣＳ回路２により時分割的
にｎチャネル対応の復号処理を行うことができるから、
事実上、１台分のＡＣ５回路２を用いてｎチャネルの受
信データの復号処理を行うことができる。従って、ビタ
ビ復号器の小型化と経済化とを図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の動作説明図、
第４図はパスメトリックメモリの領域説明図、第５図は
従来例の通信装置のブロック図、第６図は従来例のビタ
ビ復号器のブロック図である。 １はブランチメトリック計算回路、２はＡＣＳ回路、３
はパスメトリックメモリ、３−０〜３−ｎは面、４はパ
スメモリである。

Claims (1)

1. 【特許請求の範囲】 ブランチメトリック計算回路（１）とＡＣＳ回路（２）
   とパスメトリックメモリ（３）とパスメモリ（４）とを
   有し、ｎチャネルの受信データの誤り訂正復号を行うビ
   タビ復号器に於いて、前記ＡＣＳ回路（２）を時分割処
   理によりｎチャネル対応のパスメトリックとパス選択信
   号を出力する構成とし、 前記パスメトリックメモリ（３）を、ｎ＋１面（３−０
   〜３−ｎ）構成とし、それぞれ異なる面から時分割的に
   ｎチャネル対応に１シンボル前のパスメトリックを読出
   して前記ＡＣＳ回路（２）に加え、該パスメトリックを
   読出した面と異なる面に、前記ＡＣＳ回路（２）により
   算出された新たなパスメトリックを書込む構成とした ことを特徴とするビタビ復号器。