JPH01291527A - ビタビ復号器 - Google Patents

ビタビ復号器

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JPH01291527A
JPH01291527A JP12065788A JP12065788A JPH01291527A JP H01291527 A JPH01291527 A JP H01291527A JP 12065788 A JP12065788 A JP 12065788A JP 12065788 A JP12065788 A JP 12065788A JP H01291527 A JPH01291527 A JP H01291527A
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JP
Japan
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path
path metric
memory
metric
channels
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Pending
Application number
JP12065788A
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English (en)
Inventor
Atsushi Yamashita
敦 山下
Tadashi Nakamura
正 中村
Masaru Moriwake
森分 優
Hidehisa Shimada
島田 英久
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数チャネルの受信データの誤り訂正復号を行うビタビ
復号器に関し、 ビタビ復号器を小型且つ経済的な構成とすることを目的
とし、 ブランチメトリック計算回路とACS回路とパスメトリ
ックメモリとパスメモリとを有し、nチャネルの受信デ
ータの誤り訂正復号を行うビタビ復号器に於いて、前記
ACS回路を時分割処理によりnチャネル対応のパスメ
トリックとパス選択信号を出力する構成とし、前記パス
メトリックメモリをn+1面構成とし、それぞれ異なる
面から時分割的にnチャネル対応に1シンボル前のパス
メトリックを読出して前記ACS回路に加え、該パスメ
トリックを読出した面と異なる面に、前記ACS回路に
より算出された新たなパスメトリックを書込むように構
成した。
〔産業上の利用分野〕
本発明は、複数チャネルの受信データの誤り訂正復号を
行うビタビ復号器に関するものである。
ビタビ復号器(V 1terbi  Decoder)
は、畳込み符号の最尤復号法に使用されるもので、既知
の複数の符号系列のうち、受信符号系列に最も符号距離
が近いパスを最尤パスとして選択し、その選択されたパ
スに対応した復号データを得るものであり、誤り訂正能
力が高いことから、衛星通信方式等に於ける復号器とし
て使用されている。
このようなどタビ復号器を複数チャネルの通信回線に適
用する場合、経済化を図ることが要望されている。
〔従来の技術〕
1台の通信装置により複数チャネルの通信回線を収容し
て送受信を行うシステムがある。例えば、衛星通信に於
いて周波数分割多重化等による複数チャネルを1台の地
球局装置で処理することが知られている。このようなシ
ステムに於いて、例えば、第5図に示すように、チャネ
ルCHI〜CHn対応の復調器31−1〜31−nと、
畳込み符号の誤り訂正復号を行うビタビ復号器32−1
〜32−nを設けて、各チャネルの受信データの誤り訂
正復号を行うことになる。
第6図はとタビ復号器のブロック図であり、ブランチメ
トリック計算回路41とACS回路42とパスメトリッ
クメモリ43とパスメモリ44とを主要部として構成さ
れている。例えば、受信した直交振幅変調信号を復調器
で8値軟判定により復調すると、それぞれ3ビツト構成
の1.Q信号が復調器から出力されて、ブランチメトリ
ック計算回路41に加えられる。ブランチメトリック計
算回路41に於いて、(I+Q)、  (1+(:l)
(T+Q)、  (T+Q)のutぞれo〜14の値を
示す4ビツト構成の4種類のブランチメトリックが計算
され、それらのブランチメトリックはACS回路42に
加えられる。
ACS回路42は、加算器(八dder)と、比較器(
Comparator )と、セレクタ(S elec
tor )とから構成されており、それぞれの英文の頭
文字を用いた名称である。ブランチメトリック計算回路
41からのブランチメトリックと、パスメトリックメモ
リ43からの1シンボル前のパスメトリックとを加算器
で加算し、加算結果を比較器で比較してセレクタを制御
し、セレクタから出力された新しいパスメトリックをパ
スメトリックメモリ43に記憶させ、比較器の比較出力
信号をパス選択信号としてバスメモリ44に記憶させる
このパスメモリ44の記憶内容を基に、例えば、トレー
スバック方式により最尤パスを決定して復号データを出
力するものである。
〔発明が解決しようとする課題〕
前述のように、ビタビ復号器は、回路規模が大きいもの
であり、従って、第5図に示すように、チャネルCHI
〜CHn対応に復調器31−1〜31−nとビタビ復号
器32−1〜32−nとを設けることになるから、通信
装置が大型化し、且つ高価となる欠点がある。
本発明は、ビタビ復号器を小型且つ経済的な構成とする
ことを目的とするものである。
〔課題を解決するための手段〕
本発明のビタビ復号器は、バスメトリックメモリをチャ
ネル数より1面だけ多くした多面構成として、ACS回
路の時分割処理を可能としたものであり、第1図を参照
して説明する。
ブランチメトリック計算回路1とAC5回路2とパスメ
トリックメモリ3とパスメモリ4とを有し、nチャネル
の受信データの誤り訂正復号を行うビタビ復号器に於い
て、AC’S回路2を時分割処理によりnチャネル対応
のパスメトリックとパス選択信号を出力する構成とし、
バスメトリックメモリ3をn+1面3−0〜3−n構成
とし、それぞれ異なる面から時分割的にnチャネル対応
に1シンボル前のパスメトリックを読出してACS回路
2に加え、パスメトリックを読出した面とは異なる面に
、ACS回路2によりブランチメトリックとパスメトリ
ックとにより算出した新たなパスメトリックを書込む構
成としたものである。
〔作用〕
ブランチメトリック計算回路1によりnチャネルの受信
データからブランチメトリックが並列的に或いは時分割
的に算出され、ACS回路2によリ、時分割的にnチャ
ネル対応のブランチメトリックと、パスメトリックメモ
リ3からの1シンボル前のパスメトリックとを用いて、
新たなパスメトリックが算出されて、パスメトリックメ
モリ3に書込まれ、その時のパス選択信号がバスメモリ
4に書込まれる。
パスメトリックメモリ3は、(n+1)面3−O〜3−
n構成を有し、例えば、第1チヤネルのパスメトリック
を面3−0から読出し、ACS回路2により算出したパ
スメトリックを面3−1に書込み、第2チヤネルのパス
メトリックを面3−nから読出し、ACS回路2により
算出したパスメトリックを面3−0に書込む。面3−0
は第1チヤネルのパスメトリックを読出した後であるか
ら、第2チヤネルの新たなパスメトリックを書込むこと
ができる。以下同様にして順次チャネル対応に異なる面
から読出して他の面に新たなパスメトリックを書込み、
第nチャネルのパスメトリックを面3−2から読出し、
新たなパスメトリックを面3−3に書込むことになる。
従って、ACS回路2に於いて時分割処理により新たな
パスメトリックとパス選択信号とをnチャネル対応に求
めることができる。
そして、パスメモリ4に書込まれたパス選択信号を基に
トレース処理等により復号データが出力される。
〔実施例〕
以下図面を参照して本発明の実施例について詳細に説明
する。
第2図は本発明の実施例のブロック図であり、n=2の
場合を示し、11はブランチメトリック計算回路、12
はACS回路、13はパスメトリックメモリ、13−0
〜13−2はパスメトリックメモリの面、14−1.1
4−2はチャネル対応のバスメモリ、15はマルチプレ
クサ、16はデマルチプレクサである。
チャネルA、B対応の受信データがマルチプレクサ15
により多重化されてブランチメトリック計算回路11に
加えられ、チャネルA、B対応のブランチメトリックが
時分割処理により算出されてACS回路12に加えられ
る。ACS回路12は、パスメトリックメモリ13から
時分割的にチャネルA、B対応の1シンボル前のパスメ
トリックを読出して、ブランチメトリックと加算、比較
により新たなパスメトリックを求めてパスメトリックメ
モリ13に書込み、その時のパス選択信号をデマルチプ
レクサ16によりチャネルA、B対応に分離してバスメ
モリ14−1.14−2に書込み、バスメモリ14−L
  14−2に書込まれたパス選択信号を基に、トレー
スバック処理等により復号データを出力する。
パスメトリックメモリ13は、 (n+1)=3面13
−0〜13−2構成を有し、例えば、チャネルAのパス
メトリックを算出する時に、面13−0からパスメトリ
ックを読出し、このパスメトリックとブランチメトリッ
ク計算回路11からのチャネルAのブランチメトリック
との加算、比較により求めた新たなパスメトリックを面
13−1に書込み、次のチャネルBのパスメトリックを
算出する時に、面13−2からパスメトリックを読出し
て、ACS回路12によりチャネルBのブランチメトリ
ックとの加算、比較により求めた新たなパスメトリック
を面13−0に書込む。このように、チャネル数nより
1面多い多面構成としたパスメトリックメモリ13の各
面を順次使用することにより、ACS回路12に於いて
時分割的にnチャネル対応のパスメトリックとパス選択
信号とを出力することができる。
第3図は本発明の実施例の動作説明図であり、(81は
チャネルAの受信データ、(b)はチャネルBの受信デ
ータ、(C)はACS回路12の処理、(d)〜(f)
はパスメトリックメモリ13の面13−0〜13−2を
示す。
チャネルA、Bの受信データは(al、 (blに示す
ように並列的に入力され、1シンボルの時間の前半に於
いてチャネルAのブランチメトリック計算及びパスメト
リック計算が行われ、後半に於いてチャネルBのブラン
チメトリック計算及びバスメトリック計算が行われる。
即ち、(C1に示すように、ACS回路12は、■シン
ボルの時間を2分割してチャネルA、Bのパスメトリッ
クとパス選択信号とを出力する処理を行うことになる。
例えば、チャネルAのパスメトリック計算に於いて、パ
スメトリックメモリ13の面13−0から+dlに示す
ようにパスメトリックを読出し、算出した新たなパスメ
トリックを、(elに示すように面13−1に書込み、
次にチャネルBのパスメトリックの計算が行われ、(f
)に示すように面13−2からパスメトリックを読出し
、算出した新たなパスメトリックを(d)に示すように
面13−0に書込む。この面13−0からは、先にチャ
ネルAのパスメトリックを読出しているから、チャネル
Bの新たなパスメトリックを書込むことができる。
そして、次に(e)に示すように、前回書込んだチャネ
ルAのパスメトリックを面13−1から読出し、(f)
に示すように面13−2に新たなパスメトリックを書込
み、次にチャネルBのパスメトリックを(d)に示すよ
うに面13−0から読出し、新たなパスメトリックを(
elに示すように面13−1に書込む。この場合も、チ
ャネルAの新たなパスメトリックは、先にチャネルBの
パスメトリックを読出した面13−2に書込み、チャネ
ルBの新たなパスメトリックは、先にチャネルAのパス
メトリックを読出した面13−1に書込むことになるか
ら、他のチャネルのパスメトリックを破壊することはな
い。
第4図はパスメトリックメモリの領域説明図であり、パ
スメトリックメモリ13の面13−0〜13−2を、1
個の半導体集積メモリの領域分割により構成した場合を
示し、順次歩進するアドレスによってパスメトリックの
読出しと書込みが行われる。例えば、面13−0から読
出して面13−1に書込み、面13−2から読出して面
13−〇に書込み、面13−1から読出して面13−2
に書込むことを順次繰り返して、時分割的に各チャネル
の受信データの復号処理を行うことができる。
前述の実施例は2チヤネルの受信データを復号する場合
を示すが、更に多数のチャネルの受信データを復号する
場合にも適用可能であり、例えば、4チャネルA、 B
、  C,Dの受信データを復号する場合は、ACS回
路12は、1シンボル時間を4分割してそれぞれのチャ
ネルA−D対応のパスメトリックとバス選択信号とを求
めることになり、又バメトリックメモリ13は5面13
−0〜13−4とし、パスメトリックの読出しと書込み
とは、例えば、13−0→13−1.13−4→13−
0.13−3→13−4.13−2→13−3のように
、順次具なる面に対して行われることになる。
又前述の実施例に於いては、チャネルA、 B対応にパ
スメモリ14−1.14−2を設けて、それぞれのパス
メモリ14−1.14−2から復号データを出力する場
合を示すが、トレース制御等を時分割的に行わせること
により、デマルチプレクサ16等を省略し、且つチャネ
ルA、Bに対する共用化部分を多くして、ビタビ復号器
の構成を小型化することもできる。又ブランチメトリッ
ク計算回路11をチャネル対応に設けることもできる。
〔発明の効果〕
以上説明したように、本発明は、nチャネルの受信デー
タの誤り訂正復号を行うビタビ復号器に於いて、ACS
回路2は時分割処理によりnチャネル対応のパスメトリ
ックとバス選択信号とを出力する構成とし、パスメトリ
ックメモリ3は(n+1)面3−0〜3−n構成とし、
nチャネル対応に異なる面から時分割的に1シンボル前
のパスメトリックを読出し、その面と異なる面にACS
回路2により算出されたパスメトリックを書込むもので
あり、チャネル数の面に対して1面を追加したパスメト
リックメモリ3を用いて、ACS回路2により時分割的
にnチャネル対応の復号処理を行うことができるから、
事実上、1台分のAC5回路2を用いてnチャネルの受
信データの復号処理を行うことができる。従って、ビタ
ビ復号器の小型化と経済化とを図ることができる。
【図面の簡単な説明】
第1図は本発明の原理説明図、第2図は本発明の実施例
のブロック図、第3図は本発明の実施例の動作説明図、
第4図はパスメトリックメモリの領域説明図、第5図は
従来例の通信装置のブロック図、第6図は従来例のビタ
ビ復号器のブロック図である。 1はブランチメトリック計算回路、2はACS回路、3
はパスメトリックメモリ、3−0〜3−nは面、4はパ
スメモリである。

Claims (1)

  1. 【特許請求の範囲】 ブランチメトリック計算回路(1)とACS回路(2)
    とパスメトリックメモリ(3)とパスメモリ(4)とを
    有し、nチャネルの受信データの誤り訂正復号を行うビ
    タビ復号器に於いて、前記ACS回路(2)を時分割処
    理によりnチャネル対応のパスメトリックとパス選択信
    号を出力する構成とし、 前記パスメトリックメモリ(3)を、n+1面(3−0
    〜3−n)構成とし、それぞれ異なる面から時分割的に
    nチャネル対応に1シンボル前のパスメトリックを読出
    して前記ACS回路(2)に加え、該パスメトリックを
    読出した面と異なる面に、前記ACS回路(2)により
    算出された新たなパスメトリックを書込む構成とした ことを特徴とするビタビ復号器。
JP12065788A 1988-05-19 1988-05-19 ビタビ復号器 Pending JPH01291527A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12065788A JPH01291527A (ja) 1988-05-19 1988-05-19 ビタビ復号器

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JP12065788A JPH01291527A (ja) 1988-05-19 1988-05-19 ビタビ復号器

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410555A (en) * 1991-11-15 1995-04-25 Sony Corporation Viterbi decoding apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410555A (en) * 1991-11-15 1995-04-25 Sony Corporation Viterbi decoding apparatus

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