TWI689940B - 記憶體裝置及用於資料功率節省之方法 - Google Patents

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Abstract

一種記憶體裝置包含具有一資料匯流排之一資料路徑。該記憶體裝置進一步包含：一第一單熱通信介面，其通信地耦接至該資料匯流排；及一第二單熱通信介面，其通信地耦接至該資料匯流排。該記憶體裝置額外地包含：至少一個記憶體庫；及一輸入/輸出(I/O)介面，其經由該第一單熱通信介面及該第二單熱通信介面通信地耦接至該至少一個記憶體庫，其中該第一單熱通信介面經組態以將由該I/O介面接收之一第一資料型樣轉換成經由該資料匯流排傳輸至該第二單熱通信介面的單熱信號，且其中該第二單熱通信介面經組態以將該等單熱信號轉換成該第一資料型樣以儲存於該至少一個記憶體庫中。

Description

記憶體裝置及用於資料功率節省之方法
本發明係關於用於記憶體裝置之電路，且更明確言之係關於可在一記憶體裝置(諸如一第五代雙倍資料率(DDR5)記憶體裝置)之一資料路徑中使用之用於功率節省之系統及方法。
隨機存取記憶體(RAM)裝置(諸如可在電裝置中採用以提供資料處理及/或儲存之裝置)可提供對儲存於裝置之記憶體電路中之可定址資料的直接可用性。某些RAM裝置(諸如同步動態RAM(SDRAM)裝置)可例如具有具許多可定址記憶體元件之多個記憶體庫。RAM裝置亦可具有一通信介面，其可接收位址、用於可與該等位址相關聯之操作的指令(例如，讀取、寫入等)及與指令相關聯之資料。通信電路可處理資料及位址以存取對應記憶體庫。通信線(諸如資料傳輸線或路徑)可用以將資料遞送至記憶體庫且自記憶體庫取回資料。例如，RAM裝置可基於透過資料傳輸線傳達之資料型樣消耗不同功率位準。降低RAM裝置中之功率消耗將為有利的。
本發明之實施例可針對上文闡述之問題之一或多者。
10:記憶體裝置/記憶體系統
12:記憶體庫
14:命令介面
15:信號
16:輸入/輸出(I/O)介面
18:時脈輸入電路
20:命令位址輸入電路
22:庫控制區塊/庫控制件/庫控制器
30:延遲鎖定回路(DLL)電路
32:命令解碼器
34:命令匯流排
36:匯流排
40:匯流排路徑
44:資料信號
46:資料路徑
50:單熱通信介面
52:單熱通信介面
54:時脈路徑
60:資料路徑架構
62:DQ墊
64:資料接面
66:中繼器
68:多工器
70:驅動器
72:保持器
74:其他系統
76:傳輸線/匯流排
100:寫入程序
102:輸入緩衝器
104:四倍泵送並行器電路
106:四相時脈
108:四相分離資料半位元組/資料
110:單熱解碼器
112:單熱編碼電路
114:四相位時脈
116:資料匯流排
150:讀取程序
152:四倍泵送並行器/四倍泵送並行器電路
154:四相時脈
156:四相分離資料半位元組/資料
158:單熱解碼器
160:單熱編碼電路
162:四相位時脈
164:系統
200:程序
202:區塊
204:資料
206:區塊
208:分區資料
210:區塊
212:單熱信號
214:區塊
216:區塊
在閱讀以下詳細描述且參考圖式時可更佳理解本發明之各種態樣，在圖式中：圖1係繪示根據一實施例繪示一記憶體裝置之一組織且可受益於經改良功率消耗之一方塊圖；圖2係繪示適於降低圖1中展示之記憶體裝置之功率消耗的一資料路徑架構之一實施例之一方塊圖；圖3係描繪適於將資料自圖1中展示之記憶體裝置之一單熱(one-hot)通信介面傳輸至一記憶體庫的一寫入程序之一實施例之一圖；圖4係描繪適於將資料自圖1展示之記憶體裝置之一記憶體庫傳輸至一單熱通信介面的一讀取程序之一實施例之一圖；及圖5係繪示用於經由單熱信號自圖1之記憶體裝置之記憶體庫讀取資料/或將資料寫入至圖1之記憶體裝置之記憶體庫的一程序之一實施例之一流程圖。
下文將描述一或多項特定實施例。為提供此等實施例之一簡潔描述，本說明書中並未描述一實際實施方案之全部特徵。應明白，如在任何工程或設計項目中，在任何此實際實施方案之開發中，必須作出許多實施方案特定決策以達成可能隨實施方案變化之開發者之特定目標，諸如符合系統相關及業務相關約束。此外，應明白，此一開發工作可為複雜的且耗時的，但對於受益於本發明之一般技術者而言，仍將為一常規設計、製作及製造任務。
許多電裝置可包含耦接至處理電路之隨機存取記憶體(RAM)記憶體裝置，且該等記憶體裝置可提供資料儲存以進行處理。RAM裝置之實例包含可電子地儲存個別位元之動態RAM(DRAM)裝置及同步DRAM(SDRAM)裝置。可將經儲存位元組織成可儲存於記憶體庫中之可定址記憶體元件(例如，字)。為接收且傳輸位元，RAM裝置可包含特定資料通信電路以及用於保存且取回來自記憶體庫之位元之通信線。在操作中，某些資料型樣可在通信期間使用更多功率。例如，於具有較少轉變之資料型樣相比，具有自一二進位「1」位元(例如，呈一第一電壓之位元)至一二進位「0」位元(例如，呈一第二電壓之位元)之更多轉變(或反之亦然)之資料型樣可使用更多功率。此外，某些記憶體裝置(諸如DDR5 SDRAM)可包含資料中繼器及其他電路以使資料沿在較大晶粒大小中可發現之資料路徑「移動」，而增大具有更多轉變之某些資料型樣之功率消耗。
本文中描述之技術可減少傳輸線或資料路徑上之轉變次數(例如，自一較低位元「0」電壓轉變至一較高位元「1」，或反之亦然)以節省功率消耗。在本文中描述之技術之特定實施例中，所消耗功率可與傳達至記憶體裝置之資料型樣無關。在使用一16位元資料匯流排之記憶體裝置(諸如DDR5 SDRAM裝置)之特定實施例中，可使用四倍泵送並行化電路來將16位元資料匯流排減少為4個半位元組之一相分離集，其中各半位元組包含4個資料位元。可對各半位元組進行二進位解碼以產生具有僅一個二進位「1」位元之一「單熱」16位元資料型樣，因此將16位元資料匯流排減少為4個半位元組之一相分離集。使用一單熱技術，可將一第一組N個位元解碼成一第二組2N個位元，其中第二組2N個位元含有一單一 「1」且將剩餘位元皆設定為「0」，因此命名為「單熱」。接著，可經由特定資料傳輸電路(例如，傳輸線、資料通道電路、多工器、驅動器、中繼器，等等)將單熱資料型樣發送為信號。因為以減少數目之二進位「1」位元(例如，每半位元組一單一二進位「1」位元)傳輸資料，所以轉變次數減少，而導致功率節省。事實上，在一16位元資料匯流排中，最壞情況可包含至多8次轉變。
現轉向圖，圖1係繪示一記憶體裝置10之某些特徵之一簡化方塊圖。明確言之，圖1之方塊圖係繪示記憶體裝置10之特定功能性之一功能方塊圖。根據一項實施例，記憶體裝置10可為一第五代雙倍資料率同步動態隨機存取記憶體(DDR5 SDRAM)裝置。與前幾代DDR SDRAM相比，DDR5 SDRAM之各種特徵容許降低的功率消耗降低、較大頻寬及較大儲存容量。
記憶體裝置10可包含若干記憶體庫12。記憶體庫12可為例如DDR5 SDRAM記憶體庫。記憶體庫12可提供於配置於雙列直插式記憶體模組(DIMM)上之一或多個晶片(例如，SDRAM晶片)上。如將明白，各DIMM可包含若干SDRAM記憶體晶片(例如，x8或x16記憶體晶片)。各SDRAM記憶體晶片可包含一或多個記憶體庫12。記憶體裝置10表示具有若干記憶體庫12之一單一記憶體晶片(例如，SDRAM晶片)之一部分。對於DDR5，記憶體庫12可進一步經配置以形成庫群組。例如，對於一8千兆位元組(Gb)DDR5 SDRAM，記憶體晶片可包含配置成8個庫群組之16個記憶體庫12，各庫群組包含2個記憶體庫。對於一16Gb DDR5 SDRAM，記憶體晶片可包含例如配置成8個庫群組之32個記憶體庫12，各庫群組包含4個記憶體庫。可取決於總體系統之應用及設計而利用記憶 體裝置10上之記憶體庫12的各種其他組態、組織及大小。
記憶體裝置10可包含一命令介面14及一輸入/輸出(I/O)介面16。命令介面14經組態以提供來自一外部裝置(未展示)之處理電路(諸如一處理器或控制器)的若干信號(例如，信號15)。處理器或控制器可將各種信號15提供至記憶體裝置10以有利於傳輸且接收待寫入至記憶體裝置10或待自記憶體裝置10讀取之資料。
如將明白，命令介面14可包含若干電路(諸如一時脈輸入電路18及一命令位址輸入電路20)以例如確保對信號15之適當處置。命令介面14可自一外部裝置接收一或多個時脈信號。一般而言，雙倍資料率(DDR)記憶體利用系統時脈信號之一差動對，在本文中稱為真實時脈信號(Clk_t/)及互補時脈信號(Clk_c)。DDR之正時脈邊緣指上升的真實時脈信號Clk_t/與下降的互補時脈信號Clk_c交叉之點，而負時脈邊緣指示下降的真實時脈信號Clk_t及互補時脈信號Clk_c之上升之轉變。通常在時脈信號之正邊緣上鍵入命令(例如，讀取命令、寫入命令等)，且在正時脈邊緣及負時脈邊緣兩者上傳輸或接收資料。
時脈輸入電路18接收真實時脈信號(Clk_t/)及互補時脈信號(Clk_c)且產生一內部時脈信號CLK。可將內部時脈信號CLK經由一時脈路徑54供應至一內部時脈產生器，諸如一延遲鎖定回路(DLL)電路30。DLL電路30基於經接收內部時脈信號CLK產生一相控內部時脈信號LCLK。例如，相控內部時脈信號LCLK經供應至I/O介面16且用作用於判定讀取資料之一輸出時序的一時序信號。
內部時脈信號CLK亦可提供至記憶體裝置10內之各種其他組件且可用以產生各種額外內部時脈信號。例如，可將內部時脈信號CLK 提供至一命令解碼器32。命令解碼器32可自命令匯流排34接收命令信號且可解碼命令信號以提供各種內部命令。例如，命令解碼器32可經由匯流排36將命令信號提供至DLL電路30以協調產生相控內部時脈信號LCLK。例如，相控內部時脈信號LCLK可用以透過I/O介面16時控資料。
此外，命令解碼器32可解碼命令(諸如讀取命令、寫入命令、模式暫存器設定命令、啟動命令等)，且經由匯流排路徑40提供對與命令對應之一特定記憶體庫12的存取。如將明白，記憶體裝置10可包含各種其他解碼器(諸如列解碼器及行解碼器)以有利於存取記憶體庫12。在一項實施例中，各記憶體庫12包含一庫控制區塊22，庫控制區塊22提供必要解碼(例如，列解碼器及行解碼器)以及其他特徵(諸如時序控制及資料控制)以有利於執行至及來自記憶體庫12之命令。
記憶體裝置10基於自一外部裝置(諸如一處理器)接收之命令/位址信號執行操作(諸如讀取命令及寫入命令)。在一項實施例中，命令/位址匯流排可為用以容納命令/位址信號(CA<13：0>)之一14位元匯流排。使用時脈信號(Clk_t/及Clk_c)時控至命令介面14之命令/位址信號。命令介面可包含一命令位址輸入電路20，其經組態以例如透過命令解碼器32接收及傳輸命令以提供對記憶體庫12之存取。另外，命令介面14可接收一晶片選擇信號(CS_n)。CS_n信號使記憶體裝置10能夠處理傳入CA<13：0>匯流排上之命令。在CA<13：0>匯流排上用命令編碼對記憶體裝置10內之特定庫12的存取。
另外，命令介面14可經組態以接收若干其他命令信號。例如，可提供一片內終結(on die termination)命令/位址(CA_ODT)信號以有利於記憶體裝置10內之適當阻抗匹配。可例如在通電期間使用一重設命令 (RESET_n)來重設命令介面14、狀態暫存器、狀態機及類似者。命令介面14亦可接收一命令/位址反相(CAI)信號，該CAI信號可經提供以例如取決於用於特定記憶體裝置10之命令/位址路由而使命令/位址匯流排上之命令/位址信號CA<13：0>反相。亦可提供一鏡像(MIR)信號(mirror signal)以有利於一鏡像功能。基於一特定應用中之多個記憶體裝置之組態，可使用MIR信號來多工信號使得可將其等交換以啟用信號至記憶體裝置10之特定路由。亦可提供有利於測試記憶體裝置10之各種信號，例如測試啟用(TEN)信號。例如，可使用TEN信號來將記憶體裝置10置於用於連接性測試之一測試模式中。
命令介面14亦可用以針對可偵測之特定誤差將一警報信號(ALERT_n)提供至系統處理器或控制器。例如，若偵測到一循環冗餘檢查(CRC)誤差，則可自記憶體裝置10傳輸一警報信號(ALERT_n)。亦可產生其他警報信號。此外，在某些操作(諸如使用TEN信號執行之連接性測試模式，如上文描述)期間，用於自記憶體裝置10傳輸警報信號(ALERT_n)之匯流排及接腳可用作一輸入接腳。
利用上文論述之命令及時控信號，藉由透過I/O介面16傳輸及接收資料信號44，可將用於讀取及寫入命令之資料發送至記憶體裝置10及自記憶體裝置10發送資料。更明確言之，可經由資料路徑46將資料發送至記憶體庫12或自記憶體庫12取回資料，資料路徑46包含複數個雙向資料匯流排。通常在一或多個雙向資料匯流排中傳輸及接收資料I/O信號(通常稱為DQ信號)。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將I/O信號劃分為高位元組及低位元組。例如，對於一x16記憶體裝置，I/O信號可劃分為例如對應於資料信號之高位元組及低位元組 的高I/O信號及低I/O信號(例如，DQ<15：8>及DQ<7：0>)。
如上文描述，記憶體庫12可儲存經由I/O介面16傳達之資料。為進一步降低功率消耗，I/O介面16可包含一單熱通信介面50，其適於例如解碼/編碼I/O信號(例如，DQ<15：8>及DQ<7：0>)以經由資料路徑46傳輸為單熱信號。一或多個對應單熱通信介面52亦可安置於例如庫控制件22中，且用於將單熱信號解碼/編碼成接著可儲存及/或自記憶體庫12取回之資料。例如，在將輸入資料傳輸至記憶體庫12之一者中以供儲存期間，單熱通信介面50可將輸入信號轉換成每16位元字具有一單一「1」位元之單熱信號。接著，可經由資料路徑46將單熱信號傳達至單熱通信介面52，單通熱通信介面52接著將單熱信號轉換成資料以儲存於所要記憶體庫12中。
同樣地，對於自所要記憶體庫12取回之輸出資料，單熱通信介面52可將資料轉換成單熱信號，接著可經由資料路徑46將該等單熱信號傳輸至單熱通信介面50中。接著，單熱通信介面50可將單熱信號轉換成輸出資料以經由I/O介面16輸出。如先前所述，單熱信號包含每資料型樣(例如，每半位元組、每16位元位元組，等等)一單一二進位「1」位元。經由單熱通信介面50、52傳達之單熱信號可包含具有0與1之間的較少轉變之資料型樣，因此降低由記憶體裝置10消耗之功率。事實上，所消耗功率可與經由I/O介面16傳達之資料型樣無關。應注意，雖然單熱通信介面52被描繪為包含於庫控制件22中，但單熱通信介面52可包含於資料路徑46中或在各傳輸線之一末端附近。同樣地，單熱通信介面50可包含於與單熱通信介面52相對之一末端附近，或在資料路徑46中。
為容許記憶體裝置10內之較高資料率，某些記憶體裝置 (諸如DDR記憶體裝置)可利用資料選通信號(通常稱為DQS信號)。藉由發送資料之外部處理器或控制器(例如，針對一寫入命令)或藉由記憶體裝置10(例如，針對一讀取命令)驅動DQS信號。針對讀取命令，DQS信號實際上為具有一預定型樣之額外資料輸出(DQ)信號。針對寫入命令，DQS信號用作時脈信號以擷取對應輸入資料。正如時脈信號(Clk_t/及Clk_c)，可將資料選通(DQS)信號提供為資料選通信號(DQS_t/及DQS_c)之一差動對以在讀取及寫入期間提供差動對傳訊。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將DQS信號之差動對劃分為對應於發送至記憶體裝置10及自記憶體裝置10發送之資料之高位元組及低位元組的高資料選通信號及低資料選通信號(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
亦可透過I/O介面16將一阻抗(ZQ)校準信號提供至記憶體裝置10。ZQ校準信號可提供至一參考接腳且用以藉由跨程序、電壓及溫度(PVT)值之變化調整記憶體裝置10之上拉及下拉電阻器而調諧輸出驅動器及ODT值。因為PVT特性可影響ZQ電阻器值，所以可將ZQ校準信號提供至ZQ參考接腳以用於調整電阻而將輸入阻抗校準為已知值。如將明白，一精密電阻器通常耦接於記憶體裝置10上之ZQ接腳與記憶體裝置10外部之GND/VSS之間。此電阻器充當用於調整I/O接腳之內部ODT及驅動強度的一參考。
另外，可透過I/O介面16將一回送信號(LOOPBACK)提供至記憶體裝置10。可在一測試或除錯階段期間使用回送信號來將記憶體裝置10設定為其中透過記憶體裝置10透過相同接腳回送信號之一模式。例如，可使用回送信號來設定記憶體裝置10以測試記憶體裝置10之資料輸 出(DQ)。回送可包含一資料及一選通兩者或可能僅為一資料接腳。此通常意欲用於監控由記憶體裝置10在I/O介面16處擷取之資料。
如將明白，各種其他組件(諸如電源供應電路(用於接收外部VDD及VSS信號)、模式暫存器(用以定義各種可程式化操作模式及組態)、讀取/寫入放大器(用以在讀取/寫入操作期間放大信號)、溫度感測器(用於感測記憶體裝置10之溫度)等)亦可併入至記憶體系統10中。因此，應瞭解，圖1中之方塊圖僅經提供以突出記憶體裝置10之某些功能特徵以輔助後續詳細描述。
現轉向圖2，其展示繪示適於降低記憶體裝置10之功率消耗的一資料路徑架構60之一實施例之一方塊圖。因為該圖描繪於圖1中找到之元件相同之元件，所以用相同元件符號繪示相同元件。在所描繪實施例中，(若干)DQ墊62可用以將I/O信號(例如，圖1中展示之DQ<15：8>及DQ<7：0>)傳達至外部裝置，諸如處理器、場可程式化閘陣列(FPGA)等。經由(若干)DQ墊62傳達之資料可由單熱通信介面50轉換以透過資料路徑46傳輸或接收為單熱信號。資料路徑46亦被展示為通信地耦接至安置為庫控制器22之部分的單熱通信介面52之一或多者。DQ墊62可包含於I/O介面16中或通信地連接至I/O介面16。
在所描繪實施例中，資料路徑46包含經由一中繼器66彼此通信地耦接之兩個資料接面64。資料接面64可在資料傳輸期間經由資料路徑46將資料引入/引出記憶體庫12。因此，各資料接面64可包含適於資料分配之多個系統，諸如所展示之多工器68、驅動器70、保持器72以及其他系統74。
中繼器66可用以例如藉由使信號升壓以將資料自一個資料 接面64轉送至另一資料接面64而跨越一晶粒中之較長距離。因此，所傳達資料可遍歷資料路徑46之一或多個傳輸線76而至記憶體庫12中或離開記憶體庫12。在操作期間，在二進位「1」位元與二進位「0」位元之間轉變可使用功率，例如(若干)中繼器66、多工器68、驅動器70、保持器72及其他系統74中之功率。因此，最小化1與0之間的一轉變次數(或反之亦然)之資料型樣可最小化功率消耗，諸如切換功率消耗、中繼器功率消耗、耦接功率消耗，等等。本文中描述之技術可使用如下文更詳細描述之特定資料型樣轉換技術來經由具有減少數目之高至低(例如，二進位「1」至二進位「0」)或低至高(例如，二進位「0」至二進位「1」)轉變之資料型樣進行通信。
例如且現轉向圖3，其繪示適於將資料自單熱通信介面50傳輸至記憶體庫12之一者的一寫入程序100之一實施例之一方塊圖。因為該圖包含與圖1及圖2中找到之元件相同之元件，所以用相同元件符號描繪相同元件。在所描繪實施例中，可包含於DQ墊62中之一資料輸入緩衝器102可儲存特定資料。例如，輸入緩衝器102可儲存一或多個位元組(諸如在其中傳輸線76係16位元寬之情況中，一16位元位元組)以遞送至記憶體庫12。儲存於輸入緩衝器102中之資料可包含若干不同資料型樣。例如，在輸入緩衝器102儲存16位元資料之情況中，可能有216個資料型樣。如先前所述，在資料信號往返於記憶體庫12時，具有許多轉變之資料型樣可導致較高功率消耗。為改良功率消耗，程序100可首先使用包含於單熱通信介面50中之一四倍泵送並行器電路104及一四相時脈106來將輸入緩衝器102資料轉換成四相分離資料半位元組108。四相分離資料半位元組108之各者含有在原始資料型樣中找到且儲存於輸入緩衝器102中之16個位元之 4個位元。資料半位元組108之各者可由四相時脈106彼此相分離(例如，時序分離)。
接著，程序100可使用一單熱解碼器110(諸如包含於單熱通信介面50中之一4位元至16位元單熱解碼器)來將四相分離資料半位元組108之各者自4個位元轉換成16個位元。該轉換可使用如下文展示之一解碼表來轉換資料108。更明確言之，表1展示解碼成各自單熱16位元型樣之全部可能4位元資料型樣(即，總共24個資料型樣)，其中全部16位元型樣具有僅一個二進位「1」位元。應瞭解，可使用具有不同解碼之其他單熱解碼表。
Figure 107114134-A0305-02-0015-1
在4位元半位元組108之各者到達單熱解碼器110時，單熱解碼器110可將資料108之4個位元轉換成一單熱16位元資料型樣，且接著經由一傳輸線76傳輸單熱16位元資料型樣。因此，現將傳輸線76轉換成操作為一16位元單熱資料匯流排。接著，單熱16位元資料可遍歷至資料接面64之一或多者中，且亦可透過傳輸線76遍歷中繼器66。接著，單熱編碼電路112可接收單熱信號(例如，4組相移16位元傳輸(最壞情況))，且經由表1及四相位時脈114編碼單熱信號以導出自輸入緩衝器102傳輸之原始16位元資料。接著，可將原始16位元資料經由資料匯流排116傳輸並儲存於適當記憶體庫12中。應瞭解，本文中描述之技術可用於各種寬度之資料匯流排中，諸如8位元、16位元、32位元、64位元、128位元或更大之資料匯流排。例如，對於32位元匯流排，一五倍泵送並行器可使用一5相時脈來將5位元資料發送至一5位元至32位元單熱解碼器，且可經由一32位元單熱編碼器編碼所得單熱信號。亦應注意，可使用多個資料路徑而非時脈定相來例如並行地傳輸所得單熱信號。
因為其涉及功率消耗，所以最佳情況傳輸序列發生在無原始資料型樣之位元在寫入之間切換之時，且最壞情況傳輸序列發生在原始資料型樣之全部位元在寫入之間切換之時。然而，藉由使用寫入程序100，最壞情況之轉變次數將為4，此係因為起因於原始資料型樣之四相半位元組將皆具有不同值且因此寫入程序100將發送四個不同單熱16位元傳輸。若四相半位元組具有相同值，則可在寫入程序100中針對原始資料型樣使用一單一單熱傳輸。然而，可最小化在1與0之間轉變之總次數，因此改良功率消耗。
圖4係適於經由單熱信號自記憶體庫12讀取資料且傳輸資 料的一讀取程序150之一方塊圖。因為該圖包含與圖1、圖2及圖3中找到之元件相同之元件，所以用相同元件符號描繪相同元件。在所描繪實施例中，記憶體庫12之各者可通信地耦接至可包含於單熱通信介面52中之一四倍泵送並行器152。類似於程序100，儲存於記憶體庫12中之資料可包含若干不同資料型樣，例如在記憶體庫12儲存16位元資料之情況中，216個資料型樣。如先前所述，在資料信號往返於記憶體庫12時，具有許多轉變之資料型樣可導致較高功率消耗。為改良在記憶體讀資料傳輸期間之功率消耗，程序150可首先使用包含於單熱通信介面52中之四倍泵送並行器電路152及一四相時脈154來將記憶體庫12資料轉換成四相分離資料半位元組156。四相分離資料半位元組156之各者含有來自儲存於記憶體庫12中之原始資料型樣之16個位元之4個位元，且可由四相時脈154相分離(例如，時序分離)。
接著，程序150可使用一單熱解碼器158(諸如包含於單熱通信介面52中之一4位元至16位元單熱解碼器)來將四相分離資料半位元組156之各者自4個位元轉換成16個位元。該轉換可使用一解碼表(諸如上文表1)來轉換資料156。在4位元半位元組156之各者到達時，單熱解碼器158可將資料156之4個位元轉換成一單熱16位元資料型樣且接著經由一傳輸線76傳輸單熱16位元資料型樣。因此，傳輸線76現操作為16位元單熱資料匯流排。接著，單熱16位元資料可遍歷至資料接面64之一者中，且亦可透過傳輸線76遍歷中繼器66。接著，單熱編碼電路160可接收單熱信號(例如4組相移16位元傳輸(最壞情況))，且經由表1及四相位時脈162編碼單熱信號以導出自記憶體庫12傳輸之原始16位元資料。接著，可將原始16位元資料遞送至經由DQ墊62連接之(若干)系統164(例如，處理器、 FPGA，等等)。如先前所述，本文中描述之讀取技術可用於各種寬度之資料匯流排中，諸如8位元、16位元、32位元、64位元、128位元或更大之資料匯流排。例如，對於32位元匯流排，一五倍泵送並行器可使用一5相時脈來將5位元資料發送至一5位元至32位元單熱解碼器，且可經由一32位元單熱編碼器編碼所得單熱信號。亦應注意，可使用多個資料路徑而非時脈定相。
圖5係適於經由單熱信號自記憶體庫12讀取資料及/或將資料寫入至記憶體庫12的一程序200之一實施例之一流程圖。在所描述實施例中，程序200可首先自例如輸入緩衝器102取回(區塊202)資料204以傳輸至記憶體庫12，或自記憶體庫12傳輸以傳輸至外部系統164。接著，可將資料204分區(區塊206)成分區資料208，例如經由相移將資料204各自分區成4個4位元半位元組。雖然相移被描述為一種用於分區資料之技術，但其他技術可包含將多個路徑用於資料中之各個位元。例如，各4位元寬之4個傳輸線亦可用以導出分區資料208。接著，可解碼(區塊210)分區資料208且將其傳輸為單熱信號212。
為解碼(區塊210)分區資料208，可使用適於基於資料208導出單熱位元型樣之一單熱表。該表解碼可經由多工器電路、客製電路及類似者實施，其等可取分區資料208之位元作為輸入且輸出單熱信號212。接著，可例如經由資料匯流排(例如，匯流排76)、資料接面64、中繼器66等等將單熱信號212自DQ墊62傳輸(區塊214)至記憶體庫12或反之亦然。
在傳輸之一接收端，可編碼(區塊216)單熱信號212以導出原始資料204。例如，可經由適於將單熱信號212轉換成可包含多個二進 位「1」位元之資料的電路施加經接收單熱信號212之相移。接著，可在一寫入操作期間將所得原始資料204儲存於記憶體庫12中，或在一讀取操作期間將所得原始資料204發送至外部系統164。
雖然本文中描述之實施例可具有各種修改及替代形式，但已在圖式中以實例方式展示且在本文中詳細描述特定實施例。然而，應瞭解，本發明並不意欲限於所揭示之特定形式。實情係，本發明將涵蓋落入本發明中描述之如由以下隨附發明申請專利範圍定義的技術及系統之精神及範疇內之全部修改、等效物及替代物。
12:記憶體庫
22:庫控制區塊/庫控制件/庫控制器
46:資料路徑
50:單熱通信介面
52:單熱通信介面
60:資料路徑架構
62:DQ墊
64:資料接面
66:中繼器
68:多工器
70:驅動器
72:保持器
74:其他系統
76:傳輸線/匯流排

Claims (17)

  1. 一種記憶體裝置，其包括：一輸入/輸出(DQ)墊，其經組態以傳輸自一外部系統傳入之記憶體資料至一庫控制器；該庫控制器經組態以儲存該記憶體資料於至少一個記憶體庫中；一資料路徑，其包括一資料匯流排；一第一單熱通信介面電路，其通信地耦接至該資料匯流排且安置在該DQ墊中；一第二單熱通信介面電路，其通信地耦接至該資料匯流排且安置在該庫控制器中；該至少一個記憶體庫；及一輸入/輸出(I/O)介面電路，其經由該第一單熱通信介面電路及該第二單熱通信介面電路通信地耦接至該至少一個記憶體庫，其中該第一單熱通信介面電路經組態以將由該I/O介面電路接收之該記憶體資料一第一資料型樣轉換成經由該資料匯流排傳輸至該第二單熱通信介面電路之多個單熱信號，其中該第二單熱通信介面電路經組態以將該等單熱信號轉換成該第一資料型樣以儲存於該至少一個記憶體庫中，其中該I/O介面電路包含該第一單熱通信介面電路，及其中該資料路徑包括一第一資料接面，通信地耦接至該至少一個記憶體庫之一第二資料接面；及連接該第一資料接面至該第二資料接面且經組態以自該第一資料接面升壓該等單熱信號至該第二資料接面之一單一中繼器，且其中該等單熱信號係經由該資料匯流排自該第一單熱通信介面電路而傳輸至該第一資料接面、接著至該中繼器，且 接著經由該中繼器而傳輸至該第二資料接面以儲存至該至少一個記憶體庫中。
  2. 如請求項1之記憶體裝置，其中該第一單熱通信介面電路包括一泵送並行器電路，該泵送並行器電路通信地耦接至該DQ墊之一輸入緩衝器且經組態以將該第一資料型樣轉換成一或多個相分離資料半位元組。
  3. 如請求項2之記憶體裝置，其中該第一單熱通信介面電路包括一解碼器電路，該解碼器電路經組態以接收該一或多個相分離資料半位元組且經組態以將該一或多個相分離資料半位元組解碼成該等單熱信號。
  4. 如請求項3之記憶體裝置，其中該資料匯流排包括一16位元資料匯流排，其中該泵送並行器電路包括一四倍泵送並行器電路，該四倍泵送並行器電路經組態以將該第一資料型樣轉換成四相分離資料半位元組，且其中該四相分離資料半位元組之各者包括4個位元。
  5. 如請求項1之記憶體裝置，其中該第二單熱通信介面電路包括一編碼器電路，該編碼器電路經組態以將該等單熱信號轉換成該第一資料型樣。
  6. 如請求項1之記憶體裝置，其中該第二單熱通信介面電路經組態以將儲存於該至少一個記憶體庫中之一第二資料型樣轉換成傳輸至該第一單熱通信介面電路之多個第二單熱信號，且其中該第一單熱通信介面電路經組態以將該等第二單熱信號轉換成該第二資料型樣以經由該I/O介面電路傳 達至一外部系統。
  7. 如請求項6之記憶體裝置，其中該第二單熱通信介面電路包括：一泵送並行器電路，其經組態以將該第二資料型樣轉換成一或多個相分離資料半位元組；一解碼器電路，其經組態以接收該一或多個相分離資料半位元組且經組態以將該一或多個相分離資料半位元組解碼成該等第二單熱信號。
  8. 如請求項1之記憶體裝置，其包括一第五代雙倍資料率(DDR5)記憶體裝置，該DDR5記憶體裝置具有該資料路徑、該第一單熱通信介面電路、該第二單熱通信介面電路、該至少一個記憶體庫及該I/O介面電路。
  9. 一種用於資料功率節省的方法，其包括：經由一輸入/輸出(DQ)墊，傳輸一寫入命令以寫入自一外部系統傳入之記憶體資料至一庫控制器，該庫控制器經組態以儲存該記憶體資料於一記憶體庫中；經由一輸入/輸出(I/O)介面電路，在一記憶體裝置處接收該寫入命令，其中該I/O介面電路係包含在該記憶體裝置中；經由該記憶體裝置之一第一單熱通信介面電路，基於該寫入命令將待寫入於該記憶體裝置之該記憶體庫中的該記憶體資料之一第一資料型樣轉換成多個第一單熱信號；經由該記憶體裝置之具有一資料匯流排之一資料路徑，自該記憶體裝置之該第一單熱通信介面電路傳輸該等第一單熱信號，其中該第一單熱 通信介面電路安置在該DQ墊中，其中經由該資料路徑傳輸該等第一單熱信號包括傳輸該等第一單熱信號至該記憶體裝置之一第一資料接面、至該記憶體裝置之一單一中繼器，且接著自該單一中繼器至該記憶體裝置之一第二資料接面，其中該單一中繼器連接該第一資料接面至該第二資料接面且經組態以升壓該等第一單熱信號至該第二資料接面；經由一第二單熱通信介面電路將該等第一單熱信號轉換成該第一資料型樣，其中該第二單熱通信介面電路係包含在該記憶體庫控制器中，該記憶體庫控制器操作地耦合至該記憶體庫，及其中該第二單熱通信介面電路通訊地耦接至該資料匯流排；及將該第一資料型樣保存於該記憶體庫中，其中該I/O介面電路經由該第一單熱通信介面電路及該第二單熱通信介面電路通訊地耦接至該記憶體庫。
  10. 如請求項9之方法，其中經由該記憶體裝置轉換該第一資料型樣包括：基於該第一資料型樣導出複數個半位元組，各半位元組包括4個位元，且其中該資料匯流排包括16個位元之一寬度。
  11. 如請求項10之方法，其中經由該記憶體裝置轉換該第一資料型樣包括：基於一單熱信號解碼表將該複數個半位元組解碼成該等第一單熱信號。
  12. 如請求項9之方法，其包括：在該記憶體裝置處接收一讀取命令； 經由該記憶體裝置基於該讀取命令將待自該記憶體裝置之該記憶體庫讀取的一第二資料型樣轉換成多個第二單熱信號；經由該記憶體裝置之該資料匯流排自該記憶體裝置之該第二單熱通信介面電路傳輸該等第二單熱信號；經由該第一單熱通信介面電路將該等第二單熱信號轉換成該第二資料型樣；及將該第二資料型樣提供至該記憶體裝置之該DQ墊。
  13. 如請求項12之方法，其中經由該第一單熱通信介面電路將該等第二單熱信號轉換成該第二資料型樣包括：經由一單熱信號編碼器電路編碼該等第二單熱信號。
  14. 一種記憶體裝置，其包括：一第一單熱通信介面電路，其包括：一第一泵送並行器電路，其經組態以接收自包含在一輸入/輸出(DQ)墊中之一輸入緩衝器傳入之一第一資料型樣且將該第一資料型樣轉換成一或多個相分離資料半位元組，其中該DQ墊經組態以傳輸自一外部系統傳入之記憶體資料至一庫控制器；且其中該庫控制器經組態以儲存該記憶體資料於一記憶體庫中；及一第一解碼器電路，其經組態以接收該一或多個相分離資料半位元組且經組態以將該一或多個相分離資料半位元組解碼成多個第一單熱信號，其中該第一單熱通信介面電路經組態以經由一資料匯流排傳輸該等第一單熱信號以將該第一資料型樣儲存於該記憶體裝置 之該記憶體庫中，其中該第一單熱通信介面電路係包含在該記憶體裝置之一輸入/輸出(I/O)介面電路中；一資料路徑，其包括該資料匯流排、一第一資料接面、耦合至該記憶體庫的一第二資料接面；及連接該第一資料接面至該第二資料接面之一單一中繼器，其中該單一中繼器經組態以自該第一資料接面升壓該等第一單熱信號至該第二資料接面，其中該DQ墊包含該第一單熱通信介面電路；及一第二單熱通信介面電路，其包括經組態以將該等第一單熱信號轉換成該第一資料型樣以將該第一資料型樣儲存於該記憶體庫中之一第一編碼器電路，其中該第二單熱通信介面電路係包含在該庫控制器中。
  15. 如請求項14之記憶體裝置，其中該第二單熱通信介面電路包括：一第二泵送並行器電路，其經組態以將儲存於該記憶體庫中之一第二資料型樣轉換成一或多個第二相分離資料半位元組；及一第二編碼器電路，其經組態以接收該一或多個第二相分離資料半位元組且經組態以將該一或多個第二相分離資料半位元組編碼成多個第二單熱信號，其中該第二單熱通信介面電路經組態以經由該資料匯流排將該等第二單熱信號傳輸至該記憶體裝置之該DQ墊。
  16. 如請求項15之記憶體裝置，其中該第一單熱通信介面電路包括一第二編碼器電路，該第二編碼器電路經組態以將該等第二單熱信號轉換成該第二資料型樣以將該第二資料型樣傳輸至該DQ墊。
  17. 如請求項14之記憶體裝置，其包括一第五代雙倍資料率(DDR5)記憶體裝置，該DDR5記憶體裝置具有該第一單熱通信介面電路。
TW107114134A 2017-08-31 2018-04-26 記憶體裝置及用於資料功率節省之方法 TWI689940B (zh)

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