KR20120098091A - 온 다이 터미네이션 장치 및 코드 생성 방법 - Google Patents

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본 발명의 실시예는 온 다이 터미네이션 장치 및 코드 생성 방법에 관한 것으로, 특히 이분법을 이용하여 터미네이션단의 저항을 조절함으로써 임피던스를 매칭시킬 수 있도록 하는 기술이다. 이러한 본 발명의 실시예는 복수의 저항들과, 풀업 코드신호와 풀다운 코드신호에 따라 복수의 저항들을 선택적으로 연결시키는 복수의 스위칭 소자들을 포함하는 온 다이 터미네이션부, 및 가용 코드의 중간값을 이용하여 측정된 저항이 타겟 저항보다 큰지 작은지의 여부에 따라 각 비트의 코드를 결정하고, 해당 비트의 입력값을 토글링하며 하위 비트의 코드값을 결정하여 풀업 코드신호와 풀다운 코드신호를 생성하는 코드 생성부를 포함한다.

Description

온 다이 터미네이션 장치 및 코드 생성 방법{On die termination device and method for generating code the same}
본 발명의 실시예는 온 다이 터미네이션 장치 및 코드 생성 방법에 관한 것으로, 특히 터미네이션단의 저항을 조절하여 임피던스를 매칭시킬 수 있도록 하는 기술이다.
반도체 장치의 동작 속도가 고속화됨에 따라 인터페이스(interface) 되는 신호의 스윙(swing) 폭을 점차 감소시켜 신호전달에 걸리는 지연시간을 최소화하고 있다.
그런데, 스윙 폭이 감소 되면 외부 노이즈(noise)가 인터페이스 되는 신호에 미치는 영향력이 증대되어 인터페이스 단에서 임피던스 미스매칭(impedance mismatching)이 야기된다.
임피던스의 미스 매칭이 발생 되면 데이터의 고속 전송이 어렵고, 반도체 메모리 장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 즉, 임피던스가 적절히 매칭 되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다.
따라서, 병렬 접속된 복수의 트랜지스터 중 턴 온(turn-on) 되는 트랜지스터의 개수를 조절하여 터미네이션 단의 저항을 조정함으로써, 임피던스를 매칭 시키는 기술이 제시되었다.
이와 같은 기술을 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션(ODT;On-Die Termination) 이라고 하며, 동작 속도의 고속화가 요구되는 DDR2 이상의 반도체 메모리 장치에 적용되고 있다.
도 1은 종래기술에 따른 온 다이 터미네이션(ODT) 장치를 도시한 회로도이다.
종래 기술에 따른 온 다이 터미네이션 회로는 복수의 저항들 R1~R10과, 복수의 스위칭 소자 P1~P5, N1~N5를 포함한다.
여기서, 복수의 저항들 R1~R5은 전원전압단 VDD과, 스위칭 소자 P1~P5 사이에 연결되어 입/출력 패드 PAD의 데이터(DQ)를 풀업 전압으로 터미네이션 한다.
그리고, 복수의 스위칭 소자 P1~P5는 복수의 저항 R1~R5과 입/출력 패드 PAD 사이에 연결되며 풀업 코드신호 PU<0:4>에 의해 선택적으로 턴 온 된다. 복수의 스위칭 소자 P1~P5는 PMOS트랜지스터로 이루어진다. 복수의 스위칭 소자 P1~P5는 게이트 단자를 통해 캘리브레이션 코드의 비트 값에 해당하는 게이트 전압인 풀업 코드신호 PU<0:4>를 인가받는다.
또한, 복수의 저항들 R6~R10은 접지전압단 VSS과, 스위칭 소자 N1~N5 사이에 연결되어 입/출력 패드 PAD의 데이터(DQ)를 풀다운 전압으로 터미네이션 한다.
그리고, 복수의 스위칭 소자 N1~N5는 복수의 저항 R6~R10과 입/출력 패드 PAD 사이에 연결되며 풀다운 코드신호 PD<0:4>에 의해 선택적으로 턴 온 된다. 복수의 스위칭 소자 N1~N5는 NMOS트랜지스터로 이루어진다. 복수의 스위칭 소자 N1~N5는 게이트 단자를 통해 캘리브레이션 코드의 비트 값에 해당하는 게이트 전압인 풀다운 코드신호 PD<0:4>를 인가받는다.
이러한 종래의 온 다이 터미네이션 장치는 복수개의 터미네이션 저항들 R1~R10을 구비한다. 여기서, 터미네이션 저항들 R1~R10의 개수는 캘리브레이션 코드의 비트 수에 따라 가감된다.
캘리브레이션 코드는 ZQ 캘리브레이션(ZQ calibration) 과정에서 생성된 이진 코드이며, 이러한 캘리브레이션 코드를 이용하여 터미네이션 저항을 제어한다.
도 2는 도 1에 도시된 종래의 온 다이 터미네이션 장치에서 캘리브레이션 코드에 의해 형성되는 터미네이션 저항의 특성을 도시한 그래프이다.
도 2를 참조하면, 캘리브레이션 코드에 따라 복수의 스위칭 소자 P1~P5, N1~N5가 선택적으로 턴 온 되어 전류 패스가 형성된 저항 R1~R10의 총 합산 병렬 저항값이 터미네이션 저항이 된다.
5 비트의 캘리브레이션 코드를 이용하면 '00010'에서 '11110'까지 15개의 이진 코드에 의해 저항 R1~R5, 저항 R6~R10를 순차적으로 입/출력 패드 PAD에 쇼트(short) 또는 오픈(open) 시키게 된다.
따라서, 타겟(Target) 저항에 따라 다른 코드를 온 다이 터미네이션 장치에 입력함으로써 트랜지스터나 저항의 변화에도 일정한 타겟 저항값을 유지할 수 있도록 한다.
여기서, 저항 R1~R5, 저항 R6~R10은 설정 방식에 따라 상대적인 저항비가 결정된다. 대표적으로 사용되는 방식이 풀업 코드신호 PU와 풀다운 코드신호 PD의 각 비트(bit)의 저항이 같은 값을 가지는 이퀄 웨이팅(equal weighting) 방식이다.
이퀄 웨이팅 방식은 저항 R1~R10을 비저항(ρ)이 동일한 저항 층으로 형성하기 때문에 공정 변수 등에 의한 저항값 변동이 작은 장점이 있으나, N 개의 저항을 병렬로 연결할 경우 생성되는 저항값의 수가 N 개에 불과하다는 단점이 있다.
이러한 단점을 보완하기 위한 방식이 각 비트의 저항값을 1/2 씩 줄여나가는 바이너리 웨이팅(binary weighting) 방식이다.
즉, 저항 R1의 저항값이 R이면, 저항 R2는 1/2R, 저항 R3는 1/4R, 저항 R4는 1/8R의 저항값을 갖는다. 이러한 바이너리 웨이팅 방식은 N개의 저항으로 2N-1개의 저항값을 만들 수 있다는 장점이 있으나, 다양한 값의 저항을 생성해야하므로 하나의 저항체만으로 구성이 어려운 단점이 있다.
즉, 동일한 비저항을 갖는 저항 층의 면적 또는 길이를 조절하여 서로 다른 저항값을 형성할 경우 저항값이 가장 큰 저항에 비해 저항값이 가장 작은 저항이 너무 작아진다거나, 반대로 저항값이 작은 저항에 비해 저항값이 가장 큰 저항이 너무 커지게 된다.
따라서, 저항값이 작은 저항은 비저항이 작은 저항 층으로 형성하고, 저항값이 큰 저항은 비저항이 큰 저항 층으로 형성하는 것이 면적이나 비용면에서 효율적이다.
일반적으로 온 다이 터미네이션 장치는 각 레그(Leg)의 저항이 상위 비트 레그 저항의 절반값을 가지는 바이너리 타입(Binary type)으로 설계된다.
이러한 바이너리 타입의 온 다이 터미네이션 장치는 온 다이 터미네이션 저항의 타켓팅(Targeting)을 위해 ZQ 캘리브레이션 동작시 비트 카운터(Bit counter)를 이용하여 타겟 저항에 맞는 코드를 생성하게 된다.
즉, 일정한 외부 저항에 대하여 비트 카운터를 이용하여 외부 저항과 풀업 온 다이 터미네이션 저항값이 같아지는 코드를 생성한다. 이후에, 입/출력 패드 PAD와 동일한 구조를 갖는 온 다이 터미네이션 회로의 풀업 회로에 생성된 코드를 입력하고 풀업 저항과 같은 저항값의 풀다운 저항 코드를 생성하게 된다. 이렇게 생성된 풀업 코드와 풀 다운 코드를 입/출력 패드 PAD에 사용하게 된다.
이와 같이, 특정한 저항에 따라 풀업/풀다운 회로의 입력 코드를 생성하는 것을 캘리브레이션(Calibration) 이라 한다.
종래의 온 다이 터미네이션 장치는 온 다이 터미네이션 회로의 비트 수와 동일한 비트의 카운터를 이용하여 코드를 순차적으로 증감시키며 동일한 저항값을 갖는 방식으로 캘리브레이션 하게 된다.
예를 들어, 바이너리 타입의 온 다이 터미네이션 장치는 01, 10, 11..과 같이 코드를 늘려갈수록 120Ω, 60Ω, 40Ω..과 같이 저항이 감소하게 되는데 이렇게 N 비트 코드에 변화를 주면서 고정된 외부 저항과 내부 저항을 동일하게 맞추는 캘리브레이션 동작을 수행하게 된다.
그런데, 이러한 경우 캘리브레이션 동작을 수행하기 위한 카운터는 클록 CLK에 동기 하여 동작하게 되는데, 캘리브레이션 동작을 위해 할당된 클록(CLK)의 수가 원하는 타겟 저항의 코드를 찾아가기 위한 클록 수보다 적을 경우 캘리브레이션 동작이 정상적으로 이루어지지 않게 된다.
즉, 온 다이 터미네이션 회로의 초기 상태에 따라 캘리브레이션 동작을 위해 할당된 클록(CLK)의 수가 부족하게 되어 저항이 타겟팅 되지 못하고 저항 타겟팅 불량이 발생하게 된다.
본 발명의 실시예는 지정된 클록 수 내에서 타겟 저항을 만족하는 코드를 생성하기 위해 이분법을 이용하여 온 다이 터미네이션 코드를 생성함으로써 저항 타겟팅(Targeting) 불량을 개선할 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 온 다이 터미네이션 장치는, 복수의 저항들과, 풀업 코드신호와 풀다운 코드신호에 따라 복수의 저항들을 선택적으로 연결시키는 복수의 스위칭 소자들을 포함하는 온 다이 터미네이션부; 및 가용 코드의 중간값을 이용하여 측정된 저항이 타겟 저항보다 큰지 작은지의 여부에 따라 각 비트의 코드를 결정하고, 해당 비트의 입력값을 토글링하며 하위 비트의 코드값을 결정하여 풀업 코드신호와 풀다운 코드신호를 생성하는 코드 생성부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 코드 생성 방법은, 풀업 코드신호에 따라 저항 분할된 값과 기준전압을 비교하여 제 1비교신호를 출력하는 단계; 제 1비교신호를 래치 및 토글링하여 풀업 코드신호의 각 비트 값을 생성하는 단계; 풀업 코드신호와 풀다운 코드신호에 따라 저항 분할된 값과 기준전압을 비교하여 제 2비교신호를 출력하는 단계; 및 제 2비교신호를 래치 및 토글링하여 풀다운 코드신호의 각 비트 값을 생성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 지정된 클록 수 내에서 타겟 저항을 만족하는 코드를 생성하기 위해 이분법을 이용하여 온 다이 터미네이션 코드를 생성함으로써 저항 타겟팅(Targeting) 불량을 개선할 수 있도록 한다.
둘째, 보다 정확한 캘리브레이션을 위해 온 다이 터미네이션의 비트 수가 증가할 경우에도 캘리브레이션에 사용되는 클록은 증가한 비트 수만큼만 증가하게 된다.
셋째, 보다 빠른 캘리브레이션이 가능하도록 한다.
넷째, 온 다이 터미네이션의 비트 수에 따라 캘리브레이션에 사용되는 클록이 고정되어 설계 단계부터 이를 반영하게 되면 필요한 경우 캘리브레이션 된 저항을 검증하는 등 클록의 활용이 가능해 지게 되는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 온 다이 터미네이션 장치에 관한 구성도.
도 2는 종래의 온 다이 터미네이션 장치에서 캘리브레이션 코드에 의해 형성되는 터미네이션 저항의 특성을 도시한 그래프.
도 3은 본 발명의 실시예에 따른 온 다이 터미네이션 장치에 관한 구성도.
도 4는 도 3의 코드 제어부에 관한 상세 회로도.
도 5는 종래기술과 본 발명의 실시예에 따른 코드 생성 방식을 비교한 그래프.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
온-다이 터미네이션 장치는 칩 외부의 저항에 따라 내부의 저항을 변화시켜 내부 및 외부 저항의 불일치에 따른 반사파 등의 사이드 이펙트(Side effect)를 감소시키기 위한 회로로 입/출력 패드에 사용하게 된다.
이러한 온-다이 터미네이션 장치는 다수의 트랜지스터에 연결된 저항으로 구성되어 있으며, 외부 저항의 변화 또는 타겟 저항의 변화에 따라 일부 트랜지스터를 켜고 끔으로써 전체적인 저항값을 맞추게 된다.
이때, 트랜지스터를 선택적으로 켜고 끄는 캘리브레이션(Calibration) 동작에 의해 타겟 저항을 매칭 시키게 되는데, 본 발명의 실시예는 저항 타켓팅(Targeting)을 위한 온-다이 터미네이션 동작 및 원하는 코드를 생성하기 위한 회로에 사용될 수 있다.
도 3은 본 발명의 실시예에 따른 온 다이 터미네이션 장치에 관한 구성도이다.
본 발명의 실시예에 따른 온 다이 터미네이션 장치는, 코드 생성부(100)와, 온 다이 터미네이션부(200)를 포함한다.
여기서, 코드 생성부(100)는 저항 조정부(110,120)와, 비교부(130,140) 및 코드 제어부(150,160)를 포함한다.
저항 조정부(110)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P6와, 저항 R11 및 외부 저항 R12을 포함한다. PMOS트랜지스터 P6는 게이트 단자를 통해 풀업 코드신호 PU<0:4>가 인가된다.
저항 조정부(120)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P7와, 저항 R11,R12 및 NMOS트랜지스터 N6를 포함한다. PMOS트랜지스터 P7는 게이트 단자를 통해 풀업 코드신호 PU<0:4>가 인가된다. 그리고, NMOS트랜지스터 N6는 게이트 단자를 통해 풀다운 코드신호 PD<0:4>가 인가된다.
비교부(130)는 일 단자를 통해 VDD/2 전압을 인가받고, 타 단자가 저항 R11,R12의 공통 연결 노드와 연결된다. 여기서, VDD는 전원전압을 의미한다. 이러한 비교부(130)는 VDD/2 전압과 저항 조정부(110)의 출력을 비교하여 코드 제어부(150)에 비교신호 CON를 출력한다.
비교부(140)는 일 단자를 통해 VDD/2 전압을 인가받고, 타 단자가 저항 R13,R14의 공통 연결 노드와 연결된다. 이러한 비교부(140)는 VDD/2 전압과 저항 조정부(120)의 출력을 비교하여 코드 제어부(160)에 비교신호 CON를 출력한다.
코드 제어부(150)는 비교부(130)의 출력에 따라 풀업 코드신호 PU<0:4>를 생성한다. 그리고, 코드 제어부(160)는 비교부(140)의 출력에 따라 풀다운 코드신호 PD<0:4>를 생성한다.
또한, 온 다이 터미네이션부(200)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P8, 저항 R15,R16 및 NMOS트랜지스터 N7을 포함한다. 여기서, PMOS트랜지스터 P8, NMOS트랜지스터 N7은 스위칭 소자에 해당한다.
PMOS트랜지스터 P8는 게이트 단자를 통해 풀업 코드신호 PU<0:4>가 인가된다. 그리고, NMOS트랜지스터 N7는 게이트 단자를 통해 풀다운 코드신호 PD<0:4>가 인가된다. 저항 R15,R16의 공통 연결 노드는 입/출력 패드 PAD와 연결된다.
온 다이 터미네이션부(200)는 상위 비트의 저항값(PMOS트랜지스터 P8의 저항+Passive 저항 R15)이 하위 비트의 저항값의 1/2가 되도록 구성한다. 온 다이 터미네이션부(200)는 해당 비트의 게이트 단자에 코드를 입력함으로써 저항을 병렬로 연결하는 것과 같은 효과를 가지게 된다.
도 4는 도 3의 코드 제어부(150,160)에 관한 상세 회로도이다. 코드 제어부(150)와 코드 제어부(160)은 그 회로 구성이 동일하므로 본 발명에서는 코드 제어부(150)를 그 실시예로 설명하기로 한다.
코드 제어부(150)는 래치부(151,152)와, 디코더(153,154) 및 카운터(155)를 포함한다.
여기서, 래치부(151,152)는 클록 CLK에 동기하여 래치 동작을 수행하는 SR 래치로 이루어지는 것이 바람직하다.
래치부(151)는 S, R 단자의 입력 값에 따라 입력단자 D로 입력되는 비교신호 CON를 래치하여 출력단자 Q, /Q로 출력한다.
래치부(151)의 S 단자에는 카운터(155)로부터 인가되는 카운트 값이 입력되고, R 단자는 셀프 리프레쉬 신호 S_REF가 인가된다.
그리고, 래치부(152)는 S, R 단자의 입력 값에 따라 입력단자 D로 입력되는 디코더(153)의 출력을 래치하여 출력단자 Q, /Q로 출력한다.
래치부(152)의 S 단자에는 카운터(155)로부터 인가되는 카운트 값이 입력되고, R 단자는 셀프 리프레쉬 신호 S_REF가 인가된다.
그리고, 출력단자 Q, /Q로 출력되는 데이터는 서로 보수 관계를 갖는다.
첫 번째 단에 연결된 래치부(151)는 비교부(130)으로부터 인가되는 비교신호 CON를 입력단자 D로 입력받고, 두 번째, 또는 그 뒷 단에 연결된 래치부(152)는 앞 단의 디코더(153)의 출력이 입력단자 D에 입력된다.
각각의 래치부(151,152)의 출력인 풀업 코드신호 PU<0:4>는 이와 대응하는 디코더(153,154)와 저항 조정부(110,120) 및 온 다이 터미네이션부(200)에 출력된다.
디코더(153,154)는 비교신호 CON의 제어에 따라 래치부(151,152)의 출력을 디코딩하여 출력한다.
여기서, 래치부(151,152)는 각 비트에 입력되는 입력단자 D가 카운터(155)를 이용하여 각 비트에 해당하는 입력만 받고 입력된 데이터를 유지하도록 한다.
도 4에서는 설명의 편의성을 위해 2개의 래치부(151,152)와 2개의 디코더(153,154) 만을 도시하였으나, 본 발명은 이에 한정되는 것이 아니며 5 개의 코드 신호가 필요한 경우 래치부(151,152)와 디코더(153,154)도 각각 5개씩 구비되는 것이 바람직하다.
또한, 카운터(155)는 클록 CLK의 개수를 카운트하여 그 카운트 된 값을 각각의 래치부(151,152)에 출력한다.
이러한 구성을 갖는 본 발명의 실시예에 따른 동작 과정을 설명하면 다음과 같다.
먼저, 코드 생성부(100)는 외부저항 R12에 맞는 풀업 코드신호 PU<0:4>를 먼저 설정하고, 이 풀업 코드신호 PU<0:4>로 재현된 저항에 맞는 풀다운 코드신호 PD<0:4>를 설정하게 된다.
비교부(130)는 저항 조정부(110)의 출력전압과 VDD/2 전압을 비교하여 비교신호 CON를 출력한다. 예를 들어, 비교부(130)는 저항 조정부(110)의 출력 전압이 기준전압인 VDD/2 보다 적으면 비교신호 CON를 "0"로 출력하고, 기준전압 VDD/2 보다 크면 비교신호 CON를 "1"으로 출력한다.
마찬가지로, 비교부(140)는 저항 조정부(120)의 출력전압과 VDD/2 전압을 비교하여 비교신호 CON를 출력한다. 예를 들어, 비교부(140)는 저항 조정부(120)의 출력 전압이 기준전압인 VDD/2 보다 적으면 비교신호 CON를 "0"로 출력하고, 기준전압 VDD/2 보다 크면 비교신호 CON를 "1"으로 출력한다.
만약, 온 다이 터미네이션부(200)가 정상적으로 동작한다면 저항이 매칭되는 코드가 입력되어 입/출력 패드 PAD에 연결된 풀업/풀다운 레그(Leg)의 저항이 동일해 지게 되어 입/출력 패드 PAD의 바이어스(Bias) 레벨이 VDD/2로 맞춰지게 된다.
이렇게 풀업/풀다운 저항을 동일하게 매칭시키기 위해 저항 조정부(110)의 외부 저항 R12, 외부 전압(VDD)를 이용하여 P 레그(Leg)의 입력 코드를 매칭시킨다. 이후에, 저항 조정부(120)를 통해 P 레그(Leg)의 저항에 맞는 N 레그(Leg)의 입력 코드를 설정하게 된다.
실제 칩에서 사용되는 온 다이 터미네이션부(200)는 풀업/풀다운부를 동시에 사용하게 되는데 풀업/풀다운 동작에 사용되는 코드를 각각 따로 매칭시키게 된다.
여기서, N 레그와 P 레그의 저항 구성이 어떻게 되느냐 또는 트랜지스터나 패시브(Passive) 저항의 변화에 따라 풀업 코드신호 PU 또는 풀다운 코드신호 PD가 달라질 수 있다.
예를 들어, NMOS트랜지스터 N6의 문턱전압(Vt)이 감소하고 PMOS트랜지스터 P7의 문턱전압(Vt)이 증가한다면 동일한 전류를 흘리기 위해서 NMOS트랜지스터 N7는 적게 PMOS트랜지스터 P8는 많이 동작을 시켜줘야 한다.
즉, PMOS트랜지스터 P7와 NNOS트랜지스터 N6의 문턱전압(Vt) 변화에 의한 틀어짐을 최소화하기 위해 풀업 코드신호 PU를 먼저 설정하고 풀업 코드신호 PU에 맞춰 풀다운 코드신호 PD를 설정하게 된다.
저항 조정부(110)는 PMOS트랜지스터 P6, 저항 R11로 구성된 P 레그와 외부 저항 R12로 구성된다.
비교부(130,140)는 기준전압인 VDD/2와 저항 조정부(110,120)의 전압 레벨을 비교하며 두 입력전압의 레벨이 동일해질 때까지 코드를 비교하여 캘리브레이션 동작 완료의 여부를 결정하게 된다.
래치부(151)에 비교신호 CON가 "1"로 입력되고, 카운터(155)의 출력이 S 단자(Set 단자)에 입력되면 이후의 래치부(152)는 동일한 출력을 유지하여 해당 비트의 코드값을 유지하게 된다. 하위 비트는 자동으로 "1"로 세팅되어 각 클록마다 1 비트의 코드를 결정하게 된다.
코드 제어부(150,160)는 가용 코드의 중간값 <100000>을 입력하여 측정된 저항이 타겟 저항보다 클 경우 <0> 비트 입력 값을 유지하고, <1> 비트는 "1"을 입력하게 된다.
반면에, 코드 제어부(150,160)는 가용 코드의 중간값 <100000>을 입력하여 측정된 저항이 타겟 저항보다 작을 경우 <0> 비트는 "0"을 입력하고, <1> 비트는 "1"을 입력하게 된다.
이렇게 저항 측정값에 따라 해당하는 비트의 입력 값을 토글링(Toglling) 하면서 하부 비트의 입력 값을 "1"로 입력하게 된다. 하위 비트의 입력 값을 "1"로 설정한다는 것은 추가적인 저항을 병렬로 연결해서 출력 저항을 낮춘다는 것이다.
예를 들어, 종래의 비트 카운트 방식은 비트 신호가 100000, 100001, 100010...으로 변하게 된다. 즉, 코드 신호가 카운터에 의해 1 단계식 증가하게 된다. 비트 카운트 방식의 경우 한번에 1/2N 만큼의 저항값을 변경시키며 캘리브레이션 동작을 수행하게 된다.
하지만, 본 발명의 실시예에 따른 이분법 방식은 코드 제어부(150,160)의 래치부(151,152)에 의해 비트 신호가 10000, 11000, 11100...으로 변하게 된다.
즉, 코드 제어부(150,160)의 토글러(Toggler) 방식은 코드의 입력시 출력전압이 기준전압과 대비하여 크면 하위 비트를 토글링하고, 적으면 해당 비트와 하위 비트를 동시에 토글링하게 된다.
따라서, 이분법에 의한 토글러 방식의 경우 한 번의 동작시 캘리브레이션 범위의 1/2, 1/4, 1/8,...1/2N 만큼의 저항값을 변경시키게 된다.
N 비트로 구성된 온 다이 터미네이션부(200)를 캘리브레이션 하기 위해 1 클록에 1 비트를 토글링 시킨다면 캘리브레이션의 최대 시간(Maximum time)은 N 비트 이하가 된다.
여기서, 가용 코드의 중간값 <10000>은 디폴트 세팅(Default setting)으로 래치부(151)에 입력된다. 초기 설계시 타겟 저항에 맞추기 위한 매칭 코드의 기본값을 11000에 맞추는 경우 코드 10000을 가용 코드의 중간값으로 설정하게 된다.
만약, 5 비트의 코드를 사용하는 경우 10000~11111 코드를 사용하게 된다. 최상위 비트는 항상 고정 되도록 설정을 하고, "11101" 이라는 코드를 설정하기 위해 본 발명의 실시예에서는 4 번의 동작으로 해당 코드를 찾아가게 되어 빠른 캘리브레이션 동작이 가능하도록 한다.
예를 들어, 10000, 크다, 11000, 작다, 10100, 크다, 10110, 작다, 10101...이런 방식으로 각 클록마다 1 비트의 코드값을 결정할 수 있으므로, n 비트의 클록만 필요하게 된다.
저항이 클 경우는 추가적인 감소를 위해 해당 비트를 유지하고, 하위 비트를 "1"로 세팅하게 되며, 저항이 작은 경우는 해당 비트를 "0"으로 하고 하위 비트를 "1"로 세팅하게 된다.
참고로, 종래의 비트 카운트 방식의 경우 10000, 10001, 10010...11111의 방식으로 13 번의 동작이 필요하게 된다. 즉, 기존의 비트 카운트 방식의 경우 1 클록 당 1 코드에 대한 비교가 이루어지므로, 매칭 코드를 찾기 위해 사용되는 클록(CLK)은 코드값 자체에 의해 결정된다.
또한, 타겟 저항은 제품의 특성에 따라 고객의 요구에 따라 셋업 될 수 있다. 그리고, 고정된 외부 저항 R12의 저항값은 모듈 레벨(Module level)에서 결정된다. 즉, 제품의 스펙이나 사용되는 모듈의 특성에 따라 외부 저항값이 결정되고 입/출력 패드 PAD와 접지전압 VSS 사이의 외부 저항에 따라 온 다이 터미네이션 장치의 타겟 저항이 결정된다.
도 5는 5비트 온 다이 터미네이션에서 <11101> 이라는 코드를 생성하기 위해 클록(CLK)에 따라 온 다이 터미네이션 회로에 입력되는 저항값을 나타낸다.
중간 코드로부터 필요한 코드의 차가 클수록 종래의 비트 카운터를 이용한 순차적인 방식의 캘리브레이션의 경우 많은 시간이 소모된다.
하지만, 본 발명의 실시예에 따른 이분법을 이용하게 되면 중간 코드와 필요한 코드의 차에 관계없이 n-비트 온 다이 터미네이션 회로의 경우 n 클록 내에서 코드 생성이 가능하게 된다.
예를 들어, 기존의 비트 카운터를 이용한 순차적 방식의 경우 5 비트 온 다이 터미네이션의 경우 가용 코드가 0~31까지의 32개 코드로 중간값에서 순차적으로 코드를 증감시켜 풀업/풀다운 코드를 생성하게 된다. 이때, 워스트(Worst)한 경우 16 클록이 필요하게 된다.
또한, "11101" 이라는 코드를 결정하기 위해 기존의 비트 카운터 방식은 11101-10000(시작점)=1101(2)=13 클록이 필요하게 된다.
하지만, 본 발명의 실시예에 따른 이분법으로 코드를 생성할 경우 어느 코드를 사용하든지 간에 5 클록 내에서 코드를 생성할 수 있게 된다. 이러한 본 발명의 실시예는 캘리브레이션 동작을 기존의 코드 증가 방식이 아닌 이분법으로 변경하여 캘리브레이션 동작에 필요한 시간(Maximum time)을 줄이고 캘리브레이션 동작의 예측이 가능하도록 한다.
즉, n 비트를 갖는 온 다이 터미네이션에서 순차적인 코드의 생성은 워스트한 경우 2(n-1) 클록이 필요하게 되고, 본 발명의 실시예에 따른 이분법을 사용하여 코드를 생성하는 경우 n 클록이 소모된다.
한편, 본 발명의 실시예는 발명의 이해를 돕기 위해 5비트 온 다이 터미네이션 장치를 그 일례로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 5 비트 이외에 다른 비트를 갖는 온 다이 터미네이션 장치에 적용될 수도 있다.

Claims (22)

  1. 복수의 저항들과, 풀업 코드신호와 풀다운 코드신호에 따라 상기 복수의 저항들을 선택적으로 연결시키는 복수의 스위칭 소자들을 포함하는 온 다이 터미네이션부; 및
    가용 코드의 중간값을 이용하여 측정된 저항이 타겟 저항보다 큰지 작은지의 여부에 따라 각 비트의 코드를 결정하고, 해당 비트의 입력값을 토글링하며 하위 비트의 코드값을 결정하여 상기 풀업 코드신호와 상기 풀다운 코드신호를 생성하는 코드 생성부를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  2. 제 1항에 있어서, 상기 코드 생성부는 상기 풀업 코드신호와 상기 풀다운 코드신호가 각각 N 비트인 경우(N은 자연수) N 클록 내에서 상기 풀업 코드신호와 상기 풀다운 코드신호가 생성되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  3. 제 1항에 있어서, 상기 코드 생성부는
    상기 풀업 코드신호에 따라 전원전압과 외부 저항에 대응한 저항을 분할하는 제 1저항 조정부;
    상기 풀업 코드신호, 상기 풀다운 코드신호에 따라 상기 전원전압과 저항들에 대응한 저항을 분할하는 제 2저항 조정부;
    상기 제 1저항 조정부의 출력과 기준전압을 비교하여 제 1비교신호를 출력하는 제 1비교부;
    상기 제 2저항 조정부의 출력과 상기 기준전압을 비교하여 제 2비교신호를 출력하는 제 2비교부;
    상기 제 1비교신호의 출력을 래치 및 토글링하여 상기 풀업 코드신호의 각 비트 값을 생성하는 제 1코드 제어부; 및
    상기 제 2비교신호의 출력을 래치 및 토글링하여 상기 풀다운 코드신호의 각 비트 값을 생성하는 제 2코드 제어부를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  4. 제 3항에 있어서, 상기 제 1코드 제어부는
    클록을 카운팅하여 카운트 된 클록을 출력하는 제 1카운터;
    상기 제 1카운터의 출력에 따라 상기 제 1비교신호를 래치하여 상기 풀업 코드신호를 생성하는 제 1래치부; 및
    상기 제 1비교신호에 따라 상기 제 1래치부의 출력을 디코딩하는 제 1디코더를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  5. 제 4항에 있어서, 상기 제 1래치부와 상기 제 1디코더의 후단에 연결되어 상기 제 1카운터의 출력에 따라 래치 및 토글링 동작을 수행하여 상기 풀업 코드신호를 생성하는 복수의 래치부와 복수의 디코더를 더 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  6. 제 4항에 있어서, 상기 제 1래치부는 SR 래치인 것을 특징으로 하는 온 다이 터미네이션 장치.
  7. 제 4항에 있어서, 상기 제 1래치부는
    상기 제 1카운터의 출력에 따라 세트 단자가 활성화되고 상기 제 1비교신호가 "1"로 인가될 경우 해당 비트의 코드값을 유지하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  8. 제 4항에 있어서, 상기 제 1래치부는
    상기 제 1카운터의 출력에 따라 세트 단자가 활성화되고 상기 제 1비교신호가 "0"으로 인가될 경우 해당 비트의 코드값을 "0"으로 세팅하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  9. 제 3항에 있어서, 상기 제 2코드 제어부는
    클록을 카운팅하여 카운트 된 클록을 출력하는 제 2카운터;
    상기 제 2카운터의 출력에 따라 상기 제 2비교신호를 래치하여 상기 풀다운 코드신호를 생성하는 제 2래치부; 및
    상기 제 2비교신호에 따라 상기 제 2래치부의 출력을 디코딩하는 제 2디코더를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  10. 제 9항에 있어서, 상기 제 2래치부와 상기 제 2디코더의 후단에 연결되어 상기 제 2카운터의 출력에 따라 래치 및 토글링 동작을 수행하여 상기 풀다운 코드신호를 생성하는 복수의 래치부와 복수의 디코더를 더 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  11. 제 9항에 있어서, 상기 제 2래치부는 SR 래치인 것을 특징으로 하는 온 다이 터미네이션 장치.
  12. 제 9항에 있어서, 상기 제 2래치부는
    상기 제 2카운터의 출력에 따라 세트 단자가 활성화되고 상기 제 2비교신호가 "1"로 인가될 경우 해당 비트의 코드값을 유지하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  13. 제 9항에 있어서, 상기 제 2래치부는
    상기 제 2카운터의 출력에 따라 세트 단자가 활성화되고 상기 제 2비교신호가 "0"으로 인가될 경우 해당 비트의 코드값을 "0"으로 세팅하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  14. 제 3항에 있어서, 상기 제 1코드 제어부와 상기 제 2코드 제어부는 셀프 리프레쉬 신호에 의해 리셋되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  15. 풀업 코드신호에 따라 저항 분할된 값과 기준전압을 비교하여 제 1비교신호를 출력하는 단계;
    상기 제 1비교신호를 래치 및 토글링하여 상기 풀업 코드신호의 각 비트 값을 생성하는 단계;
    상기 풀업 코드신호와 풀다운 코드신호에 따라 저항 분할된 값과 기준전압을 비교하여 제 2비교신호를 출력하는 단계; 및
    상기 제 2비교신호를 래치 및 토글링하여 상기 풀다운 코드신호의 각 비트 값을 생성하는 단계를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  16. 제 15항에 있어서, 상기 풀업 코드신호와 상기 풀다운 코드신호가 각각 N 비트인 경우(N은 자연수) N 클록 내에서 상기 풀업 코드신호와 상기 풀다운 코드신호가 생성되는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  17. 제 15항에 있어서, 상기 풀업 코드신호의 각 비트 값을 생성하는 단계는
    클록을 카운팅하여 카운트 된 클록을 출력하는 단계;
    상기 카운트 된 값에 따라 상기 제 1비교신호를 래치하여 상기 풀업 코드신호를 생성하는 단계;
    상기 제 1비교신호에 따라 상기 풀업 코드신호를 디코딩하는 단계를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  18. 제 17항에 있어서, 상기 풀업 코드 신호를 생성하는 단계는
    상기 카운트 된 값에 따라 세트 단자가 활성화되고 상기 제 1비교신호가 "1"로 인가될 경우 해당 비트의 코드값을 유지하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  19. 제 17항에 있어서, 상기 풀업 코드 신호를 생성하는 단계는
    상기 카운트 된 값에 따라 세트 단자가 활성화되고 상기 제 1비교신호가 "0"으로 인가될 경우 해당 비트의 코드값을 "0"으로 세팅하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  20. 제 15항에 있어서, 상기 풀다운 코드신호의 각 비트 값을 생성하는 단계는
    클록을 카운팅하여 카운트 된 클록을 출력하는 단계;
    상기 카운트 된 값에 따라 상기 제 2비교신호를 래치하여 상기 풀다운 코드신호를 생성하는 단계;
    상기 제 2비교신호에 따라 상기 풀다운 코드신호를 디코딩하는 단계를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  21. 제 20항에 있어서, 상기 풀다운 코드 신호를 생성하는 단계는
    상기 카운트 된 값에 따라 세트 단자가 활성화되고 상기 제 2비교신호가 "1"로 인가될 경우 해당 비트의 코드값을 유지하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
  22. 제 20항에 있어서, 상기 풀다운 코드 신호를 생성하는 단계는
    상기 카운트 된 값에 따라 세트 단자가 활성화되고 상기 제 2비교신호가 "0"으로 인가될 경우 해당 비트의 코드값을 "0"으로 세팅하고 하위 비트값을 "1"로 세팅하는 것을 특징으로 하는 온 다이 터미네이션 장치의 코드 생성 방법.
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* Cited by examiner, † Cited by third party
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KR20150109793A (ko) * 2014-03-21 2015-10-02 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
KR20200036701A (ko) * 2018-09-28 2020-04-07 웨스턴 디지털 테크놀로지스, 인코포레이티드 능동 저 전력 종단

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