KR20070076073A - 차동신호 통신시스템 - Google Patents

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Abstract

본 발명의 차동 신호 통신 시스템은 전송라인들에 의해 연결되는 송신회로와 수신회로를 포함한다. 송신회로는 송신 신호를 상기 제 1 전송라인으로 출력하는 제 1 출력단과, 반전된 송신 신호를 제 2 전송라인으로 출력하는 제 2 출력단을 포함하는 송신 회로를 포함한다. 여기서, 상기 송신회로는 상기 제 1 전송라인을 구동하는 제 1 트랜지스터와, 상기 제 2 전송라인을 구동하는 제 2 트랜지스터를 더 포함하여, 테스트 시 상기 제 1 출력단과 제 2 출력단이 각각 단일 종단 드라이버로 동작하도록 한다.

Description

차동신호 통신시스템{Differential Signal Communication System}
도 1은 종래기술에 따른 단일 종단 드라이버를 나타내는 회로도;
도 2는 차동 신호를 전송하는 메모리 시스템을 나타내는 개략적인 도면;
도 3은 본 발명의 일 실시예에 따른 단일 종단 드라이버를 나타내는 회로도;
도 4는 본 발명의 다른 실시예에 따른 단일 종단 드라이버를 나타내는 회로도; 그리고
도 5는 본 발명에 따른 통신 시스템의 출력 스윙폭을 나타내는 그래프이다.
본 발명은 저전압 차동 신호를 전송하는 메모리 시스템에 관한 것으로, 구체적으로는 단일 종단 드라이버로 이용가능한 차동 종단 드라이버를 포함하는 메모리 시스템에 관한 것이다.
저전압 차동 신호(Low Voltage Differential Signaling; LVDS) 통신 시스템은 송신단(driver)과 수신단을 구비한다. 송신단은 한 쌍의 차동 신호를 전송하고, 수신단(Receiver)은 수신된 두 신호의 차를 감지하여 원래의 신호로 복원한다.
메모리 시스템은 메모리 장치와 메모리 컨트롤러를 구비하며, 메모리 장치와 메모리 컨트롤러는 전송라인들로 연결되어 상호 간에 신호전달을 한다. 일반적으로 메모리 시스템은 LSDV 통신 시스템을 사용하여 신호들을 전송하며, 전송라인들은 신호들을 안정적으로 전달하기 위해 소정의 전압레벨로 종단(termination)된다.
상술한 바와 같이 저전압 차동 신호를 송수신하는 메모리 시스템을 테스트함에 있어, 차동 신호를 비교할 수 있는 입출력 단자의 부재로 인하여 차동 종단 드라이버의 두 개의 출력단 중 하나만을 이용한다. 따라서 테스트 시간이 길어지고 테스트 효율이 떨지는 문제점이 있다.
도 1은 차동 종단 드라이버의 두 개의 출력단 중 하나를 단일 종단 드라이버로 사용하는 경우 나타내는 도면이다. 도 1을 참조하면, 송신단(21)은 피모스트랜지스터들(PM1, PM2') 그리고 저항들(R1, R2')을 포함한다. 피모스트랜지스터(PM1)의 소스는 종단전압(VTT)에 연결되고, 드레인은 저항(R1)의 일단에 연결된다. 피모스트랜지스터(PM1)의 게이트는 입력신호(Vin)에 연결된다. 피모스트랜지스터(PM1)와 저항(R1)은 출력노드(ND)에 출력신호를 발생하는 드라이버(이하, 피모스 드라이버(210)이라 함)를 구성한다.
수신단(25)은 수신된 신호와 기준전압(Vref)의 차를 감지하여 원래의 신호를 복원한다. 종단저항(RT)은 일단이 전송로(23)에 연결되고 타단은 접지전압에 연결된다. 피모스 드라이버(210)와 종단저항(RT)의 저항값은 각각 50Ω이고, 전송라인(23)의 특성임피던스도 50Ω이다.
도 1에 도시된 회로에서, 종단전압(VTT)은 송신단(21)측의 피모스 드라이버(210)와 수신단(25) 측의 종단저항(RT)에 각각 1/2로 분할된다. 그런데 최근 종단 전압(VTT)이 점차 낮아지는 경향에 따라, 출력신호의 전압레벨도 낮아져 출력신호의 스윙폭이 낮아지게 된다. 종래에는 이러한 문제를 극복하기 위하여, 종단전압(VTT)과 출력노드(ND) 사이에 피모스 드라이버(210)와 병렬로 저항소자(RINS)를 연결하였다. 종단전압(VTT)의 값이 1.35V인 경우 테스트에 필요한 출력신호의 스윙폭이 800mV이라 하면, 저항 소자(RINS)의 저항값은 약 100Ω 정도가 되어야 한다(출력신호(SDOUT)의 로우레벨은 접지전압이다).
그러나, 일반적으로 차동 종단 드라이버는 기가비트(Gbps) 대의 고속 동작에 적합하도록 설계되어 있으므로, 신호전달 패스에 저항값이 큰 소자(RINS)를 부가하게 되면 기생 커패시터가 증가하여 잡음이 발생할 수 있다. 또한, 저항값이 큰 소자는 칩의 집적도 면에서 문제가 된다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위한 것으로, 테스트시 차동 종단 드라이버의 출력단들을 각각 별개로 동작하는 두 개의 단일 종단 드라이버 구성할 수 있는 차동 신호 통신 시스템을 제공하는 데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 차동 신호 통신 시스템은 제 1 및 제 2 전송라인들과; 송신 신호를 상기 제 1 전송라인으로 출력하는 제 1 출력단과, 반전된 송신 신호를 제 2 전송라인으로 출력하는 제 2 출력단을 포함하는 송신 회로; 그리고 상기 제 1 및 제 2 전송라인들을 통해 상기 송신 신호와 상기 반전된 송신 신호를 수신하는 수신회로를 포함한 다. 여기서, 상기 송신회로는 상기 제 1 전송라인을 구동하는 제 1 트랜지스터와, 상기 상기 제 2 전송라인을 구동하는 제 2 트랜지스터를 더 포함하여, 테스트 시 상기 제 1 출력단과 제 2 출력단이 각각 단일 종단 드라이버로 동작한다.
일 실시예에 있어서, 상기 제 1 출력단은 일단이 상기 제 1 전송라인에 연결되는 저항; 그리고 종단전압과 상기 저항의 타단 사이에 연결되며 게이트로 입력신호가 연결되는 제 1 피모스 트랜지스터를 포함한다.
일 실시예에 있어서, 상기 제 1 트랜지스터는 상기 종단전압과 상기 제 1 전송라인 사이에 연결되며 게이트로 상기 입력신호가 연결되는 제 2 피모스 트랜지스터이다.
일 실시예에 있어서, 상기 제 2 출력단은 일단이 상기 제 2 전송라인에 연결되는 저항; 그리고 종단전압과 상기 저항의 타단 사이에 연결되며 게이트로 입력신호가 연결되는 제 1 피모스 트랜지스터를 포함한다.
일 실시예에 있어서, 상기 제 1 트랜지스터는 상기 종단전압과 상기 제 2 전송라인 사이에 연결되며 게이트로 상기 입력신호가 연결되는 제 2 피모스 트랜지스터이다.
일 실시예에 있어서, 상기 제 2 피모스 트랜지스터의 크기는 상기 제 1 피모스 트랜지스터 크기의 오분의 일이다.
일 실시예에 있어서, 상기 제 2 트랜지스터는 상기 저항의 양단 사이에 병렬로 연결되며 게이트가 접지전압에 연결되는 제 2 피모스 트랜지스터이다.
일 실시예에 있어서, 상기 제 2 트랜지스터는 상기 저항의 양단 사이에 병렬 로 연결되며 게이트가 접지전압에 연결되는 제 2 피모스트랜지스터이다.
일 실시예에 있어서, 상기 제 2 피모스트랜지스터의 크기는 상기 제 1 피모스트랜지스터 크기의 이분의 일이다.
일 실시예에 있어서, 상기 송신회로는 메모리 장치이고 상기 수신회로는 메모리 컨트롤러이다.
일 실시예에 있어서, 상기 송신회로는 메모리 컨트롤러이고 상기 수신기는 메모리장치이다.
이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한 동일하거나 유사한 구성 요소를 나타낸다.
(실시예)
도 2는 차동신호를 송신하는 메모리 시스템을 개략적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 시스템은 송신단(11)과 수신단(15), 전송 라인들(Transmission lines: 13a, 13b) 그리고 상기 전송 라인들(13a, 13b) 각각에 연결된 종단 저항(RT)을 포함한다. 즉, 전송라인(13a)으로 전송하고자 하는 신호를 전송하고, 전송라인(13b)으로는 상기 전송 신호의 반전 신호를 전송한다.
종단저항(RT)들은 차동 신호(VDOUT, /VDOUT)의 안정적 전달을 위해 반사파를 흡수하여 신호의 충실도(Signal integrity)를 높인다. 종단저항(RT)들 각각의 일단은 전송라인들(13a, 13b)에 연결되고, 종단저항(RT)들 각각의 타단은 종단전압(VTT)에 연결된다.
송신단(11)은 차동 종단 드라이버(Differential-ended Driver)로, 피모스트랜지스터들(MP1, MP2, MP3)과, 저항들(R1, R2), 엔모스트랜지스터들(MN1, MN2, Mn3, MN4)을 포함한다. 엔모스트랜지스터(MP1)와 저항(R1) 그리고 피모스트랜지스터(MN1)는 제 1 출력단(110)을 구성한다. 제 1 출력단은 입력신호(Vin)에 응답하여 전송라인(13a)에 송신신호(VDOUT)을 출력한다. 또한, 엔모스트랜지스터(MP2)와 저항(R2) 그리고 피모스트랜지스터(MN2)는 제 2 출력단(111)을 구성한다. 제 2 출력단은 반전입력신호(/Vin)에 응답하여 전송라인(13a)에 송신신호의 반전신호(/VDOUT)를 출력한다.
이하, 도 3 및 도 4를 참조하여, 테스트 시 차동 종단 드라이버의 제 1 출력단(110)과 제 2 출력단(111)을 각각 단일 종단 드라이버로 동작하도록 하는 회로 구성에 대해 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따라 단일 종단 드라이버를 나타내는 회로도이다. 도 3을 참조하면, 도 2에 도시된 메모리 시스템의 테스트 시, 제 1 출력단(110)을 단일 종단 드라이버로 구성한 회로도가 도시되어 있다. 도면에는 편의상 제 1 출력단만을 도시하였으나, 제 2 출력단도 동일하게 구성된다.
종단전압(VTT)과 출력노드(ND1) 사이에 직렬로 연결된 피모스트랜지스터(PM1)와 저항(R1)은 피모스 드라이버(310)를 구성한다. 피모스 드라이버(310)는 입력신호(Vin)에 응답하여 단일 종단 신호(SDOUT)를 전송라인(13a)에 출력한다. 도 2의 회로에서 아래쪽의 엔모스트랜지스터들(MN1, MN2, MN4)을 모두 디스에이블시키고, 종단전압(VTT)와 출력노드(ND1) 사이에 피모스트랜지스터(PM4)를 연결하면 도 3과 같은 회로를 얻을 수 있다. 다시 설명하면, 엔모스트랜지스터들(MN1, MN2, MN4)을 디스에이블시킨 상태에서, 도 2의 인버터회로(피모스트랜지스터(MP3), 엔모스트랜지스터(MN3))의 출력을 제 1 출력노드(ND1) 및 제 2 출력노드(ND2)에 각각 연결한다고 가정하자. 이 때, 피모스트랜지스터(MP3)는 저항(R1)을 트리밍하기 위한 피모스트랜지스터(MP1)로 대체할 수 있다. 또한, 엔모스트랜지스터(MN3)는 수신측(25)의 종단저항(RT)을 접지전압에 연결된 풀다운 저항(R4)으로 구성하여 대체할 수 있다. 따라서, 제 1 및 제 2 출력단에 별도의 인버터를 연결할 필요 없이, 도 3과 같이 회로를 구성할 수 있다.
피모스트랜지스터(PM4)는 피모스트랜지스터(PM1)에 비해 작은 크기(예를 들면, 1/5 크기)의 트랜지스터를 사용하여, 종단전압(VTT)과 제 1 출력노드(ND1) 사이에 피모스드라이버(310)에 병렬로 연결된다. 이는 낮은 종단전압(VTT) (예를 들면, 1.35V)으로 인해 작아진 출력레벨을 테스트 시 필요한 출력레벨 (예를 들면 800mV)에 맞추기 위함이다. 즉, 상기 피모스드라이버(310)에 병렬 저항 성분을 연결하여 출력신호의 스윙폭이 800mV(출력신호의 로우 레벨을 접지전압으로 할 경우)가 되도록 하기 위함이다. 테스트 시, 피모스트랜지스터(PM4)의 게이트에는 입력신호(Vin)가 연결된다.
도 4는 본 발명의 다른 실시예에 따른 단일 종단 드라이버를 나타내는 회로도이다. 도 4를 참조하면, 단일 종단 드라이버의 구성은 도 3에 도시된 단일 종단 드라이버와 동일하다. 다만, 피모스트랜지스터(PM5)는 도 3의 피모스트랜지스터(PM4)와 달리 저항(R1)의 양단에 병렬 연결된다. 테스트시 피모스트랜지스터(PM5) 의 게이트가 접지전압에 연결된다. 피모스트랜지스터(PM5)의 크기는 피모스트랜지스터(MP1)보다 작고 피모스트랜지스터(MP4)보다 크다. 예를 들어, 피모스트랜지스터(MP1)의 크기의 크기를 '1' 이라 하면, 피모스 트랜지스터(MP4)의 크기는 '1/5'이고, 피모스트랜지스터(MP5)의 크기는 '1/2'이다. 도 2의 제 2 출력단(111) 역시 제 1 출력단과 동일하게 구성할 수 있다.
종래기술과 달리, 도 3 및 도 4에 단일 종단 드라이버들은 테스트시 필요한 출력레벨을 올리기 위한 저항 성분으로, 종래기술에 따른 피모스트랜지스터(MP2)에 비해 크기가 작은 피모스트랜지스터들(MP4, MP5)을 사용하여 회로를 구성한다. 따라서, 도 3 및 도 4에 도시된 회로들은 집적도 면에서 유리하다. 또한, 종래기술에 비해, 크기가 작은 피모스트랜지스터들(MP4, MP5)을 신호전달 패스에 연결함으로써 피모스트랜지스터들(MP4, MP5)에 기인하는 기생 커패시터들(Cp)의 크기도 작아진다. 따라서, 전송라인의 기생 커패시터에 의한 노이즈를 줄이고 신호의 충실도를 높일 수 있다.
도 5 차동 종단 드라이버를 두 개의 단일 종단 드라이버로 구성한 경우에 출력신호(SDOUT)를 시뮬레이션한 그래프이다. 도 5는 종단전압이 1.35V이고, 종단저항의 값은 50Ω이며, 500Mbps의 동작속도로 동작하는 경우에 출력신호(SDOUT)를 나타낸다. 도 5를 참조하면, 출력신호의 스윙폭이 테스트에 필요한 출력레벨인 800mV로 나타남을 알 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예 들에 한정되지 않는다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있으며, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석하여야 한다.
상술한 바와 같이 본 발명에 따르면, 차동 종단 드라이버를 테스트 시 두 개 단일 종단 드라이버로 구성함에 있어, 크기가 작은 피모스트랜지스터들(MP4, MP5)을 사용하여 회로를 구성하므로 집적도 면에서 유리하다.
또한, 신호전달 패스에 상대적으로 크기가 작은 피모스트랜지스터들(MP4, MP5)을 연결함으로써, 피모스트랜지스터들에 기인한 기생 커패시터들(Cp)의 크기도 작아지므로 신호의 노이즈를 줄이고 신호의 충실도를 높일 수 있다.

Claims (11)

  1. 제 1 및 제 2 전송라인들과;
    송신 신호를 상기 제 1 전송라인으로 출력하는 제 1 출력단과, 반전된 송신 신호를 상기 제 2 전송라인으로 출력하는 제 2 출력단을 포함하는 송신 회로; 그리고
    상기 제 1 및 제 2 전송라인들을 통해 상기 송신 신호와 상기 반전된 송신 신호를 수신하는 수신회로를 포함하되,
    상기 송신회로는 상기 제 1 전송라인을 구동하는 제 1 트랜지스터와, 상기 상기 제 2 전송라인을 구동하는 제 2 트랜지스터를 더 포함하여, 테스트 시 상기 제 1 출력단과 제 2 출력단이 각각 단일 종단 드라이버로 동작하도록 하는 것을 특징으로 하는 차동 신호 통신 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 출력단은
    일단이 상기 제 1 전송라인에 연결되는 저항; 그리고
    종단전압과 상기 저항의 타단 사이에 연결되며 게이트로 입력신호가 연결되는 제 1 피모스 트랜지스터를 포함하는 것을 특징으로 하는 차동 신호 통신 시스템.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 상기 종단전압과 상기 제 1 전송라인 사이에 연결되며 게이트로 상기 입력신호가 연결되는 제 2 피모스 트랜지스터인 것을 특징으로 하는 차동 신호 통신 시스템.
  4. 제 1 항에 있어서,
    상기 제 2 출력단은
    일단이 상기 제 2 전송라인에 연결되는 저항; 그리고
    종단전압과 상기 저항의 타단 사이에 연결되며 게이트로 입력신호가 연결되는 제 1 피모스 트랜지스터를 포함하는 것을 특징으로 하는 차동 신호 통신 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 상기 종단전압과 상기 제 2 전송라인 사이에 연결되며 게이트로 상기 입력신호가 연결되는 제 2 피모스 트랜지스터인 것을 특징으로 하는 차동 신호 통신 시스템.
  6. 제 3 항 및 제 5 항에 중 어느 한 항에 있어서,
    상기 제 2 피모스 트랜지스터의 크기는 상기 제 1 피모스 트랜지스터 크기의 오분의 일인 것을 특징으로 하는 차동 신호 통신 시스템.
  7. 제 2 항에 있어서,
    상기 제 2 트랜지스터는 상기 저항의 양단 사이에 병렬로 연결되며 게이트가 접지전압에 연결되는 제 2 피모스 트랜지스터인 것을 특징으로 하는 차동 신호 통신 시스템.
  8. 제 4 항에 있어서,
    상기 제 2 트랜지스터는 상기 저항의 양단 사이에 병렬로 연결되며 게이트가 접지전압에 연결되는 제 2 피모스트랜지스터인 것을 특징으로 하는 차동 신호 통신 시스템.
  9. 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 피모스트랜지스터의 크기는 상기 제 1 피모스트랜지스터 크기의 이분의 일인 것을 특징으로 하는 차동 신호 통신 시스템.
  10. 제 1 항에 있어서,
    상기 송신회로는 메모리 장치이고 상기 수신회로는 메모리 컨트롤러인 것을 특징으로 하는 차동 신호 통신 시스템.
  11. 제 1 항에 있어서,
    상기 송신회로는 메모리 컨트롤러이고 상기 수신기는 메모리장치인 것을 특징으로 하는 차동 신호 통신 시스템.
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