CN116961644A - 驱动器电路和电子设备 - Google Patents

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CN116961644A CN202310974980.4A CN202310974980A CN116961644A CN 116961644 A CN116961644 A CN 116961644A CN 202310974980 A CN202310974980 A CN 202310974980A CN 116961644 A CN116961644 A CN 116961644A
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Abstract

本申请提出一种驱动器电路和电子设备，该驱动器电路包括第一预驱动器、第一主驱动电路和幅度增强电路。其中，第一预驱动器的第一端用于接入串行信号，第一预驱动器的第二端与第一主驱动电路的第一端连接。第一主驱动电路的第二端用于连接外部的信号线，以输出幅度增强后的差分信号，第一主驱动电路的第三端与幅度增强电路的第一端连接，幅度增强电路的第二端与第一预驱动器的第二端连接。本申请通过幅度增强电路响应于第一预驱动器的驱动向第一主驱动电路传输第一电流，使得第一主驱动电路能够通过第一电流增强差分信号的输出幅度并驱动处理后的差分信号至外部的信号线，从而能够增强驱动能力。

Description

驱动器电路和电子设备
技术领域
本申请涉及电子电路技术领域，尤其涉及一种驱动器电路和电子设备。
背景技术
相关技术中，驱动器结构如图1所示，依据各种协议电气特性要求，如PCIE，USB，SATA/SAS等通讯标准，信道一般由交流耦合电容和传输线组成，信道的两端有50欧姆的端接电阻RT，用来做阻抗匹配。
当前先进工艺的核心电源电压一般都较低，一般都在0.9V以下。然而，图1所示的驱动器结构在低电源电压条件下，存在输出信号幅度受限的问题，即驱动器的驱动能力不够。
发明内容
本申请实施例的主要目的在于提出一种驱动器电路和电子设备。旨在通过在驱动器电路中设计幅度增强电路，能够增强驱动能力。
为实现上述目的，本申请实施例的第一方面提出一种驱动器电路，包括：第一预驱动器、第一主驱动电路和幅度增强电路；
所述第一预驱动器的第一端用于接入串行信号，所述第一预驱动器的第二端与所述第一主驱动电路的第一端连接；
所述第一预驱动器用于对所述串行信号进行预处理，得到差分信号并输出至所述第一主驱动电路；
所述第一主驱动电路的第二端用于连接外部的信号线，以输出幅度增强后的所述差分信号，所述第一主驱动电路的第三端与所述幅度增强电路的第一端连接，所述幅度增强电路的第二端与所述第一预驱动器的第二端连接；
所述幅度增强电路用于响应于所述第一预驱动器的驱动向所述第一主驱动电路传输第一电流；
所述第一主驱动电路用于通过所述第一电流增强所述差分信号的输出幅度并驱动处理后的所述差分信号至外部的所述信号线。
在本申请的一个实施例中，所述第一主驱动电路包括驱动单元和端接电阻单元，所述驱动单元与所述端接电阻单元连接，所述驱动单元与所述端接电阻单元之间接入外部的所述信号线；
所述驱动单元包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第一偏置电路；
所述第一NMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第一NMOS晶体管的漏极连接所述端接电阻单元，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的源极连接；
所述第二NMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第二NMOS晶体管的漏极连接所述端接电阻单元；
所述第三NMOS晶体管的漏极连接在所述第一NMOS晶体管的源极与所述第二NMOS晶体管的源极之间，所述第三NMOS晶体管的栅极连接所述第一偏置电路，所述第三NMOS晶体管的源极与所述第四NMOS晶体管的漏极连接；
所述第四NMOS晶体管的栅极连接所述第一偏置电路，所述第四NMOS晶体管的源极和所述第一偏置电路均接地。
在本申请的一个实施例中，所述第一NMOS晶体管和第二NMOS晶体管均为薄栅氧NMOS晶体管，所述第三NMOS晶体管和所述第四NMOS晶体管均为厚栅氧NMOS晶体管。
在本申请的一个实施例中，所述端接电阻单元包括第一电感器、第二电感器、第一电阻和第二电阻；
所述第一电感器的第一端与所述第一NMOS晶体管的漏极连接，所述第一电感器的第二端与所述第一电阻的第一端连接，所述第一电阻的第二端用于接入第一供电电源；
所述第二电感器的第一端与所述第二NMOS晶体管的漏极连接，所述第二电感器的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端用于接入所述第一供电电源。
在本申请的一个实施例中，所述第一电感器和所述第二电感器均为片上无源电感，用于消除电路中的寄生电容。
在本申请的一个实施例中，所述幅度增强电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第二偏置电路、第三电阻和第四电阻；
所述第一PMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第一PMOS晶体管的漏极与所述第三电阻的第一端连接，所述第三电阻的第二端连接所述第一主驱动电路；
所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极连接，所述第二PMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第二PMOS晶体管的漏极与所述第四电阻的第一端连接，所述第四电阻的第二端连接所述第一主驱动电路；
所述第三PMOS晶体管的漏极连接在所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极之间，所述第三PMOS晶体管的栅极连接所述第二偏置电路，所述第三PMOS晶体管的源极与所述第四PMOS晶体管的漏极连接；
所述第四PMOS晶体管的栅极连接所述第二偏置电路，所述第四PMOS晶体管的源极接入第二供电电源，所述第二偏置电路接入所述第二供电电源。
在本申请的一个实施例中，所述驱动器电路还包括前馈均衡电路，所述前馈均衡电路的第一端用于接入所述串行信号，所述前馈均衡电路的第二端用于连接外部的所述信号线，所述前馈均衡电路用于加强对所述串行信号的驱动传输。
在本申请的一个实施例中，所述前馈均衡电路包括去加重电路、第二预驱动器和第二主驱动电路；
所述去加重电路的第一端用于接入所述串行信号，所述去加重电路的第二端与所述第二预驱动器的第一端连接；
所述去加重电路用于降低所述串行信号中的中低频分量，并保持所述串行信号中的高频分量恒定；
所述第二预驱动器的第二端与所述第二主驱动电路的第一端连接，所述第二主驱动电路的第二端用于连接外部的所述信号线；
所述第二预驱动器用于对所述串行信号进行预处理，得到差分信号并输出至所述第二主驱动电路；
所述第二主驱动电路用于驱动处理后的所述差分信号至外部的所述信号线。
在本申请的一个实施例中，所述第二主驱动电路包括第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第三偏置电路；
所述第五NMOS晶体管的栅极与所述第二预驱动器的第二端连接，所述第五NMOS晶体管的漏极用于连接外部的所述信号线，所述第五NMOS晶体管的源极与所述第六NMOS晶体管的源极连接；
所述第六NMOS晶体管的漏极用于连接外部的所述信号线，所述第六NMOS晶体管的栅极与所述第二预驱动器的第二端连接；
所述第七NMOS晶体管的漏极连接在所述第五NMOS晶体管的源极和所述第六NMOS晶体管的源极之间，所述第七NMOS晶体管的栅极连接所述第三偏置电路，所述第七NMOS晶体管的源极与所述第八NMOS晶体管的漏极连接；
所述第八NMOS晶体管的栅极连接所述第三偏置电路，所述第八NMOS晶体管的源极和所述第三偏置电路均接地。
本申请实施例的第二方面提出一种电子设备，包括本申请任一实施例所述的驱动器电路。
本申请提出一种驱动器电路和电子设备，该驱动器电路包括第一预驱动器、第一主驱动电路和幅度增强电路。其中，第一预驱动器的第一端用于接入串行信号，第一预驱动器的第二端与第一主驱动电路的第一端连接。第一主驱动电路的第二端用于连接外部的信号线，以输出幅度增强后的差分信号，第一主驱动电路的第三端与幅度增强电路的第一端连接，幅度增强电路的第二端与第一预驱动器的第二端连接。本申请通过幅度增强电路响应于第一预驱动器的驱动向第一主驱动电路传输第一电流，使得第一主驱动电路能够通过第一电流增强差分信号的输出幅度并驱动处理后的差分信号至外部的信号线，从而能够增强驱动能力。
附图说明
图1是相关技术中的驱动器结构的示意图；
图2是相关技术中驱动器的输出信号示意图；
图3是本申请实施例提供的驱动器电路的示意性框图；
图4是本申请实施例提供的驱动器电路的电路图；
图5是本申请实施例提供的驱动器电路的另一示意性框图；
图6是本申请实施例提供的驱动器电路的另一电路图；
图7是本申请实施例提供的驱动器电路的驱动原理示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
SERDES是串行器和解串器的简称。它是一种主流的时分多路复用、点对点的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输介质，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输介质的信道容量，减少所需的传输信道和器件引脚数目，能够提升信号的传输速度，从而可大大降低通信成本。
相关技术中的驱动器结构如图1所示，信道一般由交流耦合电容和传输线组成，信道的两端有50欧姆的端接电阻RT，用来做阻抗匹配。
当前先进工艺的核心电源电压一般都较低，比如深亚微米CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)工艺核心电源电压一般都在0.9V以下，为了提高SERDES的速度，输出驱动级一般都会采用薄栅氧器件作为开关，如图1中所示的MN1和MN2，那么输出驱动器的电源电压也只能选择核心电源电压，如图1示例的VDDL＝0.9V。参照图2，图2是驱动器的输出信号示意图。如图2的波形所示，Voffset为输出共模电平，VH为输出高电平，VL为和输出低电平，2Vsw为差分模式下的输出摆幅峰值。当处于交流耦合的信道传输模式的时候，驱动器输出的共模电平为VDDL-Vsw。通过计算可知，在VDDL＝0.9V的条件下，如果需要获得1000mV的输出峰值，那么输出共模电平Voffset为0.4V，开关管MN1和MN2的源漏级电压消耗掉200mV,留给尾电流源的电压裕量只有200mV。考虑到电源电压波动一般为+/-10％,及制造工艺的工艺角变化，如果电源电压下降10％，尾电流源的电压裕量将仅剩100mV左右,这将直接导致尾电流源管子进入线性区，输出电流快速下降，会导致输出摆幅变小。因此，图1所示的驱动器结构在低电源电压条件下，设计上很难保证有效的驱动器输出强度，输出幅度也不可能达到或者大于VDDL。
基于此，本申请实施例提出一种驱动器电路，能够在低电源电压条件下，通过幅度增强电路来增强驱动能力。
参照图3，图3是本申请实施例提供的驱动器电路的示意性框图。由图3所示，驱动器电路包括第一预驱动器110、第一主驱动电路120和幅度增强电路130。其中，第一预驱动器110的第一端用于接入串行信号，第一预驱动器110的第二端与第一主驱动电路120的第一端连接。第一主驱动电路120的第二端用于连接外部的信号线20，以输出幅度增强后的差分信号，第一主驱动电路120的第三端与幅度增强电路130的第一端连接，幅度增强电路130的第二端与第一预驱动器110的第二端连接。
本申请实施例中，第一预驱动器110用于对串行信号进行预处理，得到差分信号并输出至第一主驱动电路120。幅度增强电路130用于响应于第一预驱动器110的驱动向第一主驱动电路120传输第一电流。第一主驱动电路120用于通过第一电流增强差分信号的输出幅度并驱动处理后的差分信号至外部的信号线20。
本申请实施例中，可利用并串转换器将并行数据转换成串行信号，转换后的串行信号可再通过本申请实施例提出的驱动器电路驱动到信号线20上。具体地，转换后的串行信号先接入到第一预驱动器110中，由第一预驱动器110进行处理，得到差分信号。得到的差分信号再输入到第一主驱动电路120中，由第一主驱动电路120进行驱动传输。与此同时，幅度增强电路130与第一预驱动器110连接，从而可由第一预驱动器110驱动，以使得幅度增强电路130开始工作并向第一主驱动电路120输入第一电流。从而第一主驱动电路120可通过接收到的第一电流增强差分信号的输出幅度，以增强驱动能力。
在本申请的一个实施例中，参照图4，图4是本申请实施例提供的驱动器电路的电路图。由图4所示，第一主驱动电路120包括驱动单元121和端接电阻单元122，驱动单元121与端接电阻单元122连接，驱动单元121与端接电阻单元122之间接入外部的信号线20。
具体地，驱动单元121包括第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4和第一偏置电路1211。其中，第一NMOS晶体管MN1的栅极与第一预驱动器110的第二端连接，第一NMOS晶体管MN1的漏极连接端接电阻单元122，第一NMOS晶体管MN1的源极与第二NMOS晶体管MN2的源极连接。第二NMOS晶体管MN2的栅极与第一预驱动器110的第二端连接，第二NMOS晶体管MN2的漏极连接端接电阻单元122。第三NMOS晶体管MN3的漏极连接在第一NMOS晶体管MN1的源极与第二NMOS晶体管MN2的源极之间，第三NMOS晶体管MN3的栅极连接第一偏置电路1211，第三NMOS晶体管MN3的源极与第四NMOS晶体管MN4的漏极连接。第四NMOS晶体管MN4的栅极连接第一偏置电路，第四NMOS晶体管MN4的源极和第一偏置电路1211均接地。
本申请实施例中，并行数据通过并串转换器后被转换成串行信号，并输入到第一预驱动器110中。第一预驱动器110对接入的串行信号进行放大预处理得到差分信号INB和IN后输入至第一主驱动电路120中。第一主驱动电路120对接入的差分信号进行幅度增强并驱动外部的信号线20将其进行传输。
本申请实施例中，第一偏置电路1211与第三NMOS晶体管MN3的栅极和第四NMOS晶体管MN4的栅极连接，其能够为第三NMOS晶体管MN3和第四NMOS晶体管MN4提供正常的工作点，使第三NMOS晶体管MN3和第四NMOS晶体管MN4工作在线性放大状态。
本申请实施例中，第三NMOS晶体管MN3的栅极、第四NMOS晶体管MN4和第一偏置电路1211构成第一主驱动电路120的尾电流源，能够为第一主驱动电路120的输出提供电流。该尾电流源采用共源共栅结构，比传统的单管尾电流源具有更高的输出阻抗和电流精确度。
可以理解的是，通过调节尾电流源的大小，能够控制第一主驱动电路120输出信号的输出幅度。
在本申请的一个实施例中，第一NMOS晶体管MN1和第二NMOS晶体管MN2均为薄栅氧NMOS晶体管，第三NMOS晶体管MN3和第四NMOS晶体管MN4均为厚栅氧NMOS晶体管。
本申请实施例中，第一NMOS晶体管MN1和第二NMOS晶体管MN2均可为薄栅氧NMOS晶体管。选用薄栅氧NMOS晶体管作为高速串行信号的切换开关，在深亚微米CMOS工艺条件下，这种器件可以实现极高的信号带宽和开关速度，非常适合高速SERDES对于高切换速度的需求。本申请实施例采用薄栅氧NMOS晶体管和厚栅氧NMOS晶体管组合的方式来设计驱动器电路，可以避免全部采用厚栅氧NMOS晶体管作为驱动器电路的开关器件，即能够提高开关速度。使得驱动器电路能够适用于串行速度在16Gbps以上高速SERDES的应用场景。
在本申请的一个实施例中，参照图4，端接电阻单元122包括第一电感器L1、第二电感器L2、第一电阻RT1和第二电阻RT2。其中，第一电感器L1的第一端与第一NMOS晶体管MN1的漏极连接，第一电感器L1的第二端与第一电阻RT1的第一端连接，第一电阻RT1的第二端用于接入第一供电电源VDDL。第二电感器L2的第一端与第二NMOS晶体管MN2的漏极连接，第二电感器L2的第二端与第二电阻RT2的第一端连接，第二电阻RT2的第二端用于接入第一供电电源VDDL。
本申请实施例中，第一主驱动电路120的第一供电电源VDDL为低压范畴，比如深亚微米CMOS工艺普遍采用的供电电源为0.9V。本申请实施例中，端接电阻单元122采用可调节多晶电阻和电感器组成，为了进一步消除工艺角的变化，可引入校准电路对端接电阻进行校准，实现精确的50欧姆阻抗。引入的电感器能够匹配网络拓展带宽。
需要说明的是，端接电阻单元122还可以采用电阻阵列来实现。
在本申请的一个实施例中，第一电感器和第二电感器均为片上无源电感，用于消除电路中的寄生电容。
本申请实施例中，第一电感器L1和第二电感器L2均采用片上无源电感，能够消除第一主驱动电路120输出节点的寄生电容效应，包含第一主驱动电路120本身的寄生电容和ESD器件及封装焊盘引入的寄生电容。本申请实施例将进第一电感器L1和第二电感器L2采用片上无源电感，可提高驱动的输出带宽。
在本申请的一个实施例中，参照图4，幅度增强电路130包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第二偏置电路131、第三电阻R3和第四电阻R4。其中，第一PMOS晶体管MP1的栅极与第一预驱动器110的第二端连接，第一PMOS晶体管MP1的漏极与第三电阻R3的第一端连接，第三电阻R3的第二端连接第一主驱动电路120。第一PMOS晶体管MP1的源极与第二PMOS晶体管MP2的源极连接，第二PMOS晶体管MP2的栅极与第一预驱动器110的第二端连接，第二PMOS晶体管MP2的漏极与第四电阻R4的第一端连接，第四电阻R4的第二端连接第一主驱动电路120。第三PMOS晶体管MP3的漏极连接在第一PMOS晶体管MP1的源极与第二PMOS晶体管MP2的源极之间，第三PMOS晶体管MP3的栅极连接第二偏置电路131，第三PMOS晶体管MP3的源极与第四PMOS晶体管MP4的漏极连接。第四PMOS晶体管MP4的栅极连接第二偏置电路131，第四PMOS晶体管MP4的源极接入第二供电电源VDDH，第二偏置电路131接入第二供电电源VDDH。
本申请实施例中，参照图4，第一PMOS晶体管MP1、第二PMOS晶体管MP2构成幅度增强电路130的开关器件，且第一PMOS晶体管MP1的栅极和第二PMOS晶体管MP2的栅极均与第一预驱动器110的第二端连接，从而幅度增强电路130可由第一预驱动器110直接驱动。第一PMOS晶体管MP1、第二PMOS晶体管MP2输出经过第三电阻R3、第四电阻R4后与第一主驱动电路120的输出直接连接。第三PMOS晶体管MP3、第四PMOS晶体管MP4和第二偏置电路131构成幅度增强电路130的偏置电流源，该偏置电流源能够为幅度增强电路130提供精确的输出电流。
本申请实施例中，幅度增强电路130的第二供电电源第一预驱动器110采用高压电源，比如标准工艺的1.8V。第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3和第四PMOS晶体管MP4均采用厚栅氧晶体管，无需考虑其开关速度问题，同时具有足够的耐压能力。
本申请实施例中，第二偏置电路131与第三PMOS晶体管MP3的栅极和第四PMOS晶体管MP4的栅极连接，其能够为第三PMOS晶体管MP3和第四PMOS晶体管MP4提供正常的工作点，使第三PMOS晶体管MP3和第四PMOS晶体管MP4工作在线性放大状态。
本申请实施例中，幅度增强电路130的工作原理如下：
当第一主驱动电路120正常工作的时候，由高速差分信号IN、INB驱动第一主驱动电路中的第一NMOS晶体管MN1和第二NMOS晶体管MN2进行信号切换，当差分信号IN为高时，差分信号INB为低，第一NMOS晶体管MN1开启，第二NMOS晶体管MN2关闭。此时，第一NMOS晶体管MN1流过的电流为最大值，输出信号OUTB的电位最低。在没有幅度增强电路130的条件下，此时的输出信号OUTB的摆幅为正常的Vsw。而当幅度增强电路130工作后，第一PMOS晶体管MP1关闭，第二PMOS晶体管MP2开启，将有额外的第一电流注入到第一主驱动电路120中。注入的第一电流经过端接电阻单元122后，形成了一个叠加的信号摆幅Vsw1，从而第一主驱动电路120的最终输出幅度为Vsw+Vsw1。与此同时，第一主驱动电路120的输出共模电平也会由于第一电流的注入而提高，可进一步解决第一主驱动电路120中尾电流源电压裕量不足的问题。
本申请实施例中，第一主驱动电路120的尾电流源和幅度增强电路130的偏置电流源均可设计多个灵活配置档位，实现信号输出摆幅的任意控制。即可通过改变第一主驱动电路120的尾电流源和幅度增强电路130中的偏置电流源来改变输出信号的幅度。同时，本申请实施例通过调节尾电流源和偏置电流源来选取合适的电流值，使得第一主驱动电路120的输出幅度可以超过第一供电电源VDDL，从而满足各类通讯协议的电气特性规范要求。
在本申请的一个实施例中，参照图5，图5是本申请实施例提供的驱动器电路的另一示意性框图。由图5所示，驱动器电路还包括前馈均衡电路140，前馈均衡电路140的第一端用于接入串行信号，前馈均衡电路140的第二端用于连接外部的信号线20，前馈均衡电路140用于加强对串行信号的驱动传输。
本申请实施例中，考虑到随着SerDes电路数据传输速率的提高，在远程传输下由于通道的非理想性会造成信号的高频衰减，因此，本申请实施例在驱动器电路中设置前馈均衡电路140，用于加强对串行信号的驱动传输，以提前补偿一定程度的信道损耗。
在本申请的一个实施例中，参照图6，图6是本申请实施例提供的驱动器电路的另一电路图。由图6所示，前馈均衡电路140包括去加重电路141、第二预驱动器142和第二主驱动电路143。其中，去加重电路141的第一端用于接入串行信号，去加重电路141的第二端与第二预驱动器142的第一端连接。第二预驱动器142的第二端与第二主驱动电路143的第一端连接，第二主驱动电路143的第二端用于连接外部的信号线20。
本申请实施例中，去加重电路141用于降低串行信号中的中低频分量，并保持串行信号中的高频分量恒定。第二预驱动器142用于对串行信号进行预处理，得到差分信号并输出至第二主驱动电路143。第二主驱动电路143用于驱动处理后的差分信号至外部的信号线20。
本申请实施例中，参照图6，并行数据经由并串转换器处理后得到串行信号，得到的串行信号先输入到去加重电路141中，由去加重电路141对串行信号进行处理，具体为降低串行信号中的中低频分量，并保持串行信号中的高频分量恒定。去加重电路141处理后将信号输出至第二预驱动器142中，由第二预驱动器142进行放大预处理后，得到差分信号INB1和差分信号IN1。然后差分信号INB1和差分信号IN1输入到第二主驱动电路143中，由第二主驱动电路143驱动处理后的差分信号至外部的信号线20。
本申请实施例中通过前馈均衡电路140的设置，使得驱动器电路除了可以实现较强的输出幅度外，还具有去加重能力，且驱动能力更强，更适用于各种复杂信道环境。
在本申请的一个实施例中，参照图6，第二主驱动电路143包括第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8和第三偏置电路1431。其中，第五NMOS晶体管MN5的栅极与第二预驱动器142的第二端连接，第五NMOS晶体管MN5的漏极用于连接外部的信号线20，第五NMOS晶体管MN5的源极与第六NMOS晶体管MN6的源极连接。第六NMOS晶体管MN6的漏极用于连接外部的信号线20，第六NMOS晶体管MN6的栅极与第二预驱动器的第二端连接。第七NMOS晶体管MN7的漏极连接在第五NMOS晶体管MN5的源极和第六NMOS晶体管MN6的源极之间，第七NMOS晶体管MN7的栅极连接第三偏置电路1431，第七NMOS晶体管MN7的源极与第八NMOS晶体管MN8的漏极连接。第八NMOS晶体管MN8的栅极连接第三偏置电路1431，第八NMOS晶体管MN8的源极和第三偏置电路1431均接地。
本申请实施例中，第三偏置电路1431与第七NMOS晶体管MN7的栅极和第八NMOS晶体管MN8的栅极连接，其能够为第七NMOS晶体管MN7和第八NMOS晶体管MN8提供正常的工作点，使第七NMOS晶体管MN7和第八NMOS晶体管MN8工作在线性放大状态。
本申请实施例中，第七NMOS晶体管MN7的栅极、第八NMOS晶体管MN8和第三偏置电路1431构成第二主驱动电路143的尾电流源，能够为第二主驱动电路143的输出提供电流。该尾电流源采用共源共栅结构，比传统的单管尾电流源具有更高的输出阻抗和电流精确度。
可以理解的是，通过调节尾电流源的大小，能够控制第二主驱动电路143输出信号的输出幅度。
参照图7，图7是本申请实施例提供的驱动器电路的驱动原理示意图。本实施例中，并串转换器将并行数据先转换成串行信号和时钟信号，然后串行信号和时钟信号输入至D触发器中，由D触发器进行一次采样后分别流入到第一驱动通路和第二驱动通路中。其中第一驱动通路由第一预驱动器110、第一主驱动电路120和幅度增强电路130构成；第二驱动通道由去加重电路141、第二预驱动器142和第二主驱动电路143构成。如图7所示，流入第一驱动通路的串行信号由反相器链逐级增强信号强度，形成电压摆幅为0到低电源电压的差分信号后输入到第一预驱动器110中，再由第一预驱动器进行放大预处理后输出差分信号INB和差分信号IN。流入第二驱动通路的串行信号先通过去加重电路141进行处理，也就是由D触发器进行二次采样，将串行信号延迟一个信号周期后，再由反相器链逐级增强信号强度，形成电压摆幅为0到低电源电压的差分信号。然后输入到第二预驱动器142中，由第二预驱动器142进行放大预处理后输出差分信号INB1和差分信号IN1。由此初步驱动驱动器电路中的第一驱动通路和第二驱动通路。
本申请实施例还提供一种电子设备，包括本申请任一实施例提供的驱动器电路。
由于本申请实施例提供的电子设备包括本申请任一实施例提供的驱动器电路，因此，本申请实施例提供的电子设备具有上述驱动器电路的优点。能够在低电源电压条件下，通过幅度增强电路来增强驱动能力。
本申请实施例描述的实施例是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域技术人员可知，随着技术的演变和新应用场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本领域技术人员可以理解的是，图中示出的技术方案并不构成对本申请实施例的限定，可以包括比图示更多或更少的步骤，或者组合某些步骤，或者不同的步骤。
以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、设备中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。
本申请的说明书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括多指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例的方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序的介质。
以上参照附图说明了本申请实施例的优选实施例，并非因此局限本申请实施例的权利范围。本领域技术人员不脱离本申请实施例的范围和实质内所作的任何修改、等同替换和改进，均应在本申请实施例的权利范围之内。

Claims (10)

1.一种驱动器电路，其特征在于，包括：第一预驱动器、第一主驱动电路和幅度增强电路；
所述第一预驱动器的第一端用于接入串行信号，所述第一预驱动器的第二端与所述第一主驱动电路的第一端连接；
所述第一预驱动器用于对所述串行信号进行预处理，得到差分信号并输出至所述第一主驱动电路；
所述第一主驱动电路的第二端用于连接外部的信号线，以输出幅度增强后的所述差分信号，所述第一主驱动电路的第三端与所述幅度增强电路的第一端连接，所述幅度增强电路的第二端与所述第一预驱动器的第二端连接；
所述幅度增强电路用于响应于所述第一预驱动器的驱动向所述第一主驱动电路传输第一电流；
所述第一主驱动电路用于通过所述第一电流增强所述差分信号的输出幅度并驱动处理后的所述差分信号至外部的所述信号线。
2.根据权利要求1所述的电路，其特征在于，所述第一主驱动电路包括驱动单元和端接电阻单元，所述驱动单元与所述端接电阻单元连接，所述驱动单元与所述端接电阻单元之间接入外部的所述信号线；
所述驱动单元包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第一偏置电路；
所述第一NMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第一NMOS晶体管的漏极连接所述端接电阻单元，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的源极连接；
所述第二NMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第二NMOS晶体管的漏极连接所述端接电阻单元；
所述第三NMOS晶体管的漏极连接在所述第一NMOS晶体管的源极与所述第二NMOS晶体管的源极之间，所述第三NMOS晶体管的栅极连接所述第一偏置电路，所述第三NMOS晶体管的源极与所述第四NMOS晶体管的漏极连接；
所述第四NMOS晶体管的栅极连接所述第一偏置电路，所述第四NMOS晶体管的源极和所述第一偏置电路均接地。
3.根据权利要求2所述的电路，其特征在于，所述第一NMOS晶体管和第二NMOS晶体管均为薄栅氧NMOS晶体管，所述第三NMOS晶体管和所述第四NMOS晶体管均为厚栅氧NMOS晶体管。
4.根据权利要求2所述的电路，其特征在于，所述端接电阻单元包括第一电感器、第二电感器、第一电阻和第二电阻；
所述第一电感器的第一端与所述第一NMOS晶体管的漏极连接，所述第一电感器的第二端与所述第一电阻的第一端连接，所述第一电阻的第二端用于接入第一供电电源；
所述第二电感器的第一端与所述第二NMOS晶体管的漏极连接，所述第二电感器的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端用于接入所述第一供电电源。
5.根据权利要求4所述的电路，其特征在于，所述第一电感器和所述第二电感器均为片上无源电感，用于消除电路中的寄生电容。
6.根据权利要求1所述的电路，其特征在于，所述幅度增强电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第二偏置电路、第三电阻和第四电阻；
所述第一PMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第一PMOS晶体管的漏极与所述第三电阻的第一端连接，所述第三电阻的第二端连接所述第一主驱动电路；
所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极连接，所述第二PMOS晶体管的栅极与所述第一预驱动器的第二端连接，所述第二PMOS晶体管的漏极与所述第四电阻的第一端连接，所述第四电阻的第二端连接所述第一主驱动电路；
所述第三PMOS晶体管的漏极连接在所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极之间，所述第三PMOS晶体管的栅极连接所述第二偏置电路，所述第三PMOS晶体管的源极与所述第四PMOS晶体管的漏极连接；
所述第四PMOS晶体管的栅极连接所述第二偏置电路，所述第四PMOS晶体管的源极接入第二供电电源，所述第二偏置电路接入所述第二供电电源。
7.根据权利要求1所述的电路，其特征在于，所述驱动器电路还包括前馈均衡电路，所述前馈均衡电路的第一端用于接入所述串行信号，所述前馈均衡电路的第二端用于连接外部的所述信号线，所述前馈均衡电路用于加强对所述串行信号的驱动传输。
8.根据权利要求7所述的电路，其特征在于，所述前馈均衡电路包括去加重电路、第二预驱动器和第二主驱动电路；
所述去加重电路的第一端用于接入所述串行信号，所述去加重电路的第二端与所述第二预驱动器的第一端连接；
所述去加重电路用于降低所述串行信号中的中低频分量，并保持所述串行信号中的高频分量恒定；
所述第二预驱动器的第二端与所述第二主驱动电路的第一端连接，所述第二主驱动电路的第二端用于连接外部的所述信号线；
所述第二预驱动器用于对所述串行信号进行预处理，得到差分信号并输出至所述第二主驱动电路；
所述第二主驱动电路用于驱动处理后的所述差分信号至外部的所述信号线。
9.根据权利要求8所述的电路，其特征在于，所述第二主驱动电路包括第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第三偏置电路；
所述第五NMOS晶体管的栅极与所述第二预驱动器的第二端连接，所述第五NMOS晶体管的漏极用于连接外部的所述信号线，所述第五NMOS晶体管的源极与所述第六NMOS晶体管的源极连接；
所述第六NMOS晶体管的漏极用于连接外部的所述信号线，所述第六NMOS晶体管的栅极与所述第二预驱动器的第二端连接；
所述第七NMOS晶体管的漏极连接在所述第五NMOS晶体管的源极和所述第六NMOS晶体管的源极之间，所述第七NMOS晶体管的栅极连接所述第三偏置电路，所述第七NMOS晶体管的源极与所述第八NMOS晶体管的漏极连接；
所述第八NMOS晶体管的栅极连接所述第三偏置电路，所述第八NMOS晶体管的源极和所述第三偏置电路均接地。
10.一种电子设备，其特征在于，包括权利要求1-9任一项所述的驱动器电路。
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CN117220650A (zh) * 2023-11-07 2023-12-12 合肥奎芯集成电路设计有限公司 一种具有去加重功能的预冲处理电路

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