CN114221641B - 一种宽共模输入电压的快速比较器电路 - Google Patents

一种宽共模输入电压的快速比较器电路 Download PDF

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Abstract

本发明公开了一种宽共模输入电压的快速比较器电路，包括共模电平控制网络、第一比较器、第二比较器、输出级和电容限制电路；共模电平控制网络将第一差分信号转换为第二差分信号；第一比较器的输入端与共模电平控制网络的输出端同向连接；第二比较器的输入端与第一比较器的输出端同向连接；输出级的输入端与第二比较器的输出端同向连接；电容限制电路的接入第一差分信号并与第二比较器的输入端连接。本发明通过设置两组比较器级联的方式分别得到很小的失调电压VOS以及很高速率的动态信号传输；使得失调电压VOS和信号传输速率之间不再相互制约，在保证更精确的失调电压VOS的前提下，提高了信号传输的速率，改善了信号质量。

Description

一种宽共模输入电压的快速比较器电路
技术领域
本发明属于电子电路技术领域，具体涉及一种宽共模输入电压的快速比较器电路。
背景技术
由于差分输入比较器具有高数据传输速率、低噪声和低信号串扰等特点，被普遍用于信号接口电路，特别是用于信号接收器电路。接收器模块接收总线上的差分信号，并把差分信号转换为单端CMOS输出信号，其转换速率可达到几百兆赫兹。而总线上的信号通常具有较宽的共模电压范围，例如：LVDS（Low-Voltage Differential Signaling，低电压差分信号）信号的共模电压范围为0V至2.4V，M-LVDS（Multipoint low VoltageDifferential Signaling，多点低电压差分信号）信号的共模电压范围为-1V至3.4V。
为了适应总线上差分信号较宽的共模电压范围，同时保证较高的传输速率，如图1所示，现有的做法是比较器的输入端采用NOMS（N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体）差分对和POMS（P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体）差分对并用的共源共栅结构。为了得到足够的电压增益和很小的输入失调电压，NMOS差分对和PMOS差分对需要设计很大的器件尺寸，然而大尺寸的输入器件会引入不可忽略的输入电容。在进行串行或多点链路信号传输时，由该输入电容形成的低通滤波器会降低边缘速率，从而限制了信号的最大传输速率。而当接收器由50欧姆驱动器驱动时，该输入电容带来的额外电容负载会导致接收器输入端出现额外抖动，进而影响信号传输质量。
发明内容
本发明的目的是提供一种宽共模输入电压的快速比较器电路，用于解决现有技术中存在的至少一个技术问题。
为了实现上述目的，本发明采用以下技术方案：
本发明提供一种宽共模输入电压的快速比较器电路，包括共模电平控制网络、第一比较器、第二比较器、输出级和电容限制电路；
所述共模电平控制网络的输入端接入第一差分信号，用于将所述第一差分信号转换为共模范围较小的第二差分信号，并输出至所述第一比较器；
所述第一比较器的输入端与所述共模电平控制网络的输出端同向连接，用于比较所述第二差分信号以确定翻转点，并输出信号至所述第二比较器；
所述第二比较器的输入端与所述第一比较器的输出端同向连接，用于将所述第一比较器的输出信号传输至所述输出级，以控制输出电平；
所述输出级的输入端与所述第二比较器的输出端同向连接，用于对所述第二比较器的输出信号进行放大，并作为输出驱动级输出CMOS信号；
所述电容限制电路的第一端接入所述第一差分信号，所述电容限制电路的第二端与所述第二比较器的输入端连接。
在一种可能的设计中，所述电容限制电路包括第一电容C1和第二电容C2，所述第一电容C1的两端分别与所述第一差分信号的正向端IN+和所述第二比较器的正向输入端连接，所述第二电容C2的两端分别与所述第一差分信号的负向端IN-和所述第二比较器的负向输入端连接。
在一种可能的设计中，所述共模电平控制网络包括第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；
所述第一电阻R1的第一端分别与共模基准电压VCM和所述第二电阻R2的第一端连接，所述第一电阻R1的第二端分别与所述第一比较器的正向输入端和所述第三电阻R3的第一端连接，所述第三电阻R3的第二端接入所述第一差分信号的正向端IN+；
所述第二电阻R2的第一端接入所述共模基准电压VCM，所述第二电阻R2的第二端分别与所述第一比较器的反向输入端和所述第四电阻的第一端连接；所述第四电阻的第二端接入所述第一差分信号的负向端IN-。
在一种可能的设计中，所述第一电阻R1与所述第二电阻R2阻值相等，所述第三电阻R3与所述第四电阻R4阻值相等，此时所述第一比较器的理想失调电压VOS=0V。
在一种可能的设计中，所述第一比较器包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9和第十电阻R10；
所述第一NMOS管MN1的栅极与所述第二电阻R2的第二端和所述第三电阻R3的第一端连接，所述第一NMOS管MN1的漏端与所述第五电阻R5的第一端和所述第四NMOS管MN4的栅极连接，所述第一NMOS管MN1的源端和衬底连接后，分别与所述第二NMOS管MN2的源端和衬底以及所述第三NMOS管MN3的漏端连接，所述第五电阻R5的第二端接地；
所述第二NMOS管MN2的漏端分别与所述第六电阻R6的第一端和所述第五NMOS管MN5的栅极连接，所述第二NMOS管MN2的栅极分别与所述第二电阻R2的第二端和所述第四电阻R4的第一端连接，所述第六电阻R6的第二端接入电源VDD；
所述第三NMOS管MN3的栅极接入偏置电压VBIAS_N，所述第三NMOS管MN3的源端和衬底均接地；
所述第四NMOS管MN4的漏端分别与所述第七电阻R7的第一端和所述第九电阻R9的第一端连接，所述第四NMOS管MN4的源端和衬底连接后与所述第五NMOS管MN5的源端和衬底以及所述第六NMOS管MN6的漏端连接，所述第七电阻R7的第二端接地，所述第九电阻R9的第二端分别与所述第二比较器的正向输入端和所述第一电容C1的第一端连接；
所述第五NMOS管MN5的漏端分别与所述第八电阻R8的第一端和所述第十电阻R10的第一端连接，所述第八电阻R8的第二端接地，所述第十电阻R10的第二端分别与所述第二比较器的反向输入端和所述二电容C2的第一端连接；
所述第六NMOS管MN6的源端和衬底接地，所述第六NMOS管MN6的栅极接入所述偏置电压VBIAS_N。
在一种可能的设计中，所述第二比较器包括第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十一电阻R11、第十二电阻R12、第十三电阻R13和第十四电阻R14；
所述第七NMOS管MN7的栅极分别与所述第九电阻R9的第二端和所述第一电容C1的第一端连接，所述第七NMOS管MN7的漏端分别与所述第十一电阻R11的第一端和所述第十NMOS管MN10的栅极连接，所述第七NMOS管MN7的源端和衬底连接后分别与所述第八NMOS管MN8的源端和衬底端以及所述第九NMOS管MN9的漏端连接，所述第十一电阻R11的第二端接入电源VDD；
所述第八NMOS管MN8的漏端分别与所述第十二电阻R12的第一端和所述第十一NMOS管MN11的栅极连接，所述第八NMOS管MN8的的栅极分别与所述第十电阻R10的第二端和所述第二电容C2的第一端连接，所述第十二电阻R12的第二端接入电源VDD；
所述第九NMOS管MN9的栅极接入所述偏置电压VBIAS_N，所述第九NMOS管MN9的源端和衬底接地；
所述第十NMOS管MN10的漏端分别与所述第十三电阻R13的第一端和所述输出级的正向输入端连接，所述第十NMOS管MN10的源端和衬底连接后分别与所述第十一NMOS管MN11的源端和衬底以及所述第十二NMOS管MN12的漏端连接，所述第十三电阻R13的第二端接入电源VDD；
所述第十一NMOS管MN11的漏端分别与所述第十四电阻R14的第一端和所述输出级的反向输入端连接，所述第十四电阻R14的第二端接入电源VDD；
所述第十二NMOS管MN12的源端和衬底接地，所述第十二NMOS管MN12的源端的栅极接入所述偏置电压VBIAS_N。
在一种可能的设计中，所述共模电平控制网络和所述第一比较器之间通过一对信号线INX+和INX-连接。
在一种可能的设计中，所述第一比较器和所述第二比较器之间通过一对信号线INY+和INY-连接。
在一种可能的设计中，所述第二比较器和所述输出级之间通过一对信号线OUT+和OUT-连接。
有益效果：本发明通过设置两组比较器级联的方式分别得到很小的失调电压VOS以及很高速率的动态信号传输。相较于传统宽共模输入电压范围的比较器，本发明中的比较器电路使得失调电压VOS和信号传输速率之间不再相互制约。在保证更精确的失调电压VOS的前提下，提高了信号传输的速率，改善了信号质量。
附图说明
图1为现有技术中宽共模输入电压范围的比较器电路结构示意图；
图2为本实例中的宽共模输入电压的快速比较器电路结构示意图；
图3为本实施例中的宽共模输入电压的快速比较器具体电路结构示意图。
具体实施方式
为使本说明书实施例的目的、技术方案和优点更加清楚，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
为了解决现有技术中存在的大尺寸比较器的输入电容形成的低通滤波器会降低边缘速率，从而限制了信号的最大传输速率，且该输入电容带来的额外电容负载会导致接收器输入端出现额外抖动，进而影响信号传输质量的技术问题，本实施例提供了一种宽共模输入电压的快速比较器电路，该电路通过设置两组比较器级联的方式分别得到很小的失调电压VOS以及很高速率的动态信号传输。相较于传统宽共模输入电压范围的比较器，本发明中的比较器电路使得失调电压VOS和信号传输速率之间不再相互制约。在保证更精确的失调电压VOS的前提下，提高了信号传输的速率，改善了信号质量。
如图2和图3所示，本实施例提供一种宽共模输入电压的快速比较器电路，包括共模电平控制网络、第一比较器、第二比较器、输出级和电容限制电路；
所述共模电平控制网络的输入端接入第一差分信号，用于将所述第一差分信号转换为共模范围较小的第二差分信号，并输出至所述第一比较器；
具体的，所述第一差分信号包括正向端IN+和负向端IN-，所述共模电平控制网络的正向输入端接入所述第一差分信号的正向端IN+，所述共模电平控制网络的反向输入端接入所述第一差分信号的负向端IN-，通过将共模范围较大的总线输入差分信号经过处理后，转换为共模范围较小的第二差分信号，以供后续第一比较器处理。
优选的，所述共模电平控制网络和所述第一比较器之间通过一对信号线INX+和INX-连接。
所述第一比较器的输入端与所述共模电平控制网络的输出端同向连接，用于比较所述第二差分信号以确定翻转点，并输出信号至所述第二比较器；
具体的，所述第一比较器的正向输入端与所述共模电平控制网络的正向输出端连接，所述第一比较器的反向输入端与所述共模电平控制网络的反向输出端连接，通过比较所述第二差分信号与电压阈值的关系以确定翻转点，并输出对应的结果至所述第二比较器。此时所述第一比较器可以选取尺寸较大的器件，以使所述第一比较器的输入失调电压VOS更加容易得到精确控制。
优选的，所述第一比较器和所述第二比较器之间通过一对信号线INY+和INY-连接。
所述第二比较器的输入端与所述第一比较器的输出端同向连接，用于将所述第一比较器的输出信号传输至所述输出级，以控制输出电平；
具体的，所述第二比较器的正向输入端与所述第一比较器的正向输出端连接，所述第二比较器的反向输入端与所述第一比较器的反向输出端连接，通过接收所述第一比较器的输出信号，并传输至所述输出级，能够控制输出信号的输出电平。
优选的，所述第二比较器和所述输出级之间通过一对信号线OUT+和OUT-连接。
所述输出级的输入端与所述第二比较器的输出端同向连接，用于对所述第二比较器的输出信号进行放大，并作为输出驱动级输出CMOS（Complementary Metal OxideSemiconductor，互补金属氧化物半导体）信号；
具体的，所述输出级的正向输入端与所述第二比较器的正向输出端连接，所述输出级的反向输入端与所述第二比较器的反向输出端连接，用于将所述第二比较器的输出信号进行放大，并将输出的CMOS信号作为接收器的驱动信号。
所述电容限制电路的第一端接入所述第一差分信号，所述电容限制电路的第二端与所述第二比较器的输入端连接。
具体的，所述电容限制电路的第一端分别与所述第一差分信号的正向端IN+和负向端IN-连接，所述电容限制电路的第二端分别与所述第二比较器的正向输入端和反向输入端连接，用于对所述第一差分信号的输入电容进行限制。
基于上述公开的内容，本实施例通过设置两组比较器级联的方式分别得到很小的失调电压VOS以及很高速率的动态信号传输。相较于传统宽共模输入电压范围的比较器，本发明中的比较器电路使得失调电压VOS和信号传输速率之间不再相互制约。在保证更精确的失调电压VOS的前提下，提高了信号传输的速率，改善了信号质量。
在一种具体的实施方式中，所述电容限制电路包括第一电容C1和第二电容C2，所述第一电容C1的两端分别与所述第一差分信号的正向端IN+和所述第二比较器的正向输入端连接，所述第二电容C2的两端分别与所述第一差分信号的负向端IN-和所述第二比较器的负向输入端连接。
在一种具体的实施方式中，所述共模电平控制网络包括第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；
所述第一电阻R1的第一端分别与共模基准电压VCM和所述第二电阻R2的第一端连接，所述第一电阻R1的第二端分别与所述第一比较器的正向输入端和所述第三电阻R3的第一端连接，所述第三电阻R3的第二端接入所述第一差分信号的正向端IN+；
所述第二电阻R2的第一端接入所述共模基准电压VCM，所述第二电阻R2的第二端分别与所述第一比较器的反向输入端和所述第四电阻的第一端连接；所述第四电阻的第二端接入所述第一差分信号的负向端IN-。
在一种具体的实施方式中，所述第一电阻R1与所述第二电阻R2阻值相等，所述第三电阻R3与所述第四电阻R4阻值相等，此时所述第一比较器的理想失调电压VOS=0V。
在一种具体的实施方式中，所述第一比较器包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9和第十电阻R10；
所述第一NMOS管MN1的栅极与所述第二电阻R2的第二端和所述第三电阻R3的第一端连接，所述第一NMOS管MN1的漏端与所述第五电阻R5的第一端和所述第四NMOS管MN4的栅极连接，所述第一NMOS管MN1的源端和衬底连接后，分别与所述第二NMOS管MN2的源端和衬底以及所述第三NMOS管MN3的漏端连接，所述第五电阻R5的第二端接地；
所述第二NMOS管MN2的漏端分别与所述第六电阻R6的第一端和所述第五NMOS管MN5的栅极连接，所述第二NMOS管MN2的栅极分别与所述第二电阻R2的第二端和所述第四电阻R4的第一端连接，所述第六电阻R6的第二端接入电源VDD；
所述第三NMOS管MN3的栅极接入偏置电压VBIAS_N，所述第三NMOS管MN3的源端和衬底均接地；
所述第四NMOS管MN4的漏端分别与所述第七电阻R7的第一端和所述第九电阻R9的第一端连接，所述第四NMOS管MN4的源端和衬底连接后与所述第五NMOS管MN5的源端和衬底以及所述第六NMOS管MN6的漏端连接，所述第七电阻R7的第二端接地，所述第九电阻R9的第二端分别与所述第二比较器的正向输入端和所述第一电容C1的第一端连接；
所述第五NMOS管MN5的漏端分别与所述第八电阻R8的第一端和所述第十电阻R10的第一端连接，所述第八电阻R8的第二端接地，所述第十电阻R10的第二端分别与所述第二比较器的反向输入端和所述二电容C2的第一端连接；
所述第六NMOS管MN6的源端和衬底接地，所述第六NMOS管MN6的栅极接入所述偏置电压VBIAS_N。
在一种具体的实施方式中，所述第二比较器包括第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十一电阻R11、第十二电阻R12、第十三电阻R13和第十四电阻R14；
所述第七NMOS管MN7的栅极分别与所述第九电阻R9的第二端和所述第一电容C1的第一端连接，所述第七NMOS管MN7的漏端分别与所述第十一电阻R11的第一端和所述第十NMOS管MN10的栅极连接，所述第七NMOS管MN7的源端和衬底连接后分别与所述第八NMOS管MN8的源端和衬底端以及所述第九NMOS管MN9的漏端连接，所述第十一电阻R11的第二端接入电源VDD；
所述第八NMOS管MN8的漏端分别与所述第十二电阻R12的第一端和所述第十一NMOS管MN11的栅极连接，所述第八NMOS管MN8的的栅极分别与所述第十电阻R10的第二端和所述第二电容C2的第一端连接，所述第十二电阻R12的第二端接入电源VDD；
所述第九NMOS管MN9的栅极接入所述偏置电压VBIAS_N，所述第九NMOS管MN9的源端和衬底接地；
所述第十NMOS管MN10的漏端分别与所述第十三电阻R13的第一端和所述输出级的正向输入端连接，所述第十NMOS管MN10的源端和衬底连接后分别与所述第十一NMOS管MN11的源端和衬底以及所述第十二NMOS管MN12的漏端连接，所述第十三电阻R13的第二端接入电源VDD；
所述第十一NMOS管MN11的漏端分别与所述第十四电阻R14的第一端和所述输出级的反向输入端连接，所述第十四电阻R14的第二端接入电源VDD；
所述第十二NMOS管MN12的源端和衬底接地，所述第十二NMOS管MN12的源端的栅极接入所述偏置电压VBIAS_N。
其中，本实施例中的宽共模输入电压的快速比较器电路具体的工作原理如下：
首先，通过所述共模电平控制网络和所述第一比较器的电路结构设置实现宽共模输入电压范围和低失调电压VOS参数。具体的，在所述共模电平控制网络电路中，通过合理设置所述第一电阻R1和所述第三电阻R3之间的比例，以及所述第二电阻R2和所述第四电阻R4之间的比例，可以将所述第一比较器的输入共模电压控制在第一NMOS管N1和所述第二NMOS管N2这一差分对可以接受的范围内，从而实现失调电压的精确控制。例如，若是第一电阻R1=第二电阻R2，且第三电阻R3=第四电阻，则所述第一比较器的理想失调电压VOS=0V，通过微调第一电阻R1至第四电阻R4中任意一个电阻的阻值，可以轻易将失调电压设置为其他所需的值，实现失调电压的精确控制。此外，第一NMOS管N1和所述第二NMOS管N2这一差分对可以选取较大的尺寸，以便得到更加准确的失调电压参数值。
其次，通过所述第二比较器和由所述第一电容C1和所述第二电容C2组成的电容限制电路的电路结构设置，实现信号的高速传输。具体的，在传输高速信号时，第一差分信号的正向端IN+的输入电容近似为所述第一电容C1和所述第二比较器输入差分器件MN7寄生电容的串联值，因此可以降低正向端输入电容的电容值；所述第一差分信号的负向端IN-的输入电容近似为所述第二电容C2和所述第二比较器输入差分器件MN8寄生电容的串联值，因此可以降低负向端输入电容的电容值。因此所述第一差分信号的输入电容被有效减小。
可见，通过设置两组比较器级联的方式分别得到很小的失调电压VOS以及很高速率的动态信号传输。相较于传统宽共模输入电压范围的比较器，本发明中的比较器电路使得失调电压VOS和信号传输速率之间不再相互制约。在保证更精确的失调电压VOS的前提下，提高了信号传输的速率，改善了信号质量。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种宽共模输入电压的快速比较器电路，其特征在于，包括共模电平控制网络、第一比较器、第二比较器、输出级以及电容限制电路；
所述共模电平控制网络的输入端接入第一差分信号，用于将所述第一差分信号转换为共模范围较小的第二差分信号，并输出至所述第一比较器；
所述第一比较器的输入端与所述共模电平控制网络的输出端同向连接，用于比较所述第二差分信号以确定翻转点，并输出信号至所述第二比较器；
所述第二比较器的输入端与所述第一比较器的输出端同向连接，用于将所述第一比较器的输出信号传输至所述输出级，以控制输出电平；
所述输出级的输入端与所述第二比较器的输出端同向连接，用于对所述第二比较器的输出信号进行放大，并作为输出驱动级输出CMOS信号；
所述电容限制电路的第一端接入所述第一差分信号，所述电容限制电路的第二端与所述第二比较器的输入端连接。
2.根据权利要求1所述的宽共模输入电压的快速比较器电路，其特征在于，所述电容限制电路包括第一电容C1和第二电容C2，所述第一电容C1的两端分别与所述第一差分信号的正向端IN+和所述第二比较器的正向输入端连接，所述第二电容C2的两端分别与所述第一差分信号的负向端IN-和所述第二比较器的负向输入端连接。
3.根据权利要求2所述的宽共模输入电压的快速比较器电路，其特征在于，所述共模电平控制网络包括第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；
所述第一电阻R1的第一端分别与共模基准电压VCM和所述第二电阻R2的第一端连接，所述第一电阻R1的第二端分别与所述第一比较器的正向输入端和所述第三电阻R3的第一端连接，所述第三电阻R3的第二端接入所述第一差分信号的正向端IN+；
所述第二电阻R2的第一端接入所述共模基准电压VCM，所述第二电阻R2的第二端分别与所述第一比较器的反向输入端和所述第四电阻的第一端连接；所述第四电阻的第二端接入所述第一差分信号的负向端IN-。
4.根据权利要求3所述的宽共模输入电压的快速比较器电路，其特征在于，所述第一电阻R1与所述第二电阻R2阻值相等，所述第三电阻R3与所述第四电阻R4阻值相等，此时所述第一比较器的理想失调电压VOS=0V。
5.根据权利要求3所述的宽共模输入电压的快速比较器电路，其特征在于，所述第一比较器包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9和第十电阻R10；
所述第一NMOS管MN1的栅极与所述第二电阻R2的第二端和所述第三电阻R3的第一端连接，所述第一NMOS管MN1的漏端与所述第五电阻R5的第一端和所述第四NMOS管MN4的栅极连接，所述第一NMOS管MN1的源端和衬底连接后，分别与所述第二NMOS管MN2的源端和衬底以及所述第三NMOS管MN3的漏端连接，所述第五电阻R5的第二端接地；
所述第二NMOS管MN2的漏端分别与所述第六电阻R6的第一端和所述第五NMOS管MN5的栅极连接，所述第二NMOS管MN2的栅极分别与所述第二电阻R2的第二端和所述第四电阻R4的第一端连接，所述第六电阻R6的第二端接入电源VDD；
所述第三NMOS管MN3的栅极接入偏置电压VBIAS_N，所述第三NMOS管MN3的源端和衬底均接地；
所述第四NMOS管MN4的漏端分别与所述第七电阻R7的第一端和所述第九电阻R9的第一端连接，所述第四NMOS管MN4的源端和衬底连接后与所述第五NMOS管MN5的源端和衬底以及所述第六NMOS管MN6的漏端连接，所述第七电阻R7的第二端接地，所述第九电阻R9的第二端分别与所述第二比较器的正向输入端和所述第一电容C1的第一端连接；
所述第五NMOS管MN5的漏端分别与所述第八电阻R8的第一端和所述第十电阻R10的第一端连接，所述第八电阻R8的第二端接地，所述第十电阻R10的第二端分别与所述第二比较器的反向输入端和所述第 二电容C2的第一端连接；
所述第六NMOS管MN6的源端和衬底接地，所述第六NMOS管MN6的栅极接入所述偏置电压VBIAS_N。
6.根据权利要求5所述的宽共模输入电压的快速比较器电路，其特征在于，所述第二比较器包括第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十一电阻R11、第十二电阻R12、第十三电阻R13和第十四电阻R14；
所述第七NMOS管MN7的栅极分别与所述第九电阻R9的第二端和所述第一电容C1的第一端连接，所述第七NMOS管MN7的漏端分别与所述第十一电阻R11的第一端和所述第十NMOS管MN10的栅极连接，所述第七NMOS管MN7的源端和衬底连接后分别与所述第八NMOS管MN8的源端和衬底端以及所述第九NMOS管MN9的漏端连接，所述第十一电阻R11的第二端接入电源VDD；
所述第八NMOS管MN8的漏端分别与所述第十二电阻R12的第一端和所述第十一NMOS管MN11的栅极连接，所述第八NMOS管MN8的栅极分别与所述第十电阻R10的第二端和所述第二电容C2的第一端连接，所述第十二电阻R12的第二端接入电源VDD；
所述第九NMOS管MN9的栅极接入所述偏置电压VBIAS_N，所述第九NMOS管MN9的源端和衬底接地；
所述第十NMOS管MN10的漏端分别与所述第十三电阻R13的第一端和所述输出级的正向输入端连接，所述第十NMOS管MN10的源端和衬底连接后分别与所述第十一NMOS管MN11的源端和衬底以及所述第十二NMOS管MN12的漏端连接，所述第十三电阻R13的第二端接入电源VDD；
所述第十一NMOS管MN11的漏端分别与所述第十四电阻R14的第一端和所述输出级的反向输入端连接，所述第十四电阻R14的第二端接入电源VDD；
所述第十二NMOS管MN12的源端和衬底接地，所述第十二NMOS管MN12的源端的栅极接入所述偏置电压VBIAS_N。
7.根据权利要求1所述的宽共模输入电压的快速比较器电路，其特征在于，所述共模电平控制网络和所述第一比较器之间通过一对信号线INX+和INX-连接。
8.根据权利要求1所述的宽共模输入电压的快速比较器电路，其特征在于，所述第一比较器和所述第二比较器之间通过一对信号线INY+和INY-连接。
9.根据权利要求1所述的宽共模输入电压的快速比较器电路，其特征在于，所述第二比较器和所述输出级之间通过一对信号线OUT+和OUT-连接。
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