CN213402947U - 一种低压差分信号接收电路 - Google Patents

Abstract

本实用新型提供了一种低压差分信号接收电路，外部输入的差分信号通过电平转换电路、第一反馈电路、第二反馈电路、第一滤波电路和第二滤波电路先转换成内部差分信号后再传输至所述低压差分信号接收电路中的接收电路，通过设置不同的参考共模电压来使得所述接收电路在不同的电压工艺下实现都能接收任意共模电压范围的外部输入差分信号，因此所述低压差分信号接收电路可以通过低电源电压超深亚微米CMOS工艺来实现，从而可以提高传输速率，减小传输延迟和降低功耗。

Description

一种低压差分信号接收电路

技术领域

本实用新型属于数据处理电路技术领域，具体是涉及到一种低压差分信号接收电路。

背景技术

低压差分信号(Low-Voltage Differential Signaling,LDVS)是一种电压标准，它可以在低功耗的条件下提供高数据传输率，并且具有较强的噪声抑制能力。因此，LDVS数据传输系统被广泛应用于高速数据传输。LDVS数据传输系统包括发送电路和接收电路，发送电路将输入的CMOS电平的数字信号转换成低压差分信号进行通信传输，低压差分信号通过传输线到达如图1所示的接收电路，接收电路将接收的差分信号INP和INN转换成OUTP和OUTN(CMOS信号)后供后续数字处理电路进行处理。

图1为现有的接收电路，其直接将发送电路传输过来的差分信号INP和INN作为差分输入信号，而在标准中，差分信号的共模电压范围一般在0-2.4V之间，因此，如图1所示的现有接收电路的电源电压VDD必须满足2.5V以上的电压。此外，为了适应0-2.4V范围的共模电压，现有的接收电路中的输入级必须要同时采用PMOS轨到轨的输入级和NMOS轨到轨的输入级，其中，通过PMOS轨到轨的输入级来处理0-2.4V这个共模电压范围中电压相对较低的共模输入电压，而通过NMOS轨到轨的输入级来处理0-2.4V这个共模电压范围中电压相对较高的共模输入电压。显然现有的接收电路中的输入级电路较为复杂。

此外，在65nm、40nm、28nm等超深亚微米工艺及以下，电源内核电压已经下降到1.2V 及以下时，当有这种接口应用需求时，需要LVDS接收电路的电源电压也相应的降低为1.2V 及以下，然而，由于现有的接收电路必须在满足2.5V或以上的电源电源电压才能适应0-2.4V 共模电压的需求，因此现有的LVDS接收电路无法使用1.2V内核器件，只能使用2.4V的IO 器件，从而导致传输速度慢，传输延迟大，且功耗高的问题。

实用新型内容

有鉴于此，本实用新型提供了一种低压差分信号接收电路，以解决现有技术中的接收电路无法使用低于2.5V的低压内核器件而造成的传输速度慢，传输延迟大，且功耗高的问题。

一种低压差分信号接收电路，包括：第一滤波电路、第二滤波电路、第一反馈电路、第二反馈电路、电平转换电路和接收电路，

所述第一滤波电路和第二滤波电路分别将外部输入的外部差分信号对中的第一外部输入信号和第二外部输入信号进行滤波后输入至所述接收电路的第一输入端和第二输入端，所述接收电路将输入端接收的内部差分信号转换成电平信号输出，

所述第一反馈电路将所述接收电路的第一输入端的第一内部输入信号反馈至第一节点，所述第二反馈电路将所述接收电路的第二输入端的第二内部输入信号反馈至所述第一节点，

所述电平转换电路的第一输入端接收所述第一节点的信号，第二输入端接收参考共模信号，所述第一节点的信号大小跟随所述参考共模信号的大小变化，所述电平转换电路的第一输出端和第二输出端分别与所述接收电路的第一输入端和第二输入端相连，使得所述第一内部输入信号和第二内部输入信号之间的共模信号大小跟随所述第一节点的信号大小变化。

优选地，所述第一滤波电路的输入端接收所述第一外部输入信号，输出端与所述接收电路第一输入端相连，所述第二滤波电路的输入端接收所述第二外部输入信号，输出端与所述接收电路第二输入端相连，

所述第一反馈电路的第一端与所述接收电路的第一输入端相连，第二端与所述第一节点相连，所述第二反馈电路的第一端与所述接收电路的第二输入端相连，第二端与所述第一节点相连。

优选地，所述第一滤波电路包括第一电容和第一电阻，所述第二滤波电路包括第二电容和第二电阻，

所述第一电容的第一端与所述第一电阻的第一端相连于第二节点，所述第二节点为所述第一滤波电路的输入端，

所述第二电容的第一端与所述第二电阻的第一端相连于第三节点，所述第三节点为所述第二滤波电路的输入端，

所述第一电容的第二端与所述第一电阻的第二端相连于第四节点，所述第四节点为所述第一滤波电路的输出端，所述第四节点分别与所述接收电路的第一输入端、所述电平转换电路的第一输出端相连，

所述第二电容的第二端与所述第二电阻的第二端相连于第五节点，所述第五节点为所述第二滤波电路的输出端，所述第五节点分别与所述接收电路的第二输入端、所述电平转换电路的第二输出端相连。

优选地，所述第一反馈电路包括第三电阻，所述第二反馈电路包括第四电阻，

所述第三电阻的第一端与所述第四节点相连，

所述第四电阻的第一端与所述第五节点相连，

所述第三电阻的第二端和所述第四电阻的第二端相连于所述第一节点。

优选地，所述电平转换电路包括：第一至第九晶体管，

第一晶体管的第一端接电源电压，第二端与第三晶体管的第一端相连于第六节点，所述第三晶体管的第二端与第七节点相连，第二晶体管的第一端接电源电压，第二端与第四晶体管的第一端相连于第八节点，所述第四晶体管的第二端与所述第七节点相连，所述第七节点通过第五晶体管接地，

所述第一晶体管的控制端和第二晶体管的控制端均与所述第八节点相连，第六晶体管的第一端接电源电压，第二端与第七晶体管的第一端相连于第九节点，所述第七晶体管的第二端接地，第八晶体管的第一端接电源电压，第二端与第九晶体管的第一端相连于第十节点，所述第九晶体管的第二端接地，所述第六晶体管的控制端、第七晶体管的控制端、第八晶体管的控制端和第九晶体管的控制端均与所述第六节点相连，

所述第三晶体管的控制端接收所述参考共模信号，所述第四晶体管的控制端接收所述第一节点的信号，所述第五晶体管的控制端接收参考偏置信号，所述第九节点、第十节点分别与第四节点、第五节点相连。

优选地，所述电平转换电路包括：第一至第九晶体管，

第一晶体管的第一端与第六节点相连，第二端与第三晶体管的第一端相连于第七节点，第三晶体管的第二端接地，第二晶体管的第一端与所述第六节点相连，第二端与第四晶体管的第一端相连于第八节点，第四晶体管的第二端接地，所述第六节点通过第五晶体管接电源电压，

第六晶体管的第一端接电源电压，第二端与第七晶体管的第一端相连于第九节点，所述第七晶体管的第二端接地，第八晶体管的第一端接电源电压，第二端与第九晶体管的第一端相连于第十节点，所述第九晶体管的第二端接地，

所述第一晶体管的控制端接收所述参考共模信号，所述第二晶体管的控制端接收所述第一节点的信号，所述第三晶体管和第四晶体管的控制端均与所述第八节点相连，所述第六晶体管的控制端、第七晶体管的控制端、第八晶体管的控制端和第九晶体管的控制端均与所述第七节点相连，

所述第五晶体管的控制端接收参考偏置信号，所述第九节点、第十节点分别与第四节点、第五节点相连。

优选地，所述接收电路包括：第一接收晶体管、第二接收晶体管、第三接收晶体管、第一接收电阻、第二接收电阻、第一反相器和第二反相器，

所述第一接收晶体管的第一端与第一接收电阻的第一端相连于第十一节点，所述第一接收电阻的第二端与电源电压相连，所述第二接收晶体管的第一端与第二接收电阻的第一端相连于第十二节点，所述第二接收电阻的第二端与电源电压相连，

所述第一接收晶体管的第二端与所述第二接收晶体管的第二端相连于第十三节点，所述第十三节点通过所述第三接收晶体管接地，

所述第十一节点与所述第一反相器的输入端相连，所述第一反相器的输出端输出第一输出电平信号，

所述第十二节点与所述第二反相器的输入端相连，所述第二反相器的输出端输出第二输出电平信号，

所述第一接收晶体管的控制端接收所述电平转换电路的第一输出端输出的信号，所述第二接收晶体管的控制端接收所述电平转换电路的第二输出端输出的信号，

所述第三接收晶体管的控制端接收参考偏置信号。

优选地，所述接收电路包括：第一接收晶体管、第二接收晶体管、第三接收晶体管、第一接收电阻、第二接收电阻、第一反相器和第二反相器，

所述第一接收晶体管的第一端与第一接收电阻的第一端相连于第十一节点，所述第一接收电阻的第二端接地，所述第二接收晶体管的第一端与第二接收电阻的第一端相连于第十二节点，所述第二接收电阻的第二端接地，

所述第一接收晶体管的第二端与所述第二接收晶体管的第二端相连于第十三节点，所述第十三节点通过所述第三接收晶体管接电源电压，

所述第十一节点与所述第一反相器的输入端相连，所述第一反相器的输出端输出第一输出电平信号，

所述第十二节点与所述第二反相器的输入端相连，所述第二反相器的输出端输出第二输出电平信号，

所述第一接收晶体管的控制端接收所述电平转换电路的第一输出端输出的信号，所述第二接收晶体管的控制端接收所述电平转换电路的第二输出端输出的信号，

所述第三接收晶体管的控制端接收参考偏置信号。

优选地，所述参考共模信号为参考共模电压，所述电平转换电路包括所述参考电压的产生电路，

所述参考电压产生电路包括参考电流源和转换电阻，所述参考电流源与所述转换电阻串联在电源电压端和接地端之间，所述参考电流源何所述转换电阻相连的节点处输出所述参考共模电压，

优选地，所述参考共模信号为参考共模电压，所述电平转换电路包括所述参考电压的产生电路，

所述参考电压的产生电路包括参考电流源和转换晶体管，所述参考电流源与所述转换晶体管串联在电源电压端和接地端之间，所述转换晶体管的电流输入端和所述晶体管的控制端相连，所述参考电流源与所述转换晶体管相连的节点输出所述参考共模电压。

由上可见，在本实用新型提供的低压差分信号接收电路中，外部输入的差分信号通过电平转换电路、第一反馈电路、第二反馈电路、第一滤波电路和第二滤波电路先转换成所述内部差分信号后再传输至所述接收电路，而所述内部差分信号的共模电压与所述参考共模信号的大小相同，那么我们可以通过设置不同的参考共模电压来使得所述接收电路在不同的电压工艺下实现都能接收任意共模电压范围的外部输入差分信号，因此所述低压差分信号接收电路可以通过低压CMOS工艺来实现，从而可以提高传输速率，减小传输延迟和降低功耗。

附图说明

图1为现有技术实现的一种接收电路结构示意图；

图2为依据本实用新型实施例提供的低压差分信号接收电路的结构示意图；

图3为依据本实用新型一实施例提供的低压差分信号接收电路中的电平转换电路的具体电路结构示意图；

图4为依据本实用新型另一实施例提供的低压差分信号接收电路中的电平转换电路的具体电路结构示意图；

图5为依据本实用新型一实施例提供的低压差分信号接收电路中的接收电路的具体电路结构示意图；

图6为依据本实用新型另一实施例提供的低压差分信号接收电路中的接收电路的具体电路结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所产生的所有其他实施例，都属于本实用新型保护的范围。此外需要说明的是，在具体实施方式这一项内容中“所述…”是仅指本实用新型的中的技术属于或特征。

图2为依据本实用新型实施例提供的低压差分信号接收电路的结构示意图，图3为依据本实用新型一实施例提供的低压差分信号接收电路中的电平转换电路的具体电路结构示意图，图4为依据本实用新型另一实施例提供的低压差分信号接收电路中的电平转换电路的具体电路结构示意图，图5为依据本实用新型一实施例提供的低压差分信号接收电路中的接收电路的具体电路结构示意图，图6为依据本实用新型另一实施例提供的低压差分信号接收电路中的接收电路的具体电路结构示意图。下面我们将结合图2至图6具体阐述本实用新型。

如图2所示，本实用新型提供的低压差分信号接收电路主要包括：第一滤波电路、第二滤波电路、第一反馈电路、第二反馈电路、电平转换电路和接收电路。其中，所述第一滤波电路和第二滤波电路分别将外部输入的外部差分信号对中的第一外部输入信号INP和第二外部输入信号INN进行滤波后输入至所述接收电路的第一输入端和第二输入端，所述接收电路将输入端接收的内部差分信号转换成电平信号OUTP和OUTN输出，所述内部差分信号中的第一内部输入信号为图2中的VIP，所述内部差分信号中的第二内部输入信号为图2中的VIN。所述第一反馈电路将所述接收电路的第一输入端的第一内部输入信号VIP反馈至第一节点，所述第二反馈电路将所述接收电路的第二输入端的第二内部输入信号VIN反馈至所述第一节点，使得所述第一节点处的信号为电压信号VC。所述电平转换电路的第一输入端接收电压信号VC，第二输入端接收参考共模信号VCOM，电压信号VC的大小跟随所述参考共模信号 VCOM的大小变化，所述电平转换电路的第一输出端和第二输出端分别与所述接收电路的第一输入端和第二输入端相连，使得所述第一内部输入信号VIP和第二内部输入信号VIN之间的共模信号大小跟随电压信号VC号大小变化。在本实用新型中，A跟随B变化是指，B增加A也增加，B减小A也减小。

在本实用新型的一实施例中，外部输入的差分信号(发送器发出的差分信号，该差分信号通过数据线传输至接收端)通过电平转换电路、第一反馈电路、第二反馈电路、第一滤波电路和第二滤波电路先转换成所述内部差分信号后再传输至所述接收电路，我们通过所述电平转换电路、第一反馈电路和第二反馈电路的设置，使得电压信号VC与参考共模信号VCOM 的大小相等，使得所述第一内部输入信号VIP和第二内部输入信号VIN之间的共模信号大小等于电压信号VC的大小。因此，本实用新型的所述低压差分接收电路不管外部输入的差分信号的共模电压范围为多大，我们都可以通过设置不同的参考共模电压来使得所述接收电路在不同的电压工艺下实现都能接收任意共模电压范围的外部输入差分信号。因而，本实用新型提供的所述接收电路可以通过如1.2V甚至0.9V的低电源电压超深亚微米CMOS工艺来实现，例如通过65nm、40nm、28nm等超深亚微米工艺实现的MOS晶体管来构成接收电路，从而可以提高传输速率，减小传输延迟和降低功耗。

如图2所示，所述第一滤波电路的输入端接收所述第一外部输入信号INP，输出端与所述接收电路第一输入端相连，所述第二滤波电路的输入端接收所述第二外部输入信号INN，输出端与所述接收电路第二输入端相连，所述第一反馈电路的第一端与所述接收电路的第一输入端相连，第二端与所述第一节点(信号VC所在处)相连，所述第二反馈电路的第一端与所述接收电路的第二输入端相连，第二端与所述第一节点相连。具体的，所述第一滤波电路包括第一电容C1和第一电阻R1，所述第二滤波电路包括第二电容C2和第二电阻R2，所述第一电容C1的第一端与所述第一电阻R1的第一端相连于第二节点(信号INP的输入处)，所述第二节点为所述第一滤波电路的输入端。所述第二电容C1的第一端与所述第二电阻R2的第一端相连于第三节点(信号INN所在处)，所述第三节点为所述第二滤波电路的输入端。所述第一电容C1的第二端与所述第一电阻R1的第二端相连于第四节点(信号VIP所在处)，所述第四节点为所述第一滤波电路的输出端，所述第四节点分别与所述接收电路的第一输入端、所述电平转换电路的第一输出端相连。所述第二电容C2的第二端与所述第二电阻R2的第二端相连于第五节点(信号VIN所在处)，所述第五节点为所述第二滤波电路的输出端，所述第五节点分别与所述接收电路的第二输入端、所述电平转换电路的第二输出端相连。继续参考图2所示，所述第一反馈电路包括第三电阻R3，所述第二反馈电路包括第四电阻R4，所述第三电阻的第一端与所述第四节点相连，所述第四电阻的第一端与所述第五节点相连，所述第三电阻R3的第二端和所述第四电阻R4的第二端相连于所述第一节点。

本实用新型提供了一种图2中的电平转换电路的一种具体实现电路，具体如图3所示，所述电平转换电路包括：第一至第九晶体管M11至M19。具体的，第一晶体管M11的第一端接电源电压，第二端与第三晶体管M13的第一端相连于第六节点。所述第三晶体管M13 的第二端与第七节点相连，第二晶体管M12的第一端接电源电压，第二端与第四晶体管M14 的第一端相连于第八节点。所述第四晶体管M14的第二端与所述第七节点相连，所述第七节点通过第五晶体管M15接地。所述第一晶体管M11的控制端和第二晶体管M12的控制端均与所述第八节点相连，第六晶体管M16的第一端接电源电压，第二端与第七晶体管M17的第一端相连于第九节点所述第七晶体管M17的第二端接地。第八晶体管M18的第一端接电源电压，第二端与第九晶体管M19的第一端相连于第十节点，所述第九晶体管M19的第二端接地，所述第六晶体管M16的控制端、第七晶体管M17的控制端、第八晶体管M18的控制端和第九晶体管M19的控制端均与所述第六节点相连。所述第三晶体管M13的控制端接收所述参考共模信号VCOM，所述第四晶体管M14的控制端接收所述第一节点的信号VC，所述第五晶体管M15的控制端接收参考偏置信号VREF，所述第九节点、第十节点分别与第四节点、第五节点相连，所述第九节点输出所述第一内部输入信号VIP，所述第十节点输出所述第二内部输入信号VIN。所述第五晶体管M15根据其控制端接收的参考偏置信号给第三晶体管M13和第四晶体管M14构成的对管提供偏置电流(尾电流)。

本实用新型提供了一种图2中的电平转换电路的另一种具体实现电路，具体如图4所示所述电平转换电路包括：第一至第九晶体管M21至M29。

第一晶体管M21的第一端与第六节点相连，第二端与第三晶体管M23的第一端相连于第七节点，第三晶体管M23的第二端接地。第二晶体管M22的第一端与所述第六节点相连，第二端与第四晶体管M24的第一端相连于第八节点，第四晶体管M24的第二端接地，所述第六节点通过第五晶体管M25接电源电压。第六晶体管M26的第一端接电源电压，第二端与第七晶体管M27的第一端相连于第九节点，所述第七晶体管M27的第二端接地。第八晶体管M28的第一端接电源电压，第二端与第九晶体管M29的第一端相连于第十节点，所述第九晶体管M29的第二端接地。所述第一晶体管M21的控制端接收所述参考共模信号 VCOM，所述第二晶体管M21的控制端接收所述第一节点的信号VC。所述第三晶体管M23 和第四晶体管M24的控制端均与所述第八节点相连，所述第六晶体管M26的控制端、第七晶体管M27的控制端、第八晶体管M28的控制端和第九晶体管M29的控制端均与所述第七节点相连。所述第五晶体管M25的控制端接收参考偏置信号，所述第九节点、第十节点分别与第四节点、第五节点相连。所述第十节点输出所述第二内部输入信号VIN。所述第五晶体管M25根据其控制端接收的参考偏置信号给第三晶体管M23和第四晶体管M24构成的对管提供偏置电流(尾电流)。

此外，本实用新型还提供了一种图2中的接收电路的一种具体实现电路，具体如图5所示，所述接收电路包括：第一接收晶体管M1A、第二接收晶体管M1B、第三接收晶体管M1C、第一接收电阻R11、第二接收电阻R12、第一反相器N11和第二反相器N12。所述第一接收晶体管M1C的第一端与第一接收电阻R11的第一端相连于第十一节点，所述第一接收电阻 R11的第二端与电源电压相连，所述第二接收晶体管M1B的第一端与第二接收电阻R12的第一端相连于第十二节点，所述第二接收电阻R12的第二端与电源电压相连。所述第一接收晶体管M1A的第二端与所述第二接收晶体管M1B的第二端相连于第十三节点，所述第十三节点通过所述第三接收晶体管M1C接地。所述第十一节点与所述第一反相器N11的输入端相连，所述第一反相器的输出端输出第一输出电平信号OUTP。所述第十二节点与所述第二反相器N12的输入端相连，所述第二反相器N12的输出端输出第二输出电平信号OUTN。所述第一接收晶体管M1A的控制端接收所述电平转换电路的第一输出端输出的信号VIP，所述第二接收晶体管M1B的控制端接收所述电平转换电路的第二输出端输出的信号VIN，所述第三接收晶体管的控制端接收参考偏置信号(图5中未示出)。所述第三接收晶体管M1C根据其控制端接收的参考偏置信号给第第一接收晶体管M1A和第二接收晶体管M1B构成的对管提供偏置电流(尾电流)。

本实用新型还提供了一种图2中的接收电路的另一种具体实现电路，具体如图6所示，所述接收电路包括：第一接收晶体管M2A、第二接收晶体管M2B、第三接收晶体管M2C、第一接收电阻R21、第二接收电阻R22、第一反相器N21和第二反相器N22。所述第一接收晶体管M2A的第一端与第一接收电阻R21的第一端相连于第十一节点，所述第一接收电阻 R21的第二端接地。所述第二接收晶体管M2B的第一端与第二接收电阻R22的第一端相连于第十二节点，所述第二接收电阻R22的第二端接地。所述第一接收晶体管M1A的第二端与所述第二接收晶体管M2B的第二端相连于第十三节点，所述第十三节点通过所述第三接收晶体管M3C接电源电压。所述第十一节点与所述第一反相器N21的输入端相连，所述第一反相器N21的输出端输出第一输出电平信号OUTP。所述第十二节点与所述第二反相器N22的输入端相连，所述第二反相器N22的输出端输出第二输出电平信号OUTN。所述第一接收晶体管M2A的控制端接收所述电平转换电路的第一输出端输出的信号VIP，所述第二接收晶体管M2B的控制端接收所述电平转换电路的第二输出端输出的信号VIN，所述第三接收晶体管 M3C的控制端接收参考偏置信号。所述第三接收晶体管M2C根据其控制端接收的参考偏置信号给第第一接收晶体管M2A和第二接收晶体管M2B构成的对管提供偏置电流(尾电流)。

在上述各个实施例中，各个所述晶体管的第一端为源极和漏极中的一端，第二端为源极和漏极中的另一端，各个所述晶体管的控制端为栅极。在图5中的各个所述晶体管为NMOS 管，在图6中，各个所述晶体管为PMOS管。图3至图6中各个所述晶体管均可以采用1.2V或低于1.2V的低压CMOS工艺实现的MOS晶体管，例如通过65nm、40nm、28nm等超深亚微米工艺实现的MOS晶体管。

所述参考共模信号VCOM为参考共模电压，所述电平转换电路还包括所述参考电压的产生电路，本实用新型还提供了两种所述参考电压的产生电路的具体实现方式。一种实现方式如：所述参考电压产生电路包括参考电流源和转换电阻，所述参考电流源与所述转换电阻串联在电源电压VDD端和接地端之间，所述参考电流源何所述转换电阻相连的节点处输出所述参考共模电压VCOM。例如所述参考电流源提供的参考电流为IREF，而所述转换电阻的电阻为RC，当所述参考电流源位于电源电压VDD和所述转换电阻之间时，所述参考共模电压VCOM＝IREF*RC，当所述参考电流源位所述转换电阻和接地端之间时，所述参考共模电压VCOM＝VDD-IREF*RC。

所述参考电压的产生电路的另一种实现方式如：所述参考电压的产生电路包括参考电流源和转换晶体管，所述参考电流源与所述转换晶体管串联在电源电压VDD端和接地端之间，所述转换晶体管的电流输入端和所述晶体管的控制端相连，所述参考电流源与所述转换晶体管相连的节点输出所述参考共模电压Vcom。所述转换晶体管的的电阻为1/gm，所述gm为所述转换晶体管的跨导，所述参考电流源的电流为IREF。当所述转换晶体管的第一端接电源电压VDD，第二端与所述参考电流源相连，所述参考电流源接地时，所述转换晶体管的第二端输出所述共模电压VCOM，则所述共模电压VCOM＝VDD-IREF*(1/gm)。当所述转换晶体管的第一端通过所述参考电流源接电源电压VDD，第二端接地时，所述转换晶体管的第一端输出所述共模电压VCOM，则所述共模电压VCOM＝IREF*(1/gm)。

本实用新型各个实施例中的参考电流源还用于根据对应的转换电阻产生所述电平转换电路和接收电路中的各个参考偏置信号。

由上可见，在本实用新型提供的低压差分信号接收电路中，外部输入的差分信号通过电平转换电路、第一反馈电路、第二反馈电路、第一滤波电路和第二滤波电路先转换成所述内部差分信号后再传输至所述接收电路，而所述内部差分信号的共模电压与所述参考共模信号的大小相同，那么我们可以通过设置不同的参考共模电压来使得所述接收电路在不同的电压工艺下实现都能接收任意共模电压范围的外部输入差分信号，因此所述低压差分信号接收电路可以通过低电源电压超深亚微米CMOS工艺来实现，从而可以提高传输速率，减小传输延迟和降低功耗。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种低压差分信号接收电路，其特征在于，包括：第一滤波电路、第二滤波电路、第一反馈电路、第二反馈电路、电平转换电路和接收电路，

所述第一滤波电路和第二滤波电路分别将外部输入的外部差分信号对中的第一外部输入信号和第二外部输入信号进行滤波后输入至所述接收电路的第一输入端和第二输入端，所述接收电路将输入端接收的内部差分信号转换成电平信号输出，

所述第一反馈电路将所述接收电路的第一输入端的第一内部输入信号反馈至第一节点，所述第二反馈电路将所述接收电路的第二输入端的第二内部输入信号反馈至所述第一节点，

所述电平转换电路的第一输入端接收所述第一节点的信号，第二输入端接收参考共模信号，所述第一节点的信号大小跟随所述参考共模信号的大小变化，所述电平转换电路的第一输出端和第二输出端分别与所述接收电路的第一输入端和第二输入端相连，使得所述第一内部输入信号和第二内部输入信号之间的共模信号大小跟随所述第一节点的信号大小变化。

2.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述第一滤波电路的输入端接收所述第一外部输入信号，输出端与所述接收电路第一输入端相连，所述第二滤波电路的输入端接收所述第二外部输入信号，输出端与所述接收电路第二输入端相连，

所述第一反馈电路的第一端与所述接收电路的第一输入端相连，第二端与所述第一节点相连，所述第二反馈电路的第一端与所述接收电路的第二输入端相连，第二端与所述第一节点相连。

3.根据权利要求2所述的低压差分信号接收电路，其特征在于，所述第一滤波电路包括第一电容和第一电阻，所述第二滤波电路包括第二电容和第二电阻，

所述第一电容的第一端与所述第一电阻的第一端相连于第二节点，所述第二节点为所述第一滤波电路的输入端，

所述第二电容的第一端与所述第二电阻的第一端相连于第三节点，所述第三节点为所述第二滤波电路的输入端，

所述第一电容的第二端与所述第一电阻的第二端相连于第四节点，所述第四节点为所述第一滤波电路的输出端，所述第四节点分别与所述接收电路的第一输入端、所述电平转换电路的第一输出端相连，

所述第二电容的第二端与所述第二电阻的第二端相连于第五节点，所述第五节点为所述第二滤波电路的输出端，所述第五节点分别与所述接收电路的第二输入端、所述电平转换电路的第二输出端相连。

4.根据权利要求3所述的低压差分信号接收电路，其特征在于，所述第一反馈电路包括第三电阻，所述第二反馈电路包括第四电阻，

所述第三电阻的第一端与所述第四节点相连，

所述第四电阻的第一端与所述第五节点相连，

所述第三电阻的第二端和所述第四电阻的第二端相连于所述第一节点。

5.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述电平转换电路包括：第一至第九晶体管，

第一晶体管的第一端接电源电压，第二端与第三晶体管的第一端相连于第六节点，所述第三晶体管的第二端与第七节点相连，第二晶体管的第一端接电源电压，第二端与第四晶体管的第一端相连于第八节点，所述第四晶体管的第二端与所述第七节点相连，所述第七节点通过第五晶体管接地，

所述第一晶体管的控制端和第二晶体管的控制端均与所述第八节点相连，第六晶体管的第一端接电源电压，第二端与第七晶体管的第一端相连于第九节点，所述第七晶体管的第二端接地，第八晶体管的第一端接电源电压，第二端与第九晶体管的第一端相连于第十节点，所述第九晶体管的第二端接地，所述第六晶体管的控制端、第七晶体管的控制端、第八晶体管的控制端和第九晶体管的控制端均与所述第六节点相连，

所述第三晶体管的控制端接收所述参考共模信号，所述第四晶体管的控制端接收所述第一节点的信号，所述第五晶体管的控制端接收参考偏置信号，所述第九节点、第十节点分别与第四节点、第五节点相连。

6.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述电平转换电路包括：第一至第九晶体管，

第一晶体管的第一端与第六节点相连，第二端与第三晶体管的第一端相连于第七节点，第三晶体管的第二端接地，第二晶体管的第一端与所述第六节点相连，第二端与第四晶体管的第一端相连于第八节点，第四晶体管的第二端接地，所述第六节点通过第五晶体管接电源电压，

第六晶体管的第一端接电源电压，第二端与第七晶体管的第一端相连于第九节点，所述第七晶体管的第二端接地，第八晶体管的第一端接电源电压，第二端与第九晶体管的第一端相连于第十节点，所述第九晶体管的第二端接地，

所述第一晶体管的控制端接收所述参考共模信号，所述第二晶体管的控制端接收所述第一节点的信号，所述第三晶体管和第四晶体管的控制端均与所述第八节点相连，所述第六晶体管的控制端、第七晶体管的控制端、第八晶体管的控制端和第九晶体管的控制端均与所述第七节点相连，

所述第五晶体管的控制端接收参考偏置信号，所述第九节点、第十节点分别与第四节点、第五节点相连。

7.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述接收电路包括：第一接收晶体管、第二接收晶体管、第三接收晶体管、第一接收电阻、第二接收电阻、第一反相器和第二反相器，

所述第一接收晶体管的第一端与第一接收电阻的第一端相连于第十一节点，所述第一接收电阻的第二端与电源电压相连，所述第二接收晶体管的第一端与第二接收电阻的第一端相连于第十二节点，所述第二接收电阻的第二端与电源电压相连，

所述第一接收晶体管的第二端与所述第二接收晶体管的第二端相连于第十三节点，所述第十三节点通过所述第三接收晶体管接地，

所述第十一节点与所述第一反相器的输入端相连，所述第一反相器的输出端输出第一输出电平信号，

所述第十二节点与所述第二反相器的输入端相连，所述第二反相器的输出端输出第二输出电平信号，

所述第一接收晶体管的控制端接收所述电平转换电路的第一输出端输出的信号，所述第二接收晶体管的控制端接收所述电平转换电路的第二输出端输出的信号，

所述第三接收晶体管的控制端接收参考偏置信号。

8.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述接收电路包括：第一接收晶体管、第二接收晶体管、第三接收晶体管、第一接收电阻、第二接收电阻、第一反相器和第二反相器，

所述第一接收晶体管的第一端与第一接收电阻的第一端相连于第十一节点，所述第一接收电阻的第二端接地，所述第二接收晶体管的第一端与第二接收电阻的第一端相连于第十二节点，所述第二接收电阻的第二端接地，

所述第一接收晶体管的第二端与所述第二接收晶体管的第二端相连于第十三节点，所述第十三节点通过所述第三接收晶体管接电源电压，

所述第十一节点与所述第一反相器的输入端相连，所述第一反相器的输出端输出第一输出电平信号，

所述第十二节点与所述第二反相器的输入端相连，所述第二反相器的输出端输出第二输出电平信号，

所述第一接收晶体管的控制端接收所述电平转换电路的第一输出端输出的信号，所述第二接收晶体管的控制端接收所述电平转换电路的第二输出端输出的信号，

所述第三接收晶体管的控制端接收参考偏置信号。

9.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述参考共模信号为参考共模电压，所述电平转换电路包括参考电压的产生电路，

所述参考电压的产生电路包括参考电流源和转换电阻，所述参考电流源与所述转换电阻串联在电源电压端和接地端之间，所述参考电流源和所述转换电阻相连的节点处输出所述参考共模电压。

10.根据权利要求1所述的低压差分信号接收电路，其特征在于，所述参考共模信号为参考共模电压，所述电平转换电路包括参考电压的产生电路，

所述参考电压的产生电路包括参考电流源和转换晶体管，所述参考电流源与所述转换晶体管串联在电源电压端和接地端之间，所述转换晶体管的电流输入端和所述晶体管的控制端相连，所述参考电流源与所述转换晶体管相连的节点输出所述参考共模电压。

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