KR20020026788A - 수신기, 하이브리드 회로, 드라이브 회로 및 동시에양방향으로 신호 전송을 실행하는 양방향 신호 전송용신호 전송 시스템 - Google Patents

Abstract

신호를 신호 전송선을 통하여 양방향으로 전송 및 수신하는 본 발명에 따른 양방향 신호 전송용 수신기는 신호선, 제1 유지 커패시터, 신호선 전압 완충 회로, 하이브리드 회로, 판정 회로를 구비한다. 신호선은 신호 전송선에 접속되고, 신호선 전압 완충 회로는 신호선의 전압을 완충하는데 사용된다. 더욱이, 하이브리드 회로는 완충 회로에 의해 완충된 신호선 전압으로부터 수신된 신호를 분리함으로써 수신된 신호를 출력하는데 사용되며, 판정 회로는 하이브리드 회로에 의해 분리되고 출력된 수신된 신호의 논리값을 판정하는데 사용된다.

Description

수신기, 하이브리드 회로, 드라이브 회로 및 동시에 양방향으로 신호 전송을 실행하는 양방향 신호 전송용 신호 전송 시스템{RECEIVER, HYBRID CIRCUIT, DRIVER CIRCUIT, AND SIGNAL TRANSMISSION SYSTEM FOR BIDIRECTIONAL SIGNAL TRANSMISSION FOR CARRYING OUT SUCH SIGNAL TRANSMISSION IN BOTH DIRECTIONS SIMULTANEOUSLY}

본 발명은 복수 개의 LSI 칩들 또는 단일 칩 내의 복수 개의 디바이스들 또는 회로 블록들 또는 복수 개의 보드들 또는 머신들 사이에서 고속으로 신호를 전송하기 위한 신호 전송 기술에 관련된 것으로, 더 상세하게는 수신기, 하이브리드 회로, 드라이브 회로 및 동시에 양방향으로 전송을 실행하기 위한 양 방향 신호 전송이 가능한 신호 전송 시스템에 관한 것이다.

최근, 컴퓨터 및 정보 처리 장치를 구성하는데 사용되는 구성 요소의 성능은 대단히 개선 되었으며, 실로, 극적인 성능 개선이 예컨대, DRAM(다이나믹 랜덤 액세스 메모리)과 같은 반도체 메모리 디바이스 및 프로세서 기타 같은 종류의 것에 대해 이루어졌다. 반도체 메모리 디바이스, 프로세서, 기타 같은 종류의 것의 성능 개선은 구성 요소들 또는 엘리먼트들 사이의 신호 전송 속도를 제외하면 시스템 성능은 더 이상 개선되지 않았다는 점에 도달했다. 보다 엄밀히 설명하면, DRAM과 같은 주 저장 장치와 프로세서(즉, LSI들 사이) 사이의 신호 전송 속도는 예컨대, 전체적으로 컴퓨터에 대한 성능 개선을 방해하는 병목이되고 있다.

서버 및 주 저장 장치 또는 네트웍을 통해 연결된 서버들 사이와 같은 머신들 또는 보드(인쇄 배선 기판)들 사이의 신호 전송 뿐만 아니라 반도체 칩의 집적도 및 크기의 증가, 공급 전압 레벨의 감소(저 전압 스윙 신호) 등의 이유로 칩들 사이 또는 칩 내의 디바이스들 또는 회로 블록들 사이의 신호 전송에도 신호 전송 속도 개선에 대한 필요성은 증가하고 있다. 그러므로, 고속 전송을 달성할 수 있는 양방향 가능한 신호 전송을 위한 수신기 및 하이브리드 회로(하이브리드)를 제공하는 것이 바람직하다. 또한 신호 전송선 사용의 능률을 증가시킬 수 있거나 신호 전송 속도의 감소 없이 신호선의 수를 줄일 수 있는 양방향 전송 또는 다중 전송에 적합한 선형 출력 임피던스를 갖는 드라이버 회로 및 이러한 드라이버 회로를 사용하는 신호 전송 시스템을 제공하는 것이 바람직하다.

LSI들 사이 또는 보드들 또는 머신들 사이의 데이터 전송 량의 증가를 처리하기 위해, 핀(pin) 당 신호 전송 속도는 증가되어야만 한다. 이것은 핀 수의 증가에 의한 패키지 비용 등의 증가를 피하기 위한 것이다. 결과적으로, 1 Gbps를 초과하는 LSI 사이의 신호 전송률은 예컨대, 최근에 달성되었으며, 미래(지금으로부터3 내지 8 년)의 신호 전송률은 4 Gbps 또는 10 Gbps 에 이르는 (매우 높은 신호 전송률을 달성하는)극히 높은 값에 도달할 것이 기대된다.

그러나, 이러한 높은 신호 주파수에서는 기생 인덕턴스 및 기생 커패시턴스 효과에 기인하는 고주파 성분 반사와 같은 이러한 요소와 결합되며, 전송선의 대역폭을 제한하는 신호 전송선의 표피 효과에 의한 높은 신호 주파수 내의 손실이 발생한다. 이러한 제한은 예컨대, 대심선 케이블을 사용함으로써 완화될 수 있으나, 대용량 데이터 전송을 위해 병렬로 묶일 필요가 있는 대량의 신호선의 응용에는 케이블 묶음의 직경을 증가하는데 제한이 있다. 이러한 방법으로, 신호 전송 주파수를 증가함에 따라, 신호 전송에 있어서 신호 전송선 자체가 병목 현상을 일으키게되는 상황이 발생한다.

이러한 병목 현상을 제거하기 위해, 양방향으로 동시에 신호를 전송하는 양방향 전송 및 하나의 기호를 사용하는 다량의 비트를 전송하는 다중 전송과 같은 여러 기술이 적용되었다. 양방향 전송에 있어서, 하이브리드 회로의 드라이버에 의해 신호가 발송되는 신호선의 신호 전압으로부터 넷(net) 신호 전압을 뺌으로써 출력을 위한 넷 신호 전압을 분리하는 기능을 갖는 하이브리드 회로가 사용된다.

더욱이, 고속 신호 전송에 있어서, 정합되지 않은 선 종단은 신호 파형의 장애를 초래하는 신호 반사의 원인이 될 수 있으므로, 전송선의 특성 임피던스(임피던스 정합) 내에서 신호선을 종료하기 위해 고속 신호 전송이 실행된다. 신호선의 수신 단에서 뿐만 아니라 전송단에서도 이 임피던스 정합은 반드시 이루어져야한다. 코넥터 및 패키지와 같은 임피던스가 정합되지 않은 지점으로부터의 반사를 완화할 필요가 있는 것과 마찬가지로 전송단에서도 잘 완화할 필요가 있다.

신호선의 수를 줄이기 위해 실행된 알려진 방법 중에는 하나의 기호를 사용하여 복수의 비트를 전송하는 양방향 전송 및 다중 전송이 있지만, 이 방법은 선 임피던스에 정합될 선 종단의 값뿐만 아니라 최소화될 비선형성도 요구한다. 이것은 비선형성이 존재한다면, 양방향 전송에 있어서, 수신단에서 드라이버에 의해 이루어지는 기여를 수신된 신호로부터 뺄 때, 오류가 발생할 수 있으며, 한편 다중 전송의 경우에 있어서 기호 당 비트 수는 제한될 것이기 때문이다.

종래 기술 및 종래 기술에 관련된 문제는 도면을 참조하여 후에 상세하게 기술한다.

본 발명의 목적은 하이브리드 회로가 갖는 입력 측의 킥-백 노이즈 문제를 해소한 양방향 신호 전송을 위한 수신기 및 하이브리드 회로를 제공하는 것이다. 본 발명의 다른 목적은 드라이버 회로의 임피던스에 선형성을 제공함으로써 전송선의 대역폭을 활용하기에 적합한 양방향 전송 또는 다중 전송을 달성하는 것이다.

본 발명에 따르면 신호를 신호 전송선을 통하여 양방향으로 전송 및 수신하는 양방향 신호 전송용 수신기 및 하이브리드 회로가 제공되며, 신호 전송선에 접속된 신호선과, 신호를 유지하는 제1의 유지 커패시터와, 신호선의 전압을 완충하는 신호선 전압 완충 회로와, 완충 회로에 의해 완충된 신호선 전압으로부터 수신 신호를 분리하여 출력하는 하이브리드 회로와, 하이브리드 회로에 의해 분리되어 출력된 수신 신호의 논리값을 판정하는 판정 회로를 구비한다.

판정 회로는 하이브리드 회로에 의해 분리되고 출력된 수신된 신호의 논리값을 하이브리드 회로가 판정할 때 얻어지는 신호값 및 이미 얻어진 주어진 신호값에 계수를 곱함으로써 얻어진 값의 합계을 생성할 수 있고, 생성된 합계의 값을 사용하여 판정한다. 완충 회로는 전압 완충 회로이며, 하이브리드 회로는 용량성 결합 하이브리드 회로이다. 전압 완충 회로는 거의 동일한 전압 이득을 가질 수 있으며, 전압 완충 회로 및 신호선은 커패시터에 의해 서로 결합될 수 있고, 여기서 전압 완충 회로의 비동작 기간 동안, 커패시터의 입력측 상의 노드는 전압 완충 회로의 출력에 접속될 수 있고 전압 완충 회로의 입력 노드는 미리 정해진 전위로 미리 충전될 수 있으며, 이로써 전압 완충 회로의 오프셋 전압을 보상한다.

수신기는 용량성 결합 하이브리드 회로의 입력 노드를 드라이브하기 위한 기준 전압을 드라이버의 출력 시퀀스에 따라 제어하기 위한 기준 전압 출력 회로를 더 포함한다. 기준 전압 출력 회로는 드라이버에 의해 출력되는 신호 시퀀스의 데이터에 따라 복수의 제어 전압을 생성하는 제어 전압 생성 회로와 제어 전압을 수신하고 각 기준 전압을 생성하는 복수 개의 기준 전압 버퍼와 신호 시퀀스의 데이터에 따라 복수 개의 기준 전압 버퍼중의 하나의 출력을 선택하는 선택회로를 포함할 수 있다.

완충회로는 전압-전류 변환을 실행하는 트랜스컨덕터일 수 있으며, 하이브리드 회로는 신호선의 전압 및 복제 드라이버의 신호 전압을 트랜스컨덕터를 사용하여 전류로 변환할 수 있으며, 신호선의 전압과 복제 드라이버의 신호 전압의 차이를 구하기 위하여 변환된 전류들의 차이에 대응하는 전류를 부하 디바이스에 흘림으로써 출력을 위한 수신 신호를 분리한다. 제1 트랜지스터 및 제2 유지 커패시터를 구비하는 오프셋 보상 회로는 하이브리드회로에 있어서 트랜스컨덕터로부터의 전류가 공급되는 부하 디바이스에 접속될 수 있으며, 오프셋 보상 회로에서, 완충 회로의 비동작 기간 동안, 제1 트랜지스터는 다이오드 접속 구조가 되도록 접속될 수 있고, 제1 트랜지스터의 게이트에 제2 유지 커패시터가 접속될 수 있으며, 한편 완충 회로의 동작 동안, 제2 유지 커패시터의 전압은 제1 트랜지스터의 게이트 전압을 유지한다.

트랜스컨덕터로부터의 전류는 제3 유지 커패시터 및 제2 트랜지스터를 갖는 굽은 구조의 유지 회로를 사용하여 유지될 수 있으며, 여기서 샘플링 기간 동안 제3 유지 커패시터는 다이오드 접속 구성으로 접속된 제2 트랜지스터의 게이트와 접속될 수 있으며, 유지 기간 동안 제3 유지 커패시터는 게이트로부터 분리되고, 유지 회로로부터의 출력 전류는 유지 회로 다음의 부하 디바이스에 접속될 수 있고, 이로써 두 개의 근접한 샘플링 즉시 선택된 신호의 가중 합계를 생성한 후 가중 합계를 사용하여 판정을 한다. 완충 회로는 nM0S 디바이스 및 pM0S 디바이스를 구비하는 푸시-풀 소스 폴로워단을 출력단에 구비할 수 있다.

더욱이 본 발명에 따르면, 신호를 신호 전송로의 양방향으로 전송 및 수신하는 양방향 신호 전송용 수신기가 제공되며, 신호 전송선에 접속된 신호선과, 신호를 유지하는 제1 유지 커패시터와, 신호선의 전압으로부터 수신 신호를 분리하여 출력하는 하이브리드 회로와, 하이브리드 회로의 입력노드를 구동하는 기준 전압을 드라이버의 출력 시퀀스에 따라서 출력하는 기준 전압 출력 회로와, 하이브리드 회로로부터 분리되고 출력된 수신 신호의 논리값을 판정하는 판정 회로를 구비한다.

기준 전압 출력 회로는 드라이버에 의해 출력되고 있는 신호 시퀀스의 데이터에 따른 복수의 제어 전압을 생성하는 제어 전압 생성 회로와, 제어 전압을 수신하여 각각 기준 전압을 생성하는 복수의 기준 전압 버퍼와, 신호 시퀀스의 데이터에 따라서 복수의 기준 전압 버퍼의 출력중 어느 하나를 선택하는 선택 회로를 구비한다.

더욱이 본 발명에 따르면, 신호를 신호 전송선의 양방향으로 송신 및 수신하는 양방향 신호 전송용 하이브리드 회로가 또한 제공되며, 하이브리드 회로는 신호를 유지하는 커패시터를 갖는 용량성 결합 하이브리드 회로이며, 신호 전송선으로부터의 입력 신호를 완충 회로를 통해 커패시터에 공급하고, 완충 회로에서 완충된 신호선 전압으로부터 수신된 신호를 분리하여 출력한다.

하이브리드 회로는 용량성 결합 하이브리드 회로의 입력 노드를 구동하는 기준 전압을 드라이버의 출력 시퀀스에 따라서 제어하는 기준 전압 출력 회로를 더 포함할 수 있다. 기준 전압 출력 회로는 드라이버에 의해 출력되고 있는 신호 시퀀스의 데이터에 따른 복수의 제어 전압을 생성하는 제어 전압 생성 회로와, 제어 전압을 수신하여 각각 기준 전압을 생성하는 복수의 기준 전압 버퍼와, 신호 시퀀스의 데이터에 따라서 복수의 기준 전압 버퍼 출력중 어느 하나를 선택하는 선택 회로를 구비한다.

하이브리드 회로는 신호를 증폭하여 증폭된 신호를 신호 전송선에 출력하는 드라이버의 출력에 대응하는 신호를 출력하는 복제 드라이버의 출력 신호와, 신호전송선으로부터의 입력 신호와, 기준 전압을 수신하고, 출력을 위해 수신된 신호를 분리한다. 하이브리드 회로는 신호 전송선의 전압 및 복제 드라이버의 출력 전압을 트랜스컨덕터를 사용하여 전류로 변환하고, 변환된 전류들 사이의 차이에 대응하는 전류를 부하 디바이스에 흘림으로써 신호 전송선의 전압과 복제 드라이버의 출력 전압과의 차이를 구하여, 출력을 위해 수신된 신호를 분리한다. 오프셋 보상 회로는 하이브리드 회로에서 트랜스컨덕터로부터의 전류가 공급되는 부하 디바이스에 접속될 수 있는 제1 트랜지스터 및 제1 유지 커패시터를 포함할 수 있고, 오프셋 보상 회로에서, 완충 회로의 비동작 기간 동안, 제1 트랜지스터는 다이오드 접속구조가 되도록 접속될 수 있고 제1 유지 커패시터는 제1 트랜지스터의 게이트에 접속될 수 있으며, 한편 완충 회로의 동작 기간 동안, 제1 유지 커패시터의 전압은 제1 트랜지스터의 게이트 전압을 유지한다.

트랜스컨덕터로부터의 전류는 제2 유지 커패시터 및 제2 트랜지스터를 갖는 굽은 구조의 유지 회로로 사용하여 유지될 수 있고, 샘플링 기간 동안, 제2 유지 커패시터는 다이오드 접속 구조로 접속된 제2 트랜지스터의 게이트와 접속될 수 있고, 유지 기간 동안, 제2 유지 커패시터는 게이트로부터 분리되고, 유지 회로로부터의 출력 전류는 다음단의 부하디바이스에 접속될 수 있으며, 이로써 두 근접한 샘플링 즉시 신호의 가중 합계를 생성한 후에 가중 합계를 사용하여 판정을 한다.

본 발명에 따르면, 드라이버 회로는 출력 신호선에 접속된 제1 단자, 제1 전원선에 접속된 제2 단자 및 제어 단자를 갖는 제1 트랜지스터와, 제1 트랜지스터와 병렬로 접속된 제1 단자, 제2 단자 및 제어 단자를 갖는 제2 트랜지스터와, 출력신호선의 전위에 따라서 제2 트랜지스터의 제어 단자에 인가될 전압을 제어하는 제어 회로를 구비한다.

제1 전원선은 고전압 전원선이며, 제1 트랜지스터는 출력 신호선을 풀 업하도록 동작한다. 제1 전원선은 저전압 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 다운하도록 동작할 수 있다. 제어 회로는 출력 신호선의 전압을 근사적으로 주어진 값으로 출력 신호선의 전압을 시프트함으로써 시프트 전압을 생성하고, 제2 트랜지스터의 제어 단자에 인가하는 전압 시프트 회로일 수 있다. 전압 시프트 회로는 출력 신호선에 접속된 전압 시프트 부하 디바이스를 통해 전류를 흘림으로써 시프트 전압을 생성할 수 있다. 전압 시프트 부하 디바이스와 제1 및 제2 트랜지스터는 동일한 채널 도전성 타입을 갖는다. 제2 트랜지스터를 오프 상태로부터 온 상태에 전환할 때에, 제2 트랜지스터의 제어 단자에 인가할 전압을 오프 전압으로부터 온 전압으로의 변화 속도를 높이기 위한 전하 또는 전류를 주입하기 위한 주입 회로를 더 포함할 수 있다.

더욱이, 본 발명에 따르면, 출력 신호선에 접속된 제1 단자, 고전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 출력 신호선을 풀 업하도록 동작하는 제1 트랜지스터와, 제1 트랜지스터와 병렬로 접속되고, 제1 단자, 제2 단자 및 제어 단자를 구비하는 제2 트랜지스터와, 출력 신호선의 전위에 따라서, 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하는 제1 제어 회로와, 출력 신호선에 접속된 제1 단자, 저전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 출력 신호선을 풀 다운하도록 동작하는 제3 트랜지스터와, 제2 트랜지스터와 병렬로 접속되고 제1 단자, 제2 단자 및 제어 단자를 갖는 제4 트랜지스터와, 출력 신호선의 전위에 따라서 제4 트랜지스터의 제어 단자에 인가될 전압을 제어하는 제2 제어 회로를 포함하는 드라이버 회로가 제공된다.

드라이버 회로는 차동 정전류 드라이버일 수 있고, 병렬 접속된 제1 및 제2 트랜지스터 및 병렬 접속된 제3 및 제4 트랜지스터는 차동 정전류 드라이버 회로의 부하 역할을 할 수 있다. 제1 제어 회로는 드라이버의 출력 신호선의 전압을 근사적으로 주어진 값으로 시프트 함으로써 제1 시프트 전압을 생성하고, 제2 트랜지스터의 제어 단자에 제1 시프트 전압을 인가하는 제1시프트 전압 회로이고, 제2 제어 회로는 드라이버의 출력 신호선의 전압을 근사적으로 주어진 값으로 시프트 함으로써 제2 시프트 전압을 생성하고, 제4 트랜지스터의 제어 단자에 제2 시프트 전압을 인가하는 제2 시프트 전압 회로이다. 제1 및 제2 전압 시프트 회로는 출력 신호선에 접속된 전압 시프트 부하 디바이스를 통하여 전류를 흘림으로써 제1 및 제2 시프트 전압을 각각 생성할 수 있다. 전압 시프트 부하 디바이스와 상기 제1 내지 제4 트랜지스터는 동일한 채널 도전성 타입을 가질 수 있다.

드라이브 회로는 제1 제어 회로와 제2 트랜지스터의 제어 단자 사이에 삽입된 제1 스위치와, 제2 제어 회로와 제4 트랜지스터의 제어 단자 사이에 삽입된 제2 스위치를 구비하고, 제1 및 제2 트랜지스터로 구성되는 풀 업 부하 디바이스와 제3 및 제4 트랜지스터로 구성되는 풀 다운 부하 디바이스의 한편을 턴온시킬 때, 제1 및 제2 스위치 회로에 대응하는 하나의 스위치 회로는 턴온되고 다른 쪽의 스위치 회로는 턴 오프될 수 있다. 드라이브 회로는 제2 트랜지스터의 제어 단자를 풀 업하는 풀 업 회로와, 제4 트랜지스터의 제어 단자를 풀 다운하는 풀 다운 회로를 더 구비하고, 제1 스위치 회로가 턴오프될 때, 풀 업 회로는 제2 트랜지스터의 제어 단자를 풀 업할 수 있고, 제2 스위치 회로가 턴오프될 때, 풀 다운 회로는 제4 트랜지스터의 제어 단자를 풀 다운할 수 있다.

부가적으로, 본 발명에 따르면, 출력 신호선에 접속된 제1 단자, 제1 전원선에 접속된 제2 단자 및 제어 단자를 갖는 제1 트랜지스터와, 출력 신호선의 전위 및 제어 신호에 따라서 제1 트랜지스터의 제어 단자에 인가될 전압을 제어하는 제어 회로를 구비하는 드라이버 회로가 제공된다.

제1 전원선은 고전압 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 업하도록 동작할 수 있다. 제1 전원선은 저전력 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 다운하도록 동작할 수 있다. 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하는 저항성 디바이스와, 저항성 디바이스의 저항을 전압으로 제어하는 저항성 디바이스 제어 회로를 구비할 수 있다.

제어 회로는 저항성 디바이스와 스위치 디바이스를 조합하여 구성된 회로일 수 있다. 스위치 디바이스는 트랜지스터 또는 다이오드이며, 제어 회로는 출력 신호선의 전위 및 제어 신호에 대한 의존성이 소위 다각 근사(polygonal approximation) 회로에 의해 얻어지는 출력 전압을 생성할 수 있다. 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자와의 사이를 접속하는 커패시터를 구비할 수 있다. 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자와의 사이를 접속하는 다이오드 접속 트랜지스터를 구비할 수 있다. 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하는 디바이스는 제1 트랜지스터와 동일한 도전성 타입을 가지고, 제어 회로에 바이어스 전류를 제공하기 위한 회로는 제1 트랜지스터의 임피던스 레벨에 비례한 임피던스를 제공하도록 제어될 수 있다.

본 발명에 따르면, 출력 신호선에 접속된 제1 단자, 고전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 출력 신호선을 풀 업하도록 동작하는 제1 트랜지스터와, 출력 신호선의 전위 및 제1 제어 전압에 따라서, 제1 트랜지스터의 제어 단자에 인가될 전압을 제어하는 제1 제어 회로와, 출력 신호선에 접속된 제1 단자, 저전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 출력 신호선을 풀 다운하도록 동작하는 제2 트랜지스터와, 출력 신호선의 전위 및 제2 제어 신호에 따라서, 제2 트랜지스터의 제어 단자에 인가될 전압을 제어하는 제2 제어 회로를 구비하는 드라이버 회로가 또한 제공된다.

제1 및 제2 제어 회로는 출력 신호선과 제1 및 제2 트랜지스터의 대응하는 하나의 제어 단자 사이를 접속하는 저항성의 디바이스와, 저항성 디바이스의 저항을 전압으로 제어하는 저항성 디바이스 제어 수단을 각각 구비할 수 있다. 제1 및 제2 제어 회로는 저항성 디바이스와 스위치 디바이스를 조합하여 각각 구성될 수 있다. 스위치 디바이스는 트랜지스터 또는 다이오드일 수 있으며, 제1 및 제2 제어 회로는 출력 신호선의 전위 및 제1 및 제2 제어 신호에 대한 출력 전압의 의존성이 소위 다각 근사 회로에 의해 얻어지는 출력 전압을 각각 생성할 수 있다.

제1 및 제2 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하는 커패시터를 구비할 수 있다. 제1 및 제2 제어 회로는 출력 신호선과 제1및 제2 트랜지스터의 대응하는 하나의 제어 단자 사이를 접속하는 다이오드 접속 트랜지스터를 각각 구비할 수 있다. 출력 신호선과 제1 및 제2 트랜지스터의 대응하는 하나의 제어 단자 사이를 접속하는 디바이스는 제1 및 제2 트랜지스터와 동일한 도전성 타입을 가지고, 제1 및 제2 제어 회로에 바이어스 전류를 제공하는 회로는 제1 및 제2 트랜지스터의 임피던스 레벨에 비례한 임피던스를 갖도록 제어될 수 있다.

부가적으로, 본 발명에 따르면, 제1 드라이버 회로, 제2 드라이버 회로 및 신호 전송선을 구비하는 신호 전송 시스템이 또한 제공되며, 제1 드라이버 회로 및 제2 드라이버 회로는 신호 전송선을 통하여 결합되고, 양방향 신호 전송은 각 드라이버가 신호 전송선을 통하여 상대로부터 전송된 신호의 수신 종단의 역할을 하도록 함으로써 실행될 수 있으며, 여기서 제1 및 제2 드라이브 회로는 전술한 특징을 포함한다.

도 1은 양방향 신호 전송 시스템의 하나의 예를 계략적으로 도시한 도면.

도 2a 및 2b는 양방향 신호 전송용 종래 기술 하이브리드 회로의 예를 설명하기 위한 도면.

도 3은 본 발명의 제1 모드에 따르는 양방향 신호 전송용 하이브리드 회로의 기본 기능 구성을 도시한 회로도.

도 4는 본 발명에 따르는 제1 모드의 제1 실시예로서 양방향 신호 전송용 하이브리드 회로를 도시한 회로도.

도 5는 본 발명에 따르는 제1 모드의 제2 실시예로서 양방향 신호 전송용 하이브리드 회로를 도시한 회로도.

도 6은 본 발명에 따르는 제1 모드의 제3 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도.

도 7은 본 발명에 따르는 제1 모드의 제4 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도.

도 8은 본 발명에 따르는 제1 모드의 제5 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도.

도 9는 본 발명에 따르는 제1 모드의 제6 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도.

도 10은 본 발명에 따르는 제1 모드의 제7 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도.

도 11은 본 발명에 따르는 제1 모드의 제8 실시예로서 양방향 신호 전송용 하이브리드 회로를 도시한 회로도.

도 12는 본 발명에 따르는 제1 모드의 제9 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도.

도 13a, 13b 및 13c는 종래 기술 드라이브 회로의 하나의 예를 설명하기 위한 도면.

도 14a, 14b, 14c 및 14d는 본 발명의 제2 모드에 따르는 드라이버 회로의 기본 기능 구성을 도시한 도면.

도 15는 본 발명에 따르는 드라이버 회로의 제1 실시예를 도시한 회로도.

도 16은 본 발명에 따르는 드라이버 회로의 제2 실시예를 도시한 회로도.

도 17은 본 발명에 따르는 드라이버 회로의 제3 실시예를 도시한 회로도.

도 18은 본 발명에 따르는 드라이버 회로의 제4 실시예를 도시한 회로도.

도 19는 본 발명에 따르는 드라이버 회로의 제5 실시예를 도시한 회로도.

도 20은 본 발명에 따르는 드라이버 회로의 제6 실시예를 도시한 회로도.

도 21은 본 발명에 따르는 드라이버 회로의 제7 실시예를 도시한 회로도.

도 22는 본 발명에 따르는 드라이버 회로의 제8 실시예를 도시한 회로도.

도 23은 본 발명에 따르는 드라이버 회로의 제9 실시예를 도시한 회로도.

도 24a, 24b 및 24c는 본 발명의 제3 모드에 따르는 드라이버 회로의 기본 기능 구성을 도시한 도면.

도 25a 및 25b는 본 발명에 따르는 드라이버 회로의 제10 실시예를 도시한 회로도.

도 26은 본 발명에 따르는 드라이버 회로의 제11 실시예를 도시한 회로도.

도 27은 본 발명에 따르는 드라이버 회로의 제12 실시예를 도시한 회로도.

도 28은 본 발명에 따르는 드라이버 회로의 제13 실시예를 도시한 회로도.

도 29는 본 발명에 따르는 드라이버 회로의 제14 실시예를 도시한 회로도.

도 30은 본 발명에 따르는 드라이버 회로의 제15 실시예를 도시한 회로도.

도 31은 본 발명에 따르는 드라이버 회로의 제16 실시예를 도시한 회로도.

도 32는 본 발명에 따르는 드라이버 회로의 제17 실시예를 도시한 회로도.

도 33은 본 발명에 따르는 드라이버 회로의 제18 실시예를 도시한 회로도.

<도면의 주요부분에 대한 부호의 설명>

1, 2, 31, 32, 112, 113 : pMOS 트랜지스터

5, 6, 33, 34, 35, 114, 115 : nMOS 트랜지스터

231, 231 : 드라이버 회로

402, 412, 441, 451, 452, 461, 471 : 부하

501, 502 : 트랜지스터

3, 413, 426, 427, 503, 504 : 게이트 전압 생성 회로

1004, 1104 : 하이브리드 회로

1005, 1015, 1105 : 판정 회로

1014, 1024 : 소스 폴로워 회로(전압 완충 회로)

1025 : 판정 비교기

1035, 1036, 1037, 1038 : 기준 전압 버퍼

1040, 1400 : 완충 회로

1041, 1042, 1043 : 스위치 회로

1100 : 수신기

1101 : 양방향 신호 전송선

1102 : 드라이버

1103 : 복제 드라이버

1140 : 신호선

1300 : 제어 전압 생성 회로

1411, 1412, 1422, 1431, 1432 : 스위치

1441, 1442, 1451, 1452 : 커패시터

1605 : 오프셋 보상 회로

1606 : 유지 회로

1045, 1046 : 트랜스컨덕터

4551, 4552 : 지연 회로

IN : 입력 신호

SS, SS+, SS- : 하이브리드 회로의 출력

Vss : 저전압 전원선

Vdd : 고전압 전원선

Vcp, Vcn : 바이어스 전압

Vth : 임계 전압

Vin, Vin+, Vin- : 신호선 전압(입력 신호)

Vref, Vref+, Vref- : 기준 전압

Vreplica, Vreplica+, Vreplica- : 복제 드라이버의 출력 전압(복제 전압)

본 발명의 제1 모드에 따르는 양방향 신호 전송용 수신기 및 하이브리드 회로의 바람직한 실시예의 상세한 설명에 앞서, 종래 기술에 따르는 양방향 신호 전송용 수신기 및 하이브리드 회로 및 종래 기술에 관련된 문제에 대해 도면을 참조하여 설명한다.

도 1은 양방향 신호 전송 시스템의 하나의 예를 계략적으로 도시한 도면이다. 도 1에서 참조 부호 1100은 수신기, 1101은 신호 전송선(양방향 신호 전송선), 1102는 드라이버, 1103은 복제 드라이버, 1104는 하이브리드 회로, 1105는 판정 회로(클록된 증폭기)이다. 도 1은 싱글 엔드된 양방향 신호 전송 시스템을 도시하나, 기본 원리는 차동 시스템과 같다. 본 발명이 싱글 엔드 전송 및 차동(상보 신호) 전송 모두에 적용될 수 있다는 것 및 후에 주어지는 각 실시예는 싱글 엔드 또는 차동 구성을 선택하여 설명되며 어느 쪽이든 적합하다는 것에 또한 주목하여야 한다.

도 1에 도시한 바와 같이, 다른 단에 전송될 신호(Vs; 전송 신호)를 증폭하고 증폭된 신호를 신호 전송선(1101)에 출력하는 드라이버(1102) 및 다른 단으로부터 전송된 신호(수신된 신호)를 수신하는 수신기(1100)은 신호 전송선의 한쪽 단에 제공된다. 유사한 드라이버(1102) 및 수신기(1100)가 신호 전송선(1101)의 다른 단에 역시 제공된다.

수신기(1100)는 복제 드라이버(1103), 하이브리드 회로(1104) 및 판정 회로(1105)를 구비한다. 복제 드라이버(1103)는 드라이버(1102)에 의해 증폭되고 신호 전송선(1101) 상에 출력되는 전송 신호(Vs)와 동등한 신호를 출력한다. 복제 드라이버(1103)의 출련 전압(출력 신호)은 Vreplica로서 하이브리드 회로(1104)에 공급된다. 신호 전송선(1101)으로부터의 신호선 전압(입력 전압; Vin)은 신호선(1140)을 통하여 하이브리드 회로(1104)에 입력되며, 하이브리드 회로(1104)에 기준 전압(미리 정해진 DC 전압; Vref)이 또한 입력된다. 판정 회로(1105)는 클럭 신호(CLK)의 입력 타이밍에서 입력 신호의 논리 레벨을 판정한다.

도 2a 및 2b는 양방향 신호 전송용 종래 기술 하이브리드 회로(용량성 결합 하이브리드 회로)의 하나의 예를 설명하기 위한 도면이다. 도 2a는 하이브리드 회로(1104)를 개략적으로 도시한 회로도이며, 도 2b는 데이터[입력 신호(Vin)]와 시간(t) 사이의 관계를 도시하는 도면이다. 도 2a에서 참조 부호(1141 내지 1143)는 스위치를 나타내며 참조 부호(1144)는 유지 커패시터를 가리킨다.

도 2a에 도시한 하이브리드 회로(1104)에 있어서, 먼저 스위치(1141 및 1142)는 턴온되고 스위치(1143)는 턴오프된다. 결과적으로, 신호 전송선(1101)으로부터의 신호선 전압(Vin) 및 복제 드라이버(1103)의 출력 전압(복제 전압; Vreplica)은 유지 커패시터(1144)의 각 단에 인가된다. 여기서, 시간(t) = nT 일 때(도 2b 참조), Vreplica(nT)-Vin(nT)은 유지 커패시터(1144)에 유지된다(커패시터는 충전된다).

다음, 스위치(1141 및 1142)는 턴오프되고 스위치(1143)는 턴온된 때, 하이브리드 회로(1104)의 (수신된 신호가 분리되고 출력된)출력(SS)은 Vref+[Vreplica(nT)-Vin(nT)]이되며, 제거된 드라이버(1102) 출력의 기여로부터의 신호 전송선(1101)의 신호선 전압(Vin; 입력 신호)과 동등하다. 판정 회로(1105)는 다른 단으로부터 수신된 신호를 인지하기 위해 신호(SS)의 논리 레벨을 판정한다.

예컨대, 용량성 결합을 사용하여 신호선 전압(Vin)과 복제 전압(Vreplica) 사이의 차이를 취함으로써 수신된 신호를 분리하는 용량성 결합 하이브리드 회로(1104)가 제공된다고 알려져 있다. 용량성 결합 하이브리드 회로(1104)는 뛰어난 선형성의 이점을 가지지만, 커패시터를 충전/방전하기위한 충전/방전 전류는 입력 단자로부터 흐르며 이 충전/방전 전류는 입력 측에 노이즈(킥-백 노이즈; kick-back noise)를 발생한다. 회로 구성에 따라 킥-백 노이즈는 판정 회로(1105)로부터발생할 수 있다.

즉, 종래 기술 양방향 신호 전송에 있어서, 신호 전송 선(1101)으로부터의 신호선 전압(Vin; 입력 신호)은 하이브리드 회로(1104)에 직접 입력되므로, 유지 커패시터(1144)에 기인하는 충전/방전 전류 등의 영향은 신호 전송선(1101)에 직접 전송될 것이며 전송 신호에 오류를 일으키는 전송 신호 파형에 영향을 줄 수 있다.

본 발명의 제1 모드에 따르는 양방향 신호 전송용 수신기 및 하이브리드 회로의 실시예를 도면을 참조하여 설명한다.

도 3은 본 발명에 따르는 양방향 신호 전송용 하이브리드 회로의 기본 기능 구성을 도시한 회로도이다. 도 3에서 참조 부호 1004는 하이브리드 회로, 1005는 판정 회로, 1040은 완충 회로, 1411, 1412, 1422, 1431 및 1432는 스위치, 1441, 1442, 1451, 1452는 커패시터이다. 도 3은 차동 양방향 신호 전송 시스템을 나타내지만, 본 발명이 싱글 엔드 시스템에 똑같이 적용 가능하다는 것을 인식할 수 있을 것이다.

도 3에 도시한 바와 같이, 본 발명의 하이브리드 회로(1004)에 있어서, 샘플링 커패시터(1441, 1442; 유지 커패시터)는 입력 완충 회로(1040; 완충 회로)를 사용하여 충전 및 방전하고, 그래서 충전/방전 전류는 입력(Vin)측[신호 전송선(1101)측]에 흐르지 않으며 킥-백(킥-백 노이즈)은 감소된다.

여기서, 완충 회로(1040)가 전압 완충 회로일 때, 전압 완충 회로(1040)의 출력 전압은 커패시터(1441, 1442)를 직접 충전한다. 한편, 완충 회로(1040)가 전압을 전류로 변환하는 트랜스컨덕터인 때, 트랜스컨덕터의 출력 전류는 다이오드접속 부하 트랜지스터와 병렬로 접속된 커패시터를 구비하는 유지 회로에 입력되며, 이 커패시터에 유지된 전압은 후에 상세히 설명되는 바와 같이 샘플링된다.

어느 한쪽의 경우에 있어서, 충전 전류는 완충 회로 또는 트랜스컨덕터로부터 유지 수단(유지 커패시터 또는 유지 회로)에 공급되므로, 킥-백은 감소된다.

완충 회로가 사용된 때, 완충 회로의 오프셋 전압이 문제가 되지만, 완충 회로의 비동작 기간 동안 입력을 0 으로 설정하고 이것의 출력을 출력 커패시터에 축적함으로써 이를 보상할 수 있다. 예컨대, 축적된 오프셋 출력을 반전하고(차동 구성의 경우에 있어서, 이것은 단지 신호선을 교차시킴으로써 실행될 수 있다) 이를 기준 전압으로 사용함으로써 보상은 실행될 수 있다.

본 발명의 제1 모드에 따른 이러한 방법으로, 하이브리드 회로를 구성하는데 필요한 샘플링 커패시터 및 이를 따르는 이퀄라이저는 완충 회로를 사용하여 충전 및 방전되므로, 킥-백 노이즈를 줄일 수 있고, 예컨대, 많은 수신기의 병렬 동작을 용이하게 한다.

도 4는 본 발명에 따른 제1 모드의 제1 실시예로서 양방향 신호 전송용 하이브리드 회로를 도시한 회로도이다. 도 4에 있어서, 참조 부호 1014는 완충 회로(전압 완충 회로로서 소스 폴로워 회로), 1015는 판정 회로, 1041 내지 1043은 스위치 회로, 1044는 유지 커패시터이다. 제1 실시예는 싱글 엔드 구성을 나타내며, 기본 원리는 차동 구성과 같다.

도 4에 도시한 바와 같이, 완충 회로(1014)는 게이트에 바이어스 전압(Vcp)이 인가되는 p 채널 MOS 트랜지스터(1140a; pMOS 트랜지스터) 및 게이트에 입력[입력 신호(Vin)]이 인가되는 pMOS 트랜지스터(1140b)가 전원선 Vdd와 Vss 사이에 직렬로 접속된 소스 폴로워 회로로서 구성되며, 완충 회로의 출력은 스위치 회로(1140a)를 통하여 유지 커패시터(1044)에 공급된다. 부하 디바이스(1140a) 및 입력 디바이스(1140b)의 n-채널 웰(n-wells)은 소스 폴로워 회로(1014)의 전압 이득이 거의 일치되도록 분리된다.

스위치 회로(1041, 1042, 1043)는 pMOS 트랜지스터, nMOS 트랜지스터 및 인버터로 구성되는 전송 게이트 스위치로서 각기 구성되고, 각각은 병렬로 접속되며, 신호선 전압(Vin), 복제 드라이버 출력 전압(Vreplica; 복제 전압) 및 기준 전압(Vref)을 유지 커패시터(1044)의 각 전극에 제어된 방법으로 인가하는데 사용된다. 스위치(1141 내지 1143)에 각각 대응하는 스위치 회로(1041 내지 1043)를 도 2a에 도시한다. 도 2a에 도시한 종래 기술 하이브리드 회로(1104)와 달리 제1 실시예는 신호선 전압(Vin; 입력)이 입력되는 소스 폴로워 회로(1014)를 포함한다.

제1 실시예의 하이브리드 회로 동작을 기술한다. 먼저, 샘플링에 앞서, 스위치 회로(1041, 1042)는 턴온되고[각 스위치 회로(1041, 1042)에 공급되는 제어 신호(S1, S2)는 하이 레벨 "H"로 설정된다] 스위치 회로(1043)는 턴오프된다[스위치 회로(1043)에 공급되는 제어 신호(S3)는 로우 레벨 "L"로 설정된다]. 샘플링 시, 스위치 회로(1041)는 턴오프된다[제어 신호(S1)는 로우 레벨 "L"로 설정된다]. 이렇게 함으로써, 신호선 전압(Vin)과 복제 전압(Vreplica) 사이의 차이는 적시에 즉시(샘플링 즉시)유지 커패시터(1044)에 유지된다.

다음 판정 기간에 있어서, 스위치 회로(1042)는 턴오프되고[제어 신호(S2)는로우 레벨 "L"로 설정된다], 기준 전압(Vref)을 유지 커패시터(1044)의 하나의 전극에 인가하기 위해 이를 뒤따라 스위치 회로(1043)는 턴온된다[제어 신호(S3)는 하이 레벨 "H"로 설정된다]. 결과적으로, 전압은 기준 전압(Vref)의 합계와 같고 신호선 전압(Vin)과 복제 전압(Vreplica) 사이의 차가 판정 회로(판정 비교 회로; 1015)의 입력[SS; 유지 커패시터(1044)의 다른 전극]에 인가된다. 수신된 신호는 판정 회로(1015) 내에서 이 값을 판정함으로써 바르게 식별될 수 있다.

도 5는 본 발명에 따르는 제1 모드의 제2 실시예로서 양방향 신호 전송용 하이브리드 회로를 도시한 회로도이다.

도 5에 도시한 바와 같이, 제2 실시예에 있어서, 전압-전류 변환을 실행하는 트랜스컨덕터(1045, 1046), 부하 디바이스(1047, 1048)는 (예컨대, 도 3의 판정 회로에 대응하는) 판정 비교기(1025) 전에 위치한다.

트랜스컨덕터(1045, 1046)는 각각 통상적인 nMOS 트랜지스터의 차동 조를 사용하여 구성되며, 부하 디바이스(1047, 1048))는 정전류 모드로 바이어스된 pMOS 트랜지스터를 사용하여 각각 구성된다. 트랜스컨덕터는 주 트랜스컨덕터(1046; t=nT) 및 등화용 부속 트랜스컨덕터[1045; t=(n-1)T]를 포함하며, [S(nT) - xS((n-1)T)]를 얻기 위해 다음 비트 시간으로부터 계수(x)를 곱한 현재의 값을 차감함으로써 하이브리드 회로에 의해 분리된 수신된 신호[도 3의 신호(SS+, SS-)] 내의 부호간 간섭을 보상함으로써 신호 판정의 정확성을 높이거나 신호 전송 거리를 확장하는 것이 가능해진다. 참조 부호 Vcp 및 Vcn은 pMOS 및 nMOS 트랜지스터에 각각 인가되는 바이어스 전압을 가리킨다. 계수(x)의 값은 nMOS 차동 조의 테일전류(tail current)에 의해 조정된다.

도 6은 본 발명에 따르는 제1 모드의 제3 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로(1400)를 도시한 회로도이다.

도 6에 도시한 바와 같이, 제3 실시예의 완충 회로(1400)는 pMOS 트랜지스터(1401, 1402), nMOS 트랜지스터(1403, 1405) 및 폴리실리콘 저항(1406 내지 1409)을 포함하고, 부하로서 폴리실리콘 저항(1408, 1409) 및 소스 축퇴(degeneration)를 위한 폴리실리콘 저항(1406, 1407)을 사용하여 전압 완충 회로로서 구성된다.

여기서, 제3 실시예의 완충 회로(1400) 이득은 예컨대, 3 이며, 이 이득 값은 폴리실리콘 저항의 저항비에 의해 정확하게 결정될 수 있다. 제3 실시예에 있어서, 초단에서의 완충 회로의 이득은 3 이므로 다음단에서의 판정 회로의 입력 오프셋은 대응하여 유사하게 되는 이점이 있다. 초단에서의 완충 회로에 관해서는, 신호 전송선의 임피던스는 약 50 오옴 정도로 낮고, 입력 디바이스의 크기는 예컨대, [트랜지스터(1403, 1404)의 게이트 길이 및 폭을 증가시킴으로써]더 크게 만들어 질 수 있으며, 결과적으로 입력 오프셋은 상대적으로 작게 만들어질 수 있다.

도 7은 본 발명에 따르는 제1 모드의 제4 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도이다.

제4 실시예의 완충 회로는 동일한 전압 이득을 갖는 소스 폴로워 회로(1024)로서 구성되며, 결합 커패시터(1243)는 입력 오프셋의 영향을 없애기 위해 입력측에 사용된다.

완충 회로(1024; 소스 폴로워 회로)의 비동작 기간에 있어서, 스위치(1043c, 1043d)는 켜지며 스위치(1043a, 1043b)는 꺼져서, 결합 커패시터(1243)의 입력측은 입력 단자로부터 접속이 끊어지고 완충 회로(1024)의 출력에 접속된다. 이때, 결합 커패시터(1243)의 완충 회로 입력 단자측[트랜지스터(1242)의 게이트]은 기준 전압[Vr; 예컨대, 낮은 전원 전압(Vss)]으로 충전된다. 이때에 완충 회로의 출력 전압이 Voff를 나타내는 때, 결합 커패시터에 인가되는 전압은 Vr - Voff 이다. 낮은 전원 전압(Vss)이 아닌 다른 전압은 예컨대, Vdd/2 는 기준 전압(Vr)으로 사용될 수 있다.

완충 회로의 동작 기간에 있어서, 스위치(1043c, 1043d)는 꺼지고 스위치(1043a)는 켜져서, 커패시터(1243)는 입력[입력 신호(Vin)]과 직렬로 접속된다. 완충 회로(1024)의 이득은 거의 동일하므로, 완충 회로(1024)의 출력에 나타나는 오프셋 전압은 커패시터(1243)에 축적된 오프셋 전압에 의해 취소된다. 여기서, 바이어스 전압(Vcp)은 트랜지스터(1241)의 게이트에 인가된다. 스위치(1041, 1042, 1043b)는 하이브리드 동작을 위해 스위칭한다.

이러한 방법으로, 제4 실시예에 따라 비록 완충 회로(1024; 소스 폴로워 회로)의 전압이득이 동일하게 작지만 오프셋 전압은 결합 커패시터(1243)에 의해 취소될 수 있으므로 완충 회로 전체의 오프셋 전압을 거의 무시할 수 있게 되는 이점이 있다. 더욱이, 비록 결합 커패시터(1243)가 사용된지만, 신호선 입력(Vin; 입력)측으로부터의 부하는 결합 커패시터(1243)와 소스 폴로워 입력 커패시터(1044)의 직렬 접속으로 보이므로, 입력 커패시턴스는 충분히 작아서 킥-백 노이즈 등의문제가 발생하지 않는다.

도 8은 본 발명에 따르는 제1 모드의 제5 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도이다.

도 4 및 8의 비교로 명확해지는 바와 같이, 제5 실시예는 제1 실시예에서 설명한 기준 전압(Vref)을 출력하는 기준 전압 출력 회로(1030)를 포함한다. 판정 기간 동안 용량성 결합 하이브리드 회로에 의해 접속되는 기준 전압(Vref)에 대해, 수신기와 같은 측에 제공되는 드라이버에 의해 출력되는 신호 시퀀스의 최종 2 비트가 각각 "00", "01", "10" 인지 또는 "11" 인지에 의존하여 기준 전압 출력 회로(1030)는 출력하기 위한 기준 전압(Vref00, Vref01, Vref10)을 선택하거나 또는 기준 전압(Vref11)을 선택하여, (도 1의) 복제 드라이버(1103)의 출력 신호와 (도 1의) 신호를 실제적으로 출력하는 드라이버(1102)의 출력 신호 사이의 차이를 보상한다.

더 명확하게는, 기준 전압 출력 회로(1030)는 드라이버에 의해 방출되는 신호 시퀀스의 데이터(예컨대 2 비트)에 따른 복수의 제어 전압(V00, V01, V10, V11)을 생성하는 제어 전압 생성 회로(1300), 제어 전압(V00, V01, V10, V11)을 받아서 기준 전압(Vref00, Vref01, Vref10, Vref11)을 각각 생성하는 복수 개의 기준 전압 버퍼(1035, 1036, 1037, 1038), 신호 시퀀스의 데이터에 의존하는 복수 개의 기준 전압 완충 출력(Vref00, Vref01, Vref10, Vref11)중의 하나를 선택하는데 사용되는 스위치(1031, 1032, 1033, 1034)를 포함한다. 제어 전압 생성 회로(1300)는 예컨대, D/A 컨버터를 사용하여 구성될 수 있다. 더욱이, 제어 전압 생성 회로(1300)가출력하는 제어 전압(V00, V01, V10, V11)은 예컨대, 수신기(장치)가 켜진후 자동적으로 설정될 수 있다.

이러한 방법으로, 제5 실시예에 따라 더 정확한 수신된 신호는 복제 드라이버로부터의 신호와 실제로 제거되는 드라이버로부터의 기여 전압 사이의 차이(차이는 전송되는 신호 시퀀스에 의존한다)를 보상함으로써 출력을 위해 분리될 수 있다. 역시 이 경우에 있어서도, 기준 전압을 유지 커패시터에 직접이 아닌 완충 회로를 통하여 결합함으로써 수신기 사이의 상호 간섭으로부터 자유로운 양호한 신호 수신을 달성할 수 있다.

도 9는 본 발명에 따르는 제1 모드의 제6 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도이다.

제6 실시예에 있어서, 하이브리드 회로(1604; 완충 회로)는 전압 출력 버퍼가 아니라 전압-전류 변환을 실행하는 트랜스컨버터를 사용하여 구성된다.

더 명확하게는 도 9에 도시한 바와 같이 트랜스컨버터는 nMOS 차동조[트랜지스터(1642, 1643) 및 트랜지스터(1646, 1647)]를 사용하여 구성되며, 트랜스컨버터(1642, 1643)로부터의 전류는 차동(상보) 입력 신호(Vin+, Vin-)에 의해 구동되고 차동 복제 전압(복제 드라이버 출력; Vreplica+, Vreplica-)에 의해 구동되는 트랜스컨버터[트랜지스터(1646, 1647)]는 한 조의 pMOS 부하(1641, 1645)에 결합되고, 이로써 하이브리드 회로 동작을 완수하기 위해서 다른 것으로부터 하나의 전류를 차감한다. 전압(Vcp)은 pMOS 트랜지스터(1641, 1645)를 바이어스하기 위한 전압이며, 한편 전압(Vcn)은 nMOS 트랜지스터(1644, 1648)를 바이어스하기 위한 전압이다.

이러한 방법으로, 제6 실시예에 따라, 커패시터를 충전 및 방전할 필요가 없으므로 킥-백 노이즈가 매우 작은 이점이 있다.

도 10은 본 발명에 따르는 제1 모드의 제7 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도이다.

제7 실시예는 또한 앞의 제6 실시예와 마찬가지로 하이브리드 회로(1604; 완충 회로)로서 트랜스컨덕터를 사용하나, 입력 오프셋에 대해 보상하기 위해 오프셋 보상 회로(1605)를 포함하는 것이 다르다.

도 10에 도시한 바와 같이, 오프셋 보상 회로(1605)는 스위치(1651, 1654), nMOS 트랜지스터(1652, 1655), 유지 커패시터(1653, 1656)를 포함한다.

완충 회로의 비동작 기간 동안, 모든 입력(Vin+, Vin-, Vreplica+, Vreplica-)은 예컨대, 기준 전압[예컨대, 높은 전원 전압(Vdd)]에 연결되며, 이때의 완충 회로의 오프셋에 대응하는 출력 전류는 오프셋 보상 회로(1605) 안으로 흐르게된다. 이때, 트랜지스터(1652, 1655)의 게이트 전압(소스-게이트 전압)은 유지 커패시터(1653, 1656)에 각각 축적되도록 스위치(1651, 1654)는 켜진다.

판정 회로(1005) 내에서 수신된 신호를 판정할 때, 스위치(1651, 1654)는 트랜지스터(1652, 1655)의 게이트-드레인 접속을 끊기 위해 턴오프된다. 이것은 유지 커패시턴스(1653, 1656) 내에 유지된 게이트 전압이 각 트랜지스터(1652, 1655)에 인가되는 원인이 되며, 그러므로 오프셋 보상 회로(1605)로부터의 전류 출력은 완충 회로의 비동작 기간 동안 오프셋 전류와 같아진다. 결과적으로, 오프셋 전류는부하 디바이스로부터 차감되서, 트랜스컨덕터에 대해 보상한다.

제7 실시예에 있어서, 완충 회로의 오프셋은 킥-백 노이즈에 의해 입력측에 영향을 주지 않고 보상될 수 있고 더 확실한 신호 수신이 가능하게 된다.

도 11은 본 발명에 따르는 제1 모드의 제8 실시예로서 양방향 신호 전송용 하이브리드 회로를 도시한 회로도이다.

도 11에 도시한 바와 같이, 제8 실시예에 있어서, 트랜스컨덕터(1046)의 출력 전류는 소위 캐스코드 접속을 통하여 pMOS 부하 디바이스(1741, 1742)에 입력되며, 접힌 구조를 사용하여 nMOS 디바이스로 구성된 유지 회로(1606)에 접속된다. 이 오프셋 보상 회로(1605)는 제7 실시예에서 사용한 것과 같으므로 설명을 생략한다.

유지 회로(1606)는 스위치(1661, 1664), 트랜지스터(1662, 1665), 커패시터(1663, 1666)를 포함하며, 오프셋 보상 회로(1605)내에 있는 것과 유사하다. 유지 회로(1606)는 트랜지스터(1662)의 소스와 드레인 사이에 접속된 스위치(1671) 및 트랜지스터(1672), 트랜지스터(1666)의 소스와 드레인 사이에 접속된 스위치(1673) 및 트랜지스터(1674)를 더 포함한다.

먼저, 유지 회로(1606) 내의 모든 스위치(1661, 1664, 1671, 1673)는 샘플링 기간 동안 턴온 상태가 되며, 샘플링이 종료되는 즉시 턴오프된다. 이렇게 함으로써, 이전 비트 시간의 샘플링 끝 부분의 전류값은 각 커패시터(1663, 1666)에 유지된다. 샘플링 끝 부분에서 얻은 전류값은 pMOS 부하 디바이스[트랜지스터(1741, 1742)]에 결합되고, 판정 기간 동안 판정 회로(1005)가 신호 전압 상에서 판정하는신호 전압을 생성하는데 사용된다.

그 다음, 유지 회로(1606) 내의 모든 스위치(1661, 1664, 1671, 1673)는 턴오프되고, 계수가 곱해진 이전 비트 시간[t=(n-1)T]의 신호값[(n-1)T]을 다음 비트 시간(t=nT)의 신호값으로부터 차감함으로써 등화가 실행된다. 즉, 수신된 신호는 유지 회로(1606) 내의 트랜지스터(1662, 1665)의 크기 및 트랜지스터(1672, 1674)의 크기를 조정하여 계수의 값을 결정함으로써 등화될 수 있다.

이러한 방법으로, 제8 실시예에 있어서, 오프셋 보상 및 수신된 신호 등화는 감소된 킥-백 노이즈를 갖는 트랜스컨덕터 타입의 완충 회로를 사용하여 실행될 수 있으므로, 감소된 오프셋 및 감소된 부호간 간섭을 갖는 양호한 신호 수신이 가능해진다.

도 12는 본 발명에 따르는 제1 모드의 제9 실시예로서 양방향 신호 전송용 하이브리드 회로 내의 완충 회로를 도시한 회로도이다. 도 12에서 참조 부호 1841, 1844는 전류원, 1842 및 1840a는 nMOS 트랜지스터, 1843 및 1840b는 pMOS 트랜지스터이다.

제9 실시예에 있어서, 완충 회로는 nMOS 트랜지스터(1840a) 및 pMOS 트랜지스터(1840b)로 구성되는 푸시-풀 출력 구성을 사용한다. 일반적으로, 푸시-풀 소스 폴로워 출력단은 출력 진폭이 제한되므로 널리 사용되지 않으나, 본 실시예에서 어떠한 문제도 없으므로 입력단에 사용된다.

이러한 방법으로, 제9 실시예는 이 푸시-풀 구성이 종래의 소스 폴로워의 경우와 달리 고속 동작의 이점이 있기 때문에 정전류 바이어스에 의한 충전/방전에기인하는 느린 속도 제한을 발생하지 않는다.

본 발명의 제1 모드의 각 실시예에 따라 전술한 바와 같이, 단일 전송선의 대역폭을 효과적으로 활용하기에 적합한 양방향 전송에 사용되는 하이브리드 회로는 킥-백 노이즈의 문제를 수반함이 없이 실현될 수 있다. 즉, 양방향 전송을 위한 수신기 및 하이브리드 회로는 용량성 결합 하이브리드 회로가 입력측에 갖는 킥-백 노이즈 문제 해결을 제공할 수 있다.

본 발명의 제2, 제3 모드에 따르는 드라이버 회로 및 신호 전송 시스템에 대한 상세한 설명에 앞서 종래 기술에 따르는 드라이버 회로 및 신호 전송 시스템을 도면을 참조하여 설명한다.

도 13a, 13b, 13c는 종래 기술 드라이버 회로의 하나의 예를 설명하기 위한 도면이며, 도 13a는 드라이버 회로의 하나의 예로서 인버터를 도시하고, 도 13b는 p 채널 MOS(pMOS) 트랜지스터가 온 인 때의 특성을 도시하며, 도 13c는 n 채널 MOS(nMOS) 트랜지스터가 온 인 때의 특성을 도시한다. 도 13a에 있어서, 참조 부호 100은 드라이버 회로(CMOS 인버터)를 가리키며, 101은 pMOS 트랜지스터, 102는 nMOS 트랜지스터를 가리킨다.

종래 신호 드라이버[드라이버 회로(100)]에 대하여, 예컨대 도 13a에 도시한 푸시-풀 인버터 타입이 폭넓게 사용된다. 이 인버터 타입 드라이버 회로(100)의 임피던스는 트랜지스터의 I-V 특성이 포화 특성이기 때문에 출력 트랜지스터(101, 102)의 드레인-소스 전압의 증가와 함께 증가한다.

즉, 도 13b 및 13c에 도시한 바와 같이, 출력 트랜지스터(101, 102)를 통하여 흐르는 전류(Iout 및 -Iout)는 약 수십 퍼센트의 이상적인 직선으로부터 옮겨진 특성을 나타내는 단자 전압(Vout)의 함수로서 비선형적으로 변화한다.

따라서, 만일 양방향 전송이 이 드라이버 회로(100)를 사용하여 실행된 경우, 예컨대 전송 출력의 수십 퍼센트에 상당하는 오류가 임피던스 비선형성에 기인하여 발생할 수 있으며, 수신된 신호가 붕괴된 때, 수신된 신호를 구별하기 어렵게되는 상황이 발생할 수 있다.

이후로, 본 발명의 제2, 제3 모드에 따르는 드라이버 회로 및 신호 전송 시스템의 실시예를 첨부 도면을 참조하여 설명한다.

도 14a, 14b, 14c, 14d는 본 발명의 제2 모드에 따르는 드라이버 회로의 기본 기능 구성을 도시한 도면이다. 도 14a는 드레인 전압을 Vd로, 소스 전압을 Vs로, 게이트 전압을 Vg로 나타낸 때, 트랜지스터(Tr)을 통해 흐르는 전류(Id; 드레인 전류)를 도시하며, 도 14b는 소스 전압(Vs)가 V0에 설정되고, 게이트 전압(Vg)이 일정하게 유지되는 때 트랜지스터(Tr1)을 통해 흐르는 전류(I1)을 도시하고, 도 14c는 소스 전압(Vs)이 V0에 설정되고 게이트 전압(Vg)이 시프터(SFT)를 통하여 미리 결정된 전압(Vth)에 의해 드레인 전압(Vd)으로부터 시프트된 전압에 설정된 때 트랜지스터(Tr2)을 통해 흐르는 전류(I2)를 도시한다. 도 14d는 도 14b의 전류(I1), 도 14c의 전류(I2), 이 전류 I1 및 I2의 합(I1+I2)를 도시한다.

본 발명의 제2 모드에 따르는 드라이브 회로는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)를 병렬로 접속함으로써 고 선형성의 출력 임피던스를 생성하도록 구성되므로 제1 트랜지스터(Tr1)의 포화 특성은 제2 트랜지스터(Tr2)를 통하여 흐르는 전류에 의해 제거된다.

여기서, 제1 및 제2 트랜지스터(Tr1, Tr2)가 특성에 있어서 같을 때의 분석이 아래에 주어질 것이며, 아래에 나타낸 제곱-법칙 특성을 갖는다. 뒤따르는 설명은 nMOS 트랜지스터를 사용하는 풀 다운 디바이스를 취급함으로써 주어지나, 같은 분석이 pMOS 트랜지스터를 사용하는 풀업 디바이스에 적용된다.

먼저, 트랜지스터 특성은

Id = β[(Vg-Vth-Vs)ㆍ(Vd-Vs)-(Vd-Vs)²/2]

로 주어지며 여기서 참조 부호 Vd, Vs, Vg는 각각 드레인 전압, 소스 전압, 게이트 전압을 의미하고, Vth는 임계 전압을 가리킨다. 풀 다운 구성 때문에, 소스 전압(Vs)은 0 볼트이다(Vs = 0).

트랜지스터의 게이트 전압이 일정할 때(Vg = 일정), 드레인의 컨덕턴스(Gd)는 δI/δVd 로 주어지고, 그러므로

Gd = β[Vg-Vth-Vs]

전류-전압 특성이 위로 볼록하다는 사실을 반영하여, 컨덕턴스(Gd)는 Vd와 함께 감소한다.

다음으로, 트랜지스터의 게이트 전압이 Vg = Vth+Vd 일 때, 즉, 게이트 전압이 드라이버 회로의 출력 전압(Vd)의 함수로서 변할 때, 그 다음 전류의 식에서 Vg = Vth+Vd 로 치환하고 이를 Vd 로 미분함으로써 드레인의 컨덕턴스는

Gd' = β[Vg-Vs] = βVd 로 주어진다.

즉, 전류-전압 특성이 아래로 볼록하므로, 컨덕턴스는 드라이버 회로의 출력 전압(Vd)와 함께 증가한다.

따라서, 이러한 두 개의 트랜지스터가 병렬로 접속되어 있을 때, 총 컨덕턴스는 Gd와 Gd'의 합이며,

Gd+Gd' = β[Vg-Vth]

로 주어진다. 여기서 Vg는 게이트 정전압 디바이스의 게이트 전압이다.

전술한 바와 같이, 두 개의 트랜지스터(제1 및 제2 트랜지스터)를 병렬로 접속함으로써 드레인 전압(Vd; 신호 전압: 드라이버 회로의 출력 전압) 상의 컨덕턴스의 의존성은 제거될 수 있다.

본 발명에 따르면, 하나의 트랜지스터의 포화 특성은 병렬로 접속된 다른 디바이스의 아래로 볼록한 전류-전압 특성에 의해 보상될 수 있으며, 전압에 대하여 우수한 선형성을 갖는 내부 임피던스를 얻을 수 있다. 즉, 우수한 선형성을 갖는 내부 임피던스는 트랜지스터의 전류-전압 특성의 비선형성을 보상함으로써 얻을 수 있으며, 이 내부 임피던스를 드라이버 회로의 부하 디바이스로 사용함으로써 전압에 상대적으로 독립된 출력 임피던스를 갖는 드라이버 회로가 실현될 수 있다.

도 15는 본 발명에 따르는 드라이버 회로의 제1 실시예를 도시한 회로도이다. 도 15에서, 참조 부호 1 및 2는 pMOS 트랜지스터, 3은 게이트 전압 생성 회로(전압 시프트 회로), 4는 출력 신호선, 5 및 6은 nMOS 트랜지스터이다.

도 15에 도시한 바와 같이, 제1 실시예의 드라이버 회로에서, 제1 트랜지스터(1)는 고전압 전원선(Vdd)에 접속된 소스, 출력 신호선(4)에 접속된 드레인, 저전압 전원선(Vss)에 접속된 게이트를 구비한다. 제2 트랜지스터(2)는 제1 트랜지스터(1)와 병렬로 접속되며, 게이트 전압 생성 회로(3)의 출력은 제2 트랜지스터(2)의 게이트에 인가된다. 트랜지스터(1, 2)의 드레인은 서로 결합되며, 게이트에 바이어스 전압(Vcn)이 공급되는 트랜지스터(6)를 통하여 소스가 저전압 전원선(Vss)에 접속된 트랜지스터(5)의 드레인에는 물론 출력 신호선(4)에도 접속된다. 여기서, 트랜지스터(5)의 게이트에는 입력 신호(IN)가 공급된다.

트랜지스터(2)의 게이트 전압을 제어하는 게이트 전압 생성 회로(3)는 pMOS 트랜지스터(31, 32) 및 nMOS 트랜지스터(33, 34, 35)를 구비하며, 출력 신호선(4)의 전압을 시프트한 후 트랜지스터(2)의 게이트에 인가한다.

더 명확하게는, 제1 실시예의 드라이브 회로에 있어서, 게이트 전압 생성 회로(3)는 신호선(4)의 전압을 동일 이득 버퍼 내로 받아들이고, 트랜지스터(2)의 게이트를 버퍼의 출력 전압으로 드라이브한다. 제1 실시예에 있어서, nMOS 트랜지스터(5, 6)로 구성되는 정전류 드라이버로부터 공급되는 전류는 출력 전압을 생성하기 위해 pMOS 디바이스[트랜지스터(5, 6)]에 공급된다. 여기서, 트랜지스터(2)의 게이트 전압은 신호 전압으로 인해 변하므로, 트랜지스터(2)의 전류-전압 특성은 트랜지스터(1)의 포화 특성을 보상하도록 아래로 볼록한 곡선으로 표현되며, 결과적으로, 부하 디바이스[병렬 접속된 트랜지스터(1, 2)] 임피던스의 전압 의존은 감소하고, 임피던스는 양호한 선형성을 나타낸다.

도 16은 본 발명에 따르는 드라이버 회로의 제2 실시예를 도시한 회로도이다.

제2 실시예는 부하 디바이스 조(112, 113 및 114, 115)가 정전류 드라이버가 아닌 전압 모드 드라이버에 직렬로 접속된 것이 앞의 제1 실시예와 다르다. 참조 부호 117 및 118은 각각 동일 이득 버퍼(게이트 전압 생성 회로)를 가리킨다.

도 16에 도시한 바와 같이 부하 디바이스는 pMOS 트랜지스터(112, 113) 및 nMOS 트랜지스터(114, 115)로 구성되고, 신호선 전압(OUT)에 의존한 전압은 각 트랜지스터(113, 115)의 게이트에 인가된다.

제2 실시예에 있어서, 신호선 전압(IN)은 각 트랜지스터(111, 116)의 게이트에 직접 인가되고, pMOS 트랜지스터(111)가 온인 때, nMOS 트랜지스터(116)은 오프되고, 풀 업 부하 디바이스[트랜지스터(112, 113)]를 통해 흐르는 모든 부하 전류는 드라이버 회로 외부 신호 전류로서 사용된다. 반대로, pMOS 트랜지스터(111)가 오프인 때, nMOS 트랜지스터(116)는 온되고, 풀 다운 부하 디바이스[트랜지스터(114, 115)]를 통해 흐르는 모든 부하 전류는 드라이버 회로 외부 신호 전류로서 사용된다(모든 신호 전류는 풀 다운 부하 디바이스를 통해 흐른다). 결과적으로, 전류 소비를 제1 실시예와 비교하여 약 반으로 줄일 수 있다.

도 17은 본 발명에 따르는 드라이버 회로의 제3 실시예를 도시한 회로도이다. 도 17에 있어서, 참조 부호 201, 202, 301, 302는 pMOS 트랜지스터로 구성된 부하 디바이스이고, 203 및 303은 nMOS 차동조 트랜지스터이고, 200은 전류 제한 트랜지스터(nMOS 바이어스 트랜지스터), 206, 306은 버퍼(게이트 전압 생성 회로)이다.

도 17에 도시한 바와 같이, 제3 실시예에 있어서, 전류 드라이버는 nMOS 차동조로서 구성되며, 이것의 출력 전류는 pMOS 부하 디바이스(201, 202, 301, 302)에 인가된다. 정전류 드라이버로서 정전류를 생성하기 위한 전류 제한 트랜지스터(200)의 드레인 전압은 실질적으로 일정하게 유지되므로, 제3 실시예는 스위칭 시간을 개선하는 이점 및 노이즈에 대한 저항을 증가시키는 공통 모드 입력 전압 거부 특성을 개선하는 이점을 제공한다.

도 18은 본 발명에 따르는 드라이버 회로의 제4 실시예를 도시한 회로도이다.

제4 실시예의 일반적인 구성은 도 15에 도시한 제1 실시예의 구성과 같고, 단지 차이는 게이트 전압 생성 회로(전압 시프트 회로)의 구성에 있다. 즉, 제4 실시예에서의 게이트 전압 생성 회로(30)는 단지 동일 이득 버퍼가 아니라, 입력 전압(Vi)을 주어진 크기 만큼 시프트함으로써 전압(Vo)을 출력하도록 구성된다.

게이트 전압 생성 회로(30)는 입력부에서 nMOS 트랜지스터조(37, 38)를 갖는 전압 시프트 회로로서 실행되며, 전압 시프트의 크기는 pMOS 트랜지스터(36)의 임계 전압(Vth)과 같아지도록 선택된다. 여기서, pMOS 트랜지스터(36) nMOS 트랜지스터(39)의 게이트는 바이어스 전압(Vcp, Vcn)을 각각 공급 받는다.

더 명확하게는, 트랜지스터(38)를 통해 흐르는 전류는 I31로 표현되며, 트랜지스터(36, 37)을 통해 흐르는 전류는 I32로 표현되고, 그 다음 I31+I32의 전류는 트랜지스터(39)를 통해 흐른다. 트랜지스터(37, 38)와 트랜지스터(39) 사이의 접속 노드의 전압이 Vs로 표현된 때, 전류(I31, I32)은 각각 I31 = β(Vi-Vs-Vth)²및I32 = β(Vo-Vs-Vth)²으로 주어지며, 이로부터 Vi = (I31/β)^1/2+ Vs + Vth 그리고 Vo = (I32/β)^1/2+ Vs + Vth이다.

그러므로, Vi - Vo = (I31/β)^1/2- (I32/β)^1/2이다. 이러한 방법으로 전압 시프트의 크기를 선택함으로써, 부하 디바이스[병렬 접속된 트랜지스터(1, 2)]의 임피던스 선형성은 더 개선될 수 있다.

도 19는 본 발명에 따르는 드라이버 회로의 제5 실시예를 도시한 회로도이다.

도 19에 도시한 바와 같이, 제5 실시예에 있어서, 게이트 전압 생성 회로는 pMOS 트랜지스터(81)에 접속된 다이오드 및 다이오드에 전류를 공급하기 위한 정전류원(82)을 포함한다. 따라서, 제5 실시예에 있어서, 발생된 전압 시프트의 크기는 pMOS 트랜지스터(81)의 임계 전압과 같고, 부하 디바이스[pMOS 트랜지스터(1, 2)]의 임계 전압과 일치하므로, 만일 처리 변화에 기인하여 트랜지스터 임계 전압이 변하면 변화를 보상하기 위한 전압[트랜지스터(2)의 게이트 전압]이 생성된다. 이것은 부하 디바이스의 선형성이 반도체 생산 과정에서의 변화에 의해 영향을 받지 않는 이점을 제공한다.

도 20은 본 발명에 따르는 드라이버 회로의 제6 실시예를 도시한 회로도이다.

도 20에 도시한 바와 같이, 제5 실시예는 도 16에 도시한 제2 실시예에서와 같은 풀 업 부하 디바이스[pMOS 트랜지스터(11, 12)] 및 풀 다운 부하디바이스[nMOS 트랜지스터(21, 22)]를 구비하며, 신호선 전압(OUT)에 의존한 전압이 각 트랜지스터(12, 22)의 게이트에 인가된다. 트랜지스터(11, 21)는 초단으로부터 트랜지스터의 게이트에 입력 신호를 공급함으로써 직접 구동되지만, 각 부하 디바이스가 온 되었을 때, 트랜지스터(12, 22)의 게이트 전압은 신호 전압에 의존하여 변해야 하므로 스위칭 트랜지스터(51, 52)는 게이트와 게이트 전압 생성 회로(61, 62) 사이에 삽입된다.

입력 신호(IN)가 낮을 때("L"), 풀 업 부하(11)는 온 되고 풀 다운 부하(21)는 오프 된다. 이때, 인버터(71)를 통해 높은("H") 전압을 공급받은 풀 업 트랜지스터(41)는 오프 되고, 동일한 전압을 공급받는 풀 다운 트랜지스터(42)는 오프 된다. 더욱이, 인버터(71, 72)를 통해 낮은("L") 전압을 공급받는 게이트 트랜지스터(51)는 온 되고 같은 전압을 공급받는 게이트 트랜지스터(52)도 오프 된다. 결과적으로, 버퍼(61)의 출력은 풀 업 부하(12)의 게이트에 공급되고 부하 디바이스[병렬로 접속된 트랜지스터(11, 12)]의 임피던스는 양호한 선형성을 나타내며, 더욱이, 부하 디바이스[트랜지스터(11, 12)]를 통하여 흐르는 모든 부하 전류는 드라이버 회로 외부의 신호 전류로서 사용되므로, 전류 소모를 줄일 수 있다.

한편, 입력 신호(IN)가 높을 때("H"), 풀 업 부하(11)는 오프되고 풀 다운 부하(21)는 온 된다. 한편, 풀 업 트랜지스터(41)는 온 되고 풀 다운 트랜지스터(42)는 온 된다. 더욱이, 게이트 트랜지스터(51)는 오프 되고 게이트 트랜지스터(52)는 온 된다. 결과적으로, 버퍼(62)의 출력은 풀 다운 부하(22)의 게이트에 공급되고 부하 디바이스[병렬로 접속된 트랜지스터(21, 22)]의 임피던스는 양호한 선형성을 나타내며, 더욱이, 부하 디바이스[트랜지스터(21, 22)]를 통하여 흐르는 모든 부하 전류(모든 신호 전류는 부하 디바이스를 통하여 흐른다)는 드라이버 회로 외부의 신호 전류로서 사용되므로, 전류 소모를 줄일 수 있다.

이러한 방법으로, 제6 실시예는 제2 실시예의 부하 디바이스를 턴온, 턴오프 하는데 사용되는 크기가 큰 스위칭 트랜지스터[도 16의 트랜지스터(111, 116)]를 필요 없게 하며, 초단을 구동하기 위한 프리드라이버의 전류 소모를 줄일 수 있게 되는 이점이 있다.

도 21은 본 발명에 따르는 드라이버 회로의 제7 실시예를 도시한 회로도이다.

도 21에서, 참조 부호 211 및 212는 부하 디바이스(nMOS 트랜지스터), 213은 스위치(nMOS 트랜지스터), 214는 전류원(pMOS 트랜지스터), 215는 저항, 216은 게이트 전압 생성 회로(시프터)이다. 도 21에 도시한 바와 같이, 제7 실시예는 부하 디바이스[트랜지스터(211)]가 오프를 온으로 전환할 때, 스위칭 시간을 줄이기 위한 게이트 전압의 변경을 일시적으로 빠르게 하는 전류 주입 메카니즘을 포함한다. 전류 주입 메카니즘은 여기서 용량성 결합을 사용하며, 커패시터(217)는 트랜지스터(211; 부하 디바이스)의 게이트와 트랜지스터(213)의 게이트를 결합하는데 제공된다.

이 용량성 결합을 사용하여, 트랜지스터(211)의 게이트 전압을 낮은 레벨("L")로부터 높은 레벨("H")로 천이 시킬 때(즉, 부하 디바이스가 오프로부터 온으로 변경될 때), 트랜지스터(212; 부하 디바이스)의 게이트 전압은 천이 속도를증가시키기 위해 일시적으로 높은 레벨로 구동된다. 부하 디바이스(211)가 오프를 온으로 천이시킬 때 천이 속도는 용량성 결합에 의해 역시 증가된다.

도 22는 본 발명에 따르는 드라이버 회로의 제8 실시예를 도시한 회로도이다.

도 22에서 볼수 있는 바와 같이, 제8 실시예에서, 부하 디바이스(211, 222 및 223, 224) 및 부하 디바이스용 시프트 전압을 생성하기 위한 게이트 전압 생성 회로에 사용되는 디바이스[트랜지스터(225 내지 227)]는 모두 동일한 트랜지스터로 구성된다.

이러한 방법으로, 본 제8 실시예는, 부하 디바이스 및 시프트 전압 생성 트랜지스터를 동일한 채널 도전성 타입 트랜지스터(nMOS 트랜지스터)로 구성하는 것으로, 비선형성을 결정하는 트랜지스터가 동일 도전성이 되어, 처리 변화에 의한 영향이 상대적으로 적은 선형성 특성의 이점을 갖는다. 더욱이, nMOS 트랜지스터를 사용함으로써 pMOS 트랜지스터가 사용되는 때보다 드라이버 트랜지스터를 더 작게 만들 수 있는 이점이 있다.

도 23은 본 발명에 따르는 드라이버 회로의 제9 실시예를 도시한 회로도이다.

도 23에 도시한 바와 같이, 본 발명은 반대 편에서 끝나는 각 드라이버 회로의 출력이 서로 마주보게 접속된 두 개의 드라이버 회로(231, 232)를 구비한 신호 전송 시스템을 공급한다. 더 명확하게는, 본 발명의 드라이버 회로는 하나의 신호선을 통하여 양방향으로 신호가 전달되는 양방향 신호 전송 시스템에 사용될 수 있으며, 드라이브 회로의 출력 임피던스는 전압에 의존하지 않는 선형성을 가지므로, 드라이브 회로의 출력 상태 또는 입력 전압의 크기에 관계없이 임피던스 정합이 실행될 수 있고, 그러므로 감소된 비선형 오류를 갖는 신호 전송이 가능해진다.

본 발명의 제2 모드에 따라 전술한 바와 같이, 신호 전송선 사용의 효율을 높일 수 있고 신호 전송 속도를 감소시키지 않고 신호선의 수를 줄일 수 있는 양방향 전송 또는 다중 전송을 위한 우수한 출력 임피던스 선형성을 갖는 드라이버 회로 및 이러한 드라이버 회로를 사용하는 신호 전송 시스템을 제공하는 것이 가능하다.

도 24a, 24b, 24c는 본 발명의 제3 모드에 따르는 드라이버 회로의 기본 기능 구성을 도시한 도면이다. 후술될 설명은 예로서 nMOS 트랜지스터를 선택하여 설명하지만, 기본 원리는 pMOS 트랜지스터 또는 MOS 트랜지스터 이외의 다른 타입의 트랜지스터의 경우와 같다.

도 24a에서 도시한 바와 같이, nMOS 트랜지스터(400)의 게이트 전압(게이트-소스 전압)을 Vgs로, 드레인 전압을 Vds로 나타내고, 이 트랜지스터를 통해 흐르는 전류를 Id로 나타낸다. 트랜지스터의 임계 전압은 Vth로 나타낸다.

도 24b 및 24c에 도시한 바와 같이, 본 발명의 제3 모드에 따른 드라이버 회로는, 높은 선형성의 출력 임피던스를 제공하기 위해 제어 신호(CS) 및 드라이버 출력 전압(Vout; 출력 신호선의 전압) 모두에 의존한 방법으로 드라이버 회로 출력 트랜지스터의 게이트 전압을 제어한다. 도 24b는 nMOS 트랜지스터(401)가 풀 업 디바이스로 사용되는 구성을 도시하며, 한편 도 24c는 nMOS 트랜지스터(412)가 풀 다운 디바이스로 사용되는 구성을 도시한다.

드라이버 회로 내의 출력단 트랜지스터가 아래에 도시한 제곱-법칙 특성을 가질 때를 분석하면, 아래의 식이 분석에 사용된다.

먼저, 도 24b에 도시한 풀 업 nMOS 트랜지스터(401)의 경우에 있어서, 드레인 전압을 일정하게(Vd = Vr) 유지하는 동안 출력 전압 Iout = Id 가 소스로부터 얻어진다. 여기서, Vds = Vd-Vs, Vs = Vout(출력 전압) 이다. 그러므로

그러므로, 선형 특성은 트랜지스터(401)의 게이트에 위에서 설명한 게이트 전압을 인가하는 게이트 전압 생성 회로(403)에 의해 얻어질 수 있다.

다음으로, 도 24b에 도시한 풀 다운 nMOS 트랜지스터(411)의 경우에 있어서,Vds = Vout, Vgs = Vg 일 때,

그러므로, 선형 특성은 마찬가지로 트랜지스터(411)의 게이트에 위에서 설명한 게이트 전압을 인가하는 게이트 전압 생성 회로(413)에 의해 얻어질 수 있다.

본 발명의 제3 모드에 속하는 드라이버 회로에 따르는 이러한 방법으로, 트랜지스터의 전류-전압 특성의 비선형성을 보상함으로써 우수한 선형성을 갖는 내부 임피던스를 성취할 수 있다. 그래서, 전압에 대해 상대적으로 독립된 출력 임피던스를 갖는 드라이버 회로는 드라이버 회로에 대한 부하 디바이스로서 이 내부 임피던스를 사용함으로써 실현될 수 있다.

도 25a 및 25b는 본 발명에 따르는 드라이버 회로의 제10 실시예를 도시한 회로도이다. 도 25a 및 25b에서, 참조 부호 421 및 422는 pMOS 트랜지스터, 423 내지 425는 nMOS 트랜지스터, 426 및 427은 게이트 전압 생성 회로이다.

도 25a에 도시한 바와 같이, 게이트 전압 생성 회로(426)는 제어 신호(CS1) 및 드라이버 회로의 출력 노드(N41)로부터 얻어지는 신호(출력 신호선의 전압 즉,드라이버 회로의 출력 전압)를 수신하고, 트랜지스터(421)의 게이트에 인가될 게이트 전압(Vg1)을 생성한다. 한편, 게이트 전압 생성 회로(427)는 제어 신호(CS2) 및 드라이버 회로의 출력 노드(N42)로부터 얻어지는 신호(드라이버 회로의 출력 전압)를 수신하고, 트랜지스터(422)의 게이트에 인가될 게이트 전압(Vg2)을 생성한다.

여기서, 도 25b에 도시한 바와 같이, 각 게이트 전압 생성 회로(426, 427)는 입력 제어 전압(CS1, CS2) 및 드라이버 회로의 출력 전압을 수신하고, 저항(428, 429)을 구성하는 저항성 분할기로 게이트 전압(Vg1, Vg2)을 생성한다. 트랜지스터(423, 424)는 nMOS 차동조를 구성하며, 바이어스 전압(Vcn)은 트랜지스터(425)의 게이트에 인가된다.

제10 실시예에 있어서, nMOS 차동조(423, 424)로 구성되는 정전류 드라이버로부터 공급되는 전류는 출력 전압(/OUT 및 OUT)을 생성하기 위해 pMOS 부하(421, 422; pMOS 트랜지스터)에 공급된다. 각 pMOS 트랜지스터(421, 422)의 게이트 전압은 신호 전압(IN, /IN)에 따라서 변하므로, 각 부하 장치(421, 422)의 임피던스의 전압 의존은 감소되고, 양호한 임피던스 선형성을 달성할 수 있다.

도 26은 본 발명에 따르는 드라이버 회로의 제11 실시예를 도시한 회로도이다. 참조 부호 431 및 432는 nMOS 트랜지스터이고, 433 및 434는 게이트 전압 생성 회로이다.

도 26에 도시한 바와 같이, 제11 실시예의 드라이버 회로는 고전압 전원선(Vdd)에 접속된 풀 업 nMOS 트랜지스터(431) 및 저전압 전원선(Vss)에 접속된 풀 다운 nMOS 트랜지스터(432)를 포함한다.

풀 다운 트랜지스터(432)가 오프된 때, 풀 업 트랜지스터(431)는 온 되고, 풀 다운 트랜지스터(432)가 온된 때, 풀 업 트랜지스터(431)는 오프된다. 즉, 제11 실시예에 있어서, 부하 디바이스의 하나 또는 다른 하나는 항상 오프되고, 모든 부하 전류는 드라이버 외부 신호 전류로 취해지므로, 전류 소모를 (예컨대, 제10 실시예와 비교하여 약 반) 줄일 수 있다.

도 27은 본 발명에 따르는 드라이버 회로의 제12 실시예를 도시한 회로도이다. 도 27에서 참조 부호 441은 부하, 442는 nMOS 트랜지스터(제어 트랜지스터), 440은 게이트 전압 생성 회로(제어 회로)이다.

게이트 전압 생성 회로(440)는 게이트 전압 발생기(443, 444)로 구성되며, 게이트 전압 발생기(443)는 스위치(4431, 4432) 및 저항(4433, 4434)를 포함하고, 게이트 전압 발생기(444)는 스위치(4441, 4442) 및 저항(4443, 4444)를 포함한다. 참조 부호 Vc 및 /Vc는 제어 전압(제어 신호)를 가리키며, 여기서 /Vc는 반전된 Vc를 의미한다. 스위치(4431, 4432, 4441, 4444)는 예컨대, CMOS 전송 게이트로 각각 구성된다,

제12 실시예는 게이트 전압 생성 회로(440)가 저항성 분할기를 사용하여 드라이버 출력 전압(OUT) 및 제어 전압을 토대로 하는 게이트 전압을(Vg)을 결정하는 전술한 실시예와 유사하나, 상보 제어 전압(Vc 및 /Vc)에 의해 제어되는 트랜지스터 스위치(전송 게이트)에 의한 드라이버의 상태(온 또는 오프)에 따라 저항성 분할비가 변하는 차이가 있다.

더 명확하게는, 제어 전압(Vc)이 하이("H")에 있을 때[제어 전압(/Vc)은 로우("L")], 스위치(4431, 4441)는 오프되며 스위치(4432, 4442)는 온되고, 그래서 저항(4434, 4444)을 통해 제어 전압(Vc) 및 출력 전압(OUT)을 각각 저항적으로 분할함으로써 전압(Vg)이 생성되고, 트랜지스터(442)의 게이트에 인가된다. 한편, 제어 전압(Vc)이 로우("L")일 때[제어 전압(/Vc)은 하이("H")], 스위치(4431, 4441)는 온되며 스위치(4432, 4442)는 오프되고, 그래서 저항(4433, 4443)을 통하여 저항성 분할에 의해 생성되는 전압(Vg)은 트랜지스터(442)의 게이트에 인가된다. 여기서, 저항(4434, 4444)에 의한 전압 분할비 및 저항(4433, 4443)에 의한 전압 분할비는 출력 전압(OUT)에 대한 임피던스 선형성뿐만 아니라 제어 전압(Vc, /Vc)에 대한 임피던스 선형성도 개선되도록 미리 결정된 다른 값에 설정된다.

따라서, 제어 전압(Vc)이 높은 공급 전압(Vdd)으로 올려진 때, 출력 임피던스(Zo)를, 제어 전압(Vc)이 Vdd/2 일 때, 출력 임피던스(2Zo)를 제공하도록 저항(4433, 4434, 4443, 4444)을 선택함으로써, 출력 컨덕턴스가 대략 제어 전압에 비례하도록 드라이버를 조정할 수 있다. 제12 실시예는 드라이버 출력이 변경될 때, 푸시-풀 드라이버의 출력 임피던스를 깜짝할 사이의 기간 동안 조차도 실질적으로 일정하게 유지될 수 있는 더 많은 이점이 있다.

도 28은 전술한 제12 실시예를 변경한 본 발명에 따르는 드라이버 회로의 제13 실시예를 도시한 회로도이다. 도 28에서, 참조 부호 451은 부하, 452는 nMOS 트랜지스터(제어 트랜지스터), 450은 게이트 전압 생성 회로(제어 회로), 4551, 4552는 지연 회로이다.

게이트 전압 생성 회로(450)는 게이트 전압 발생기(453, 454)로 구성되며,게이트 전압 발생기(453)는 스위치(4531 내지 4536) 및 저항(4537 내지 4539)를 포함하고, 게이트 전압 발생기(454)는 스위치(4541 내지 4546) 및 저항(4547 내지 4549)를 포함한다. 스위치(4531 내지 4536 및 4541 내지 4546)는 전술한 실시예와 같이 예컨대, CMOS 전송 게이트로 각각 구성된다,

제13 실시예에 있어서, 게이트 전압 생성 회로(450)에 사용되는 전압 분할 회로의 저항값은 스위치(전송 게이트; 4531 내지 4536) 및 (4541 내지 4546)을 사용하는 세 개의 값 사이에서 스위칭된다. 즉, 각 분할 저항은 직렬로 연결된 두 개의 전송 게이트로 구성되는 스위치에 의해 스위칭되며, 각 스위치는 다른 위상의 제어 클럭[φ1, φ2, φ3(/φ1, /φ2, /φ3)]에 의해 제어된다.

더 명확하게는, 제어 클럭(φ1, /φ2)이 모두 하이 레벨("H")로 갈 때, 제1 분할 저항조[저항(4537, 4547)]가 인에이블되고, 제어 클럭(φ2, /φ3)이 모두 하이 레벨("H")로 갈 때, 제2 분할 저항조[저항(4538, 4548)]가 인에이블되며, 제어 클럭(φ3, /φ1)이 모두 하이 레벨("H")로 갈 때, 제3 분할 저항조[저항(4539, 4549)]가 인에이블된다. 제어 클럭(φ1, φ2, φ3)은 지연 회로(4551, 4552)에 의해 차례차례 생성된다.

제13 실시예에 따르면, 제어 회로의 입/출력 특성은 세 개의 다른 상태 예컨대, 드라이버 회로가 온인 상태, 컨덕턴스가 온 상태 값의 반인 상태, 드라이버 회로가 오프인 상태 중에서 다르게 설정될 수 있으므로, 드라이버 회로의 출력 컨덕턴스는 제어 신호에 의존하여 실질적인 선형으로 될 수 있다.

도 29는 본 발명에 따르는 드라이버 회로의 제14 실시예를 도시한 회로도이다.

제14 실시예는 기본적으로 전술한 제12 및 제13 실시예와 같으나, 게이트 전압 생성 회로(460)가 복수 개의 다이오드 접속 트랜지스터 및 저항(4611, 4612; 4621, 4622; 4631, 4632)을 포함하는 소위 다각 근사 회로와 같이 구성되는 것이 다르다. 참조 부호 463는 제어 신호가 인가되는 pMOS 트랜지스터이고, 464는 저항성 분할을 위한 기준 저항으로 작용하는 저항이다.

전압 분할 회로의 분할비는 출력 전압이 기준 전압값을 초과할 때마다 변경되므로, 다각 근사 회로는 복수의 굽은 포인트를 갖는 다각선의 특성을 나타낸다. 도 29에 도시한 제14 실시예의 경우에 있어서, 이상적인 입/출력 특성은 세 개의 굽은 포인트를 갖는 연속된 선에 의해 접근될 수 있다. 여기서 다이오드 접속 트랜지스터/다이오드 조의 수는 세 개로 제한되지 않는다는 것을 인식할 수 있을 것이다. 또한, 실제에 있어서, 다이오드 특성은 경사가 급하지 않으므로, 이상적인 특성에 근접한 다각선이 아닌 곡선이 얻어진다.

도 30은 본 발명에 따르는 드라이버 회로의 제15 실시예를 도시한 회로도이다.

제15 실시예는 커패시터(4711, 4721)가 저항성 분할 회로에서 각 저항성 구성 요소(4712, 4722)에 병렬로 접속된 것을 제외하면 제12 실시예와 유사하다. 드라이버 회로의 출력 임피던스와 같은 것인 용량성 분할로 결정되는 게이트 전압 대 제어 전압 특성을 온 상태의 컨덕턴스의 반을 제공하도록 커패시터(4711, 4721)의 값이 선택된다.

예컨대, 제어 전압이 Vdd/2 일 때, 드라이버 회로의 출력 임피던스에 대해 온 상태의 값의 반에 정적으로 근접한 값을 얻을 수 있으나, 실제에 있어서, 오류는 제어 전압이 순간적인 변화를 경험한 후 발생한다. 이점에서 볼 때, 제15 실시예에 있어서, 커패시터(4711, 4721)를 사용하는 용량성 분할을 채용함으로써 순간적인 오류는 감소되며, 이로써 커패시터에 의해 고주파에서의 분할비를 결정한다.

도 31은 본 발명에 따른 드라이버 회로의 제16 실시예를 도시한 회로도이다.

제16 실시예에 있어서, 드라이버 회로의 출력 노드(OUT)로부터 트랜지스터(481, 482)의 게이트에 피드백을 제공하기 위한 디바이스는 드라이버단 트랜지스터(481, 482)로서 같은 타입의 캐리어를 사용하는 다이오드 접속 트랜지스터(485, 486; 이 실시예에서는 nMOS 트랜지스터)로부터 구성되며, 제어 전압(Vc, /Vc)이 공급되는 pMOS 트랜지스터(483, 484)는 부하 디바이스로서 사용된다.

제16 실시예에 따라, 출력단 트랜지스터(481, 482)의 어느 하나의 임계 전압(Vth)이 처리의 변화 또는 이와 유사한 다른 것에 의해 높아지게 될 때, 트랜지스터의 게이트 전압은 이러한 처리 변화의 효과를 최소화하도록 대응하여 감소된다.

도 32는 본 발명에 따르는 드라이버 회로의 제17 실시예를 도시한 회로도이다.

도 31과 도 32의 비교로부터 명확해지는 바와 같이, 제17 실시예의 트랜지스터(491 내지 496)는 전술한 제16 실시예의 트랜지스터(481 내지 486)에 대응한다. 제17 실시예에서, 제16 실시예의 pMOS 부하 트랜지스터(483, 484)는 두 개의 직렬접속 pMOS 트랜지스터(4930, 493) 및 두 개의 직렬 접속 pMOS 트랜지스터(4940, 494)로 각각 대치되며, 컨덕턴스 상수를 유지하기 위한 게이트 전압은 각 트랜지스터(4930, 4940)의 게이트에 인가된다.

즉, pMOS 트랜지스터(4971, 4972), nMOS 트랜지스터(4973, 4974) 및 저항(4975; 외부 기준 저항)을 포함하는 바이어스 생성 회로(497)는 컨덕턴스가 외부 기준 전압(4975)에 비례하는 바와 같이 게이트 바이어스 전압을 생성한다. 제17 실시예에 따르면, pMOS 트랜지스터는 처리 변화를 보상할 수 있으므로, 처리 의존은 전술한 제16 실시예와 비교하여 더 줄일 수 있다.

도 33은 본 발명에 따르는 드라이버 회로의 제18 실시예를 도시한 회로도이다.

도 33에서 도시한 바와 같이, 제18 실시예에서, 드라이버단의 높은 전압측에서 트랜지스터(501)를 구동하기 위한 제어 회로(503; 게이트 전압 생성 회로) 및 낮은 전압측에서 트랜지스터(502)를 구동하기 위한 제어 회로는 각 전압에 대응하는 형식으로 서로에 관하여 비대칭으로된다. 여기서, 전압(Vdd)은 예컨대, 1.8 볼트에 설정되고, Vr 은 0.9 볼트, Vss 는 0 볼트에 설정된다.

게이트 전압 생성 회로(503)는 pMOS 트랜지스터(531 내지 533) 및 nMOS 트랜지스터(534 내지 536)를 포함하고 프리드라이버로서 인버터[트랜지스터(531, 534)]를 구비한다. 여기서, 도 31에 도시한 제16 실시예와 같이 출력 전압(OUT)은 다이오드 접속 트랜지스터(536)를 통하여 트랜지스터(501)의 게이트에 피드백된다. 트랜지스터(536)는 처리 변화의 효과를 최소화하기 위해 출력 트랜지스터(581)로서동일한 도전성 타입인 nMOS 트랜지스터로 구성된다.

한편, 게이트 전압 생성 회로(504)는 pMOS 트랜지스터(541 내지 544) 및 nMOS 트랜지스터(545 내지 549)를 포함한다. 여기서, nMOS 트랜지스터(549) 및 pMOS 트랜지스터(544)의 스위칭 동작은 도 27의 제12 실시예에서 도시한 바와 같이 제어 신호(Vc, /Vc)에 의해 제어된다. 이러한 트랜지스터(549, 543)는 스위칭 디바이스로서뿐만 아니라 저항성 디바이스로서도 작용한다. 이러한 트랜지스터로 출력 임피던스의 선형성을 개선하기 위해 트랜지스터(502)의 게이트 전압은 제어 신호(Vc, /Vc)의 레벨에 따라 제어된다.

전술한 실시예들은 트랜지스터의 예로서 MOS(CMOS) 트랜지스터를 선택하여 설명하였지만, 본 발명은 이러한 특정 타입의 트랜지스터에 한정되지 않는다.

부가적인 의견

1. 신호 전송선을 통하여 양방향으로 신호를 전송 및 수신하는 양방향 신호 전송용 수신기는,

신호 전송선에 접속된 신호선과,

신호를 유지하기 위한 제1 유지 커패시터와,

신호선의 전압을 완충하기 위한 신호선 전압 완충 회로와,

완충 회로에 의해 완충된 신호선 전압으로부터 수신된 신호를 분리함으로써 수신한 신호를 출력하기 위한 하이브리드 회로와,

하이브리드 회로에 의해 분리되고 출력된 수신된 신호의 논리값을 판정하기 위한 판정 회로를 포함한다.

2. 부기 1에서 설명한 수신기에 있어서, 판정 회로는 하이브리드 회로에 의해 분리되고 출력된 수신된 신호의 논리값을 판정 회로가 판정할 때 얻어지는 신호값 및 이미 얻어진 주어진 신호값에 계수를 곱함으로써 얻어진 값의 합계을 생성하고, 생성된 합계의 값을 사용하여 판정한다.

3. 부기 1에서 설명한 수신기에 있어서, 완충 회로는 전압 완충 회로이며, 하이브리드 회로는 용량성 결합 하이브리드 회로이다.

4. 부기 3에서 설명한 수신기에 있어서, 전압 완충 회로는 거의 동일한 전압 이득을 갖으며, 전압 완충 회로 및 신호선은 커패시터에 의해 서로 결합되고, 여기서 전압 완충 회로의 비동작 기간 동안, 커패시터의 입력측 상의 노드는 전압 완충 회로의 출력에 접속되고 전압 완충 회로의 입력 노드는 미리 정해진 전위로 미리 충전되며, 이로써 전압 완충 회로의 오프셋 전압을 보상한다.

5. 부기 3에서 설명한 수신기는, 용량성 결합 하이브리드 회로의 입력 노드를 드라이브하기 위한 기준 전압을 드라이버의 출력 시퀀스에 따라 제어하기 위한 기준 전압 출력 회로를 더 포함한다.

6. 부기 3에서 설명한 수신기에 있어서, 기준 전압 출력 회로는,

드라이버에 의해 출력되는 신호 시퀀스의 데이터에 따라 복수의 제어 전압을 생성하는 제어 전압 생성 회로와,

제어 전압을 수신하고 각 기준 전압을 생성하는 복수 개의 기준 전압 버퍼와,

신호 시퀀스의 데이터에 따라 복수 개의 기준 전압 버퍼중의 하나의 출력을선택하는 선택회로를 포함한다.

7. 부기 1에서 설명한 수신기에 있어서, 완충 회로는 전압-전류 변환을 실행하기 위한 트랜스컨버터이고,

하이브리드 회로는 신호선의 전압 및 복제 드라이버의 신호 전압을 트랜스컨버터를 사용하여 전류로 변환하고, 신호선의 전압과 복제 드라이버의 신호 전압 사이의 차이를 얻기 위하여 부하 디바이스로 흐르는 변환된 전류들 사이의 차이에 대응하는 전류의 원인이 되고, 이로써 출력을 위한 수신된 신호를 분리한다.

8. 부기 7에서 설명한 수신기에 있어서, 제1 트랜지스터 및 제2 유지 커패시터를 포함하는 오프셋 보상 회로는 하이브리드 회로 내에서 트랜스컨덕터로부터 전류가 공급되는 부하 디바이스에 접속되어있고,

오프셋 보상 회로 내에서, 완충 회로의 비동작 기간 동안, 제1 트랜지스터는 다이오드 접속 구성에 접속되고, 제2 유지 커패시터는 제1 트랜지스터의 게이트에 접속되며, 한편, 완충 회로의 동작 기간 동안, 제2 유지 커패시터의 전압은 제1 트랜지스터의 게이트 전압이다.

9. 부기 8에서 설명한 수신기에 있어서, 제3 유지 커패시터 및 제2 트랜지스터를 구비한 굽은 구조의 유지 회로를 사용하여 트랜스컨덕터로부터의 전류가 유지되며, 여기서 샘플링 기간 동안, 제3 유지 커패시터는 다이오드 접속 구성에 접속된 제2 트랜지스터의 게이트에 접속되고, 유지 기간 동안, 제3 유지 커패시터와 게이트 및 유지 회로를 따르는 부하 디바이스에 결합된 유지 회로로부터의 출력 전류와의 접속이 끊기고, 이로써 두 개의 근접한 샘플링 즉시 얻어진 신호의 가중 합계를 생성하고 그 후 가중합계를 사용하여 판정한다. 완충 회로는 출력단에 그로부터의 nMOS 디바이스 및 pMOS 디바이스를 포함하는 푸시-풀 소스 폴로워단을 포함한다.

10. 부기 7에서 설명한 수신기에 있어서, 완충 회로는 출력단에 nMOS 디바이스 및 pMOS 디바이스를 포함하는 푸시-풀 소스 폴로워단을 포함한다.

11. 신호 전송선을 통하여 양방향으로 신호를 전송 및 수신하는 양방향 신호 전송용 수신기는,

신호 전송선에 접속된 신호선과,

신호를 유지하기 위한 제1 유지 커패시터와,

신호선 전압으로부터 수신된 신호를 분리함으로써 수신한 신호를 출력하기 위한 하이브리드 회로와,

하이브리드 회로의 입력 노드를 구동하기 위한 기준 전압을 드라이버의 출력 시퀀스에 따라 출력하기 위한 기준 전압 출력 회로와,

하이브리드 회로에 의해 분리되고 출력된 수신된 신호의 논리값을 판정하기 위한 판정 회로를 포함한다.

12. 부기 11에서 설명한 수신기에 있어서, 기준 전압 출력 회로는

드라이버에 의해 출력되는 신호 시퀀스의 데이터에 따라 복수의 제어 전압을 생성하는 제어 전압 생성 회로와,

제어 전압을 수신하고 각 기준 전압을 생성하는 복수 개의 기준 전압 버퍼와,

신호 시퀀스의 데이터에 따라 복수 개의 기준 전압 버퍼중의 하나의 출력을 선택하는 선택회로를 포함한다.

13. 신호 전송선을 통하여 양방향으로 신호를 전송 및 수신하는 양방향 신호 전송용 하이브리드 회로에 있어서,

하이브리드 회로는 신호를 유지하기 위한 유지 커패시터를 구비한 용량성 결합 하이브리드 회로이고, 여기서 신호 전송선으로부터의 입력 신호는 완충 회로를 통하여 유지 커패시터에 공급되며, 수신된 신호는 완충 회로에 의해 완충된 신호선 전압으로부터 수신된 신호를 분리함으로써 출력된다.

14. 부기 13에서 설명한 하이브리드 회로는, 드라이버의 출력 시퀀스에 따른 출력을 위한 기준 전압 출력 회로와, 용량성 결합 하이브리드 회로의 입력 노드를 구동하기 위한 기준 전압을 더 포함한다.

15. 부기 14에서 설명한 하이브리드 회로에 있어서, 기준 전압 출력 회로는

드라이버에 의해 출력되는 신호 시퀀스의 데이터에 따라 복수의 제어 전압을 생성하는 제어 전압 생성 회로와,

제어 전압을 수신하고 각 기준 전압을 생성하는 복수 개의 기준 전압 버퍼와,

신호 시퀀스의 데이터에 따라 복수 개의 기준 전압 버퍼중의 하나의 출력을 선택하는 선택회로를 포함한다.

16, 부기 13에서 설명한 하이브리드 회로에 있어서, 하이브리드 회로는 신호를 증폭하고 신호 전송선에 증폭된 신호를 출력하는 드라이버의 출력에 대응하는신호를 출력하는 복제 드라이버의 출력 신호와, 신호 전송선으로부터의 입력 신호, 기준 전압을 수신하고, 출력을 위해 수신된 신호를 분리한다.

17. 부기 16에서 설명한 하이브리드 회로에 있어서, 하이브리드 회로는 신호 전송선의 전압 및 복제 드라이버의 출력 전압을 트랜스컨덕터를 사용하여 전류로 변환하고, 변환된 전류들 사이의 차이에 대응하는 전류를 신호 전송선의 전압 및 복제 드라이버의 출력 전압 사이의 차이를 얻기 위하여 부하 디바이스에 흐르게 하며, 그로써 출력을 위해 수신된 신호를 분리한다.

18. 부기 17에서 설명한 하이브리드 회로에 있어서, 제1 트랜지스터 및 제2 유지 커패시터를 포함하는 오프셋 보상 회로는 하이브리드 회로 내에서 트랜스컨덕터로부터 전류가 공급되는 부하 디바이스에 접속되어있고,

오프셋 보상 회로 내에서, 완충 회로의 비동작 기간 동안, 제1 트랜지스터는 다이오드 접속 구성에 접속되고, 제2 유지 커패시터는 제1 트랜지스터의 게이트에 접속되며, 한편, 완충 회로의 동작 기간 동안, 제1 유지 커패시터 상의 전압은 제1 트랜지스터의 게이트 전압이다.

19. 부기 18에서 설명한 하이브리드에 있어서, 제2 유지 커패시터 및 제2 트랜지스터를 구비한 굽은 구조의 유지 회로를 사용하여 트랜스컨덕터로부터의 전류가 유지되며, 여기서 샘플링 기간 동안, 제2 유지 커패시터는 다이오드 접속 구성에 접속된 제2 트랜지스터의 게이트에 접속되고, 유지 기간 동안, 제2 유지 커패시터는 게이트로부터 분리되고, 유지 회로로부터의 출력 전류는 유지회로 다음의 부하 디바이스에 접속되어, 이로써 두 개의 근접한 샘플링 즉시 얻어진 신호의 가중합계를 생성하고 그 후 가중합계를 사용하여 판정한다.

20. 드라이버 회로는

출력 신호선에 접속된 제1 단자와, 제1 전원선에 접속된 제2 단자와, 제어 단자를 구비하는 제1 트랜지스터와,

제1 트랜지스터와 병렬로 접속되고, 제1 단자와, 제2 단자와, 제어 단자를 구비하는 제2 트랜지스터와,

출력 신호선의 전위에 따라 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제어 회로를 포함한다.

21. 부기 20에서 설명한 드라이브 회로에 있어서,

제1 전원선은 고전압 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 업하도록 동작한다.

22. 부기 20에서 설명한 드라이브 회로에 있어서,

제1 전원선은 저전압 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 다운하도록 동작한다.

23. 부기 20에서 설명한 드라이브 회로에 있어서,

제어 회로는 근사적으로 주어진 값으로써 출력 신호선의 전압을 시프트 함으로써 시프트 전압을 생성하는 전압 시프트 회로이고, 시프트 전압을 제2 트랜지스터의 제어 단자에 인가한다.

24. 부기 23에서 설명한 드라이브 회로에 있어서,

전압 시프트 회로는 출력 신호선에 접속된 전압 시프트 부하 디바이스를 통하여 전류를 흘림으로써 시프트 전압을 생성한다.

25. 부기 24에서 설명한 드라이브 회로에 있어서,

전압 시프트 부하 디바이스 및 제1, 제2 트랜지스터는 동일한 채널 도전성 타입이다.

26. 부기 20에서 설명한 드라이브 회로는 오프 상태에서 온 상태로 제2 트랜지스터를 스위칭할 때, 제2 트랜지스터의 제어 단자에 인가되는 전압의 오프에서 온으로의 전압의 변경 속도를 높이기 위한 전하 또는 전류의 주입을 위한 주입 회로를 더 포함한다.

27. 드라이버 회로는

출력 신호선에 접속된 제1 단자와, 고전압 전원선에 접속된 제2 단자와, 제어 단자를 구비하고, 출력 신호선을 풀 업하도록 동작하는 제1 트랜지스터와,

제1 트랜지스터와 병렬로 접속되고, 제1 단자와, 제2 단자와, 제어 단자를 구비하는 제2 트랜지스터와,

출력 신호선의 전위에 따라 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제1 제어 회로와,

출력 신호선에 접속된 제1 단자, 저전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고 출력 신호선을 풀 다운하도록 동작하는 제3 트랜지스터와,

제2 트랜지스터와 병렬로 접속되고, 제1 단자와, 제2 단자와, 제어 단자를 구비하는 제4 트랜지스터와,

출력 신호선의 전위에 따라 제4 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제2 제어 회로를 포함한다.

28. 부기 27에서 설명한 드라이브 회로에 있어서,

드라이버 회로는 차동 정전류 드라이버이고, 병렬 접속된 제1 및 제2 트랜지스터 및 병렬 접속된 제3 및 제4 트랜지스터는 차동 정전류 드라이버를 위한 부하 역할을 한다.

29. 부기 27에서 설명한 드라이브 회로에 있어서,

제1 제어 회로는 근사적으로 주어진 값으로써 드라이버의 출력 신호선의 전압을 시프트 함으로써 제1 시프트 전압을 생성하는 제1 전압 시프트 회로이고, 제1 시프트 전압을 제2 트랜지스터의 제어 단자에 인가하고, 제2 제어 회로는 근사적으로 주어진 값으로써 드라이버의 출력 신호선의 전압을 시프트 함으로써 제2 시프트 전압을 생성하는 제2 전압 시프트 회로이고, 제2 시프트 전압을 제4 트랜지스터의 제어 단자에 인가한다.

30. 부기 29에서 설명한 드라이브 회로에 있어서,

제1 및 제2 전압 시프트 회로는 출력 신호선에 접속된 전압 시프트 부하 디바이스를 통하여 전류를 통과시킴으로써 제1 및 제2 시프트 전압을 각각 생성한다.

31. 부기 30에서 설명한 드라이브 회로에 있어서,

전압 시프트 부하 디바이스 및 제1 내지 제4 트랜지스터는 동일한 채널 도전성 타입이다.

32. 부기 27에서 설명한 드라이브 회로는

제1 제어 회로와 제2 트랜지스터의 제어 단자 사이에 삽입된 제1 스위치 회로와, 제2 제어 회로와 제4 트랜지스터의 제어 단자 사이에 삽입된 제2 스위치 회로를 더 포함하고, 여기서,

제1 및 제2 트랜지스터로부터 구성된 풀 업 부하 디바이스 또는 제3 및 제4 트랜지스터로부터 구성된 풀 다운 부하 디바이스가 턴온된 때, 제1 및 제2 스위칭 회로중의 대응하는 하나는 턴온 되고 다른 하나의 스위치 회로는 턴오프 된다.

33. 부기 32에서 설명한 드라이브 회로는

제2 트랜지스터의 제어 단자를 풀 업하기 위한 풀 업 회로와, 제4 트랜지스터의 제어 단자를 풀 다운하기 위한 풀 다운 회로를 더 포함하고, 여기서,

제1 스위치 회로가 턴오프 된 때, 풀 업 회로는 제2 트랜지스터의 제어 단자를 풀 업하고, 제2 스위치 회로가 턴오프 된 때, 풀 다운 회로는 제4 트랜지스터의 제어 단자를 풀 다운한다.

34. 드라이버 회로는

출력 신호선에 접속된 제1 단자와, 제1 전원선에 접속된 제2 단자와, 제어 단자를 구비하는 제1 트랜지스터와,

제어 신호 및 출력 신호선의 전위에 따라 제1 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제어 회로를 포함한다.

35. 부기 34에서 설명한 드라이브 회로에 있어서, 제1 전원선은 저전압 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 업하도록 동작한다.

36. 부기 34에서 설명한 드라이브 회로에 있어서, 제1 전원선은 저전압 전원선이고, 제1 트랜지스터는 출력 신호선을 풀 다운하도록 동작한다.

37. 부기 34에서 설명한 드라이브 회로에 있어서, 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자 사이에 접속하기 위한 저항성 디바이스와, 저항성 디바이스의 저항을 전압으로 제어하기 위한 저항성 디바이스 제어 회로를 포함한다.

38. 부기 34에서 설명한 드라이브 회로에 있어서, 제어 회로는 저항성 디바이스 및 스위치 디바이스를 결합함으로써 구성된 회로이다.

39. 부기 38에서 설명한 드라이브 회로에 있어서, 스위치 디바이스는 트랜지스터 또는 다이오드이고, 제어 회로는 소위 다각 근사 회로에 의해 얻어지는 출력 신호선의 전위 및 제어 신호에 의존한 출력 전압을 생성한다.

40. 부기 34에서 설명한 드라이브 회로에 있어서, 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하기 위한 커패시터를 포함한다.

41. 부기 34에서 설명한 드라이브 회로에 있어서, 제어 회로는 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하기 위한 다이오드 접속 트랜지스터를 포함한다.

42. 부기 34에서 설명한 드라이브 회로에 있어서, 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하기 위한 디바이스는 제1 트랜지스터와 같은 동일한 도전성 타입이고, 바이어스 전류를 제어 회로에 공급하기 위한 회로는 제1 트랜지스터의 임피던스 레벨에 비례하는 임피던스를 제공하도록 제어된다.

43. 드라이버 회로는

출력 신호선에 접속된 제1 단자와, 고전압 전원선에 접속된 제2 단자와, 제어 단자를 구비하고, 출력 신호선을 풀 업하도록 동작하는 제1 트랜지스터와,

제1 제어 전압 및 출력 신호선의 전위에 따라 제1 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제1 제어 회로와,

출력 신호선에 접속된 제1 단자, 저전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고 출력 신호선을 풀 다운하도록 동작하는 제2 트랜지스터와,

제2 제어 신호 및 출력 신호선의 전위에 따라 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제2 제어 회로를 포함한다.

44. 부기 43에서 설명한 드라이브 회로에 있어서, 제1 및 제2 제어 회로 각각은 출력 신호선과 제1 및 제2 트랜지스터중의 대응하는 하나의 제어 단자 사이에 접속하기 위한 저항성 디바이스와, 저항성 디바이스의 저항을 전압으로 제어하기 위한 저항성 디바이스 제어 회로를 포함한다.

45. 부기 43에서 설명한 드라이브 회로에 있어서, 제1 및 제2 제어 회로는 각각 저항성 디바이스 및 스위치 디바이스를 결합함으로써 구성된 회로이다.

46. 부기 45에서 설명한 드라이브 회로에 있어서, 스위치 디바이스는 트랜지스터 또는 다이오드이고, 제1 및 제2 제어 회로는 소위 다각 근사 회로에 의해 얻어지는 출력 신호선의 전위 및 제1 또는 제2 제어 신호에 의존한 출력 전압을 각각 생성한다.

47. 부기 43에서 설명한 드라이브 회로에 있어서, 제1 및 제2 제어 회로는 각각 출력 신호선과 제1 트랜지스터의 제어 단자 사이를 접속하기 위한 커패시터를 포함한다.

48. 부기 43에서 설명한 드라이브 회로에 있어서, 제1 및 제2 제어 회로는 각각 출력 신호선과 제1 및 제2 트랜지스터중의 대응하는 하나의 제어 단자 사이를 접속하기 위한 다이오드 접속 트랜지스터를 포함한다.

49. 부기 43에서 설명한 드라이브 회로에 있어서, 출력 신호선과 제1 및 제2 트랜지스터중의 대응하는 하나의 제어 단자 사이를 접속하기 위한 디바이스는 제1 및 제2 트랜지스터와 같은 동일한 도전성 타입이고, 바이어스 전류를 제1 및 제2 제어 회로에 공급하기 위한 회로는 제1 및 제2 트랜지스터의 임피던스 레벨에 비례하는 임피던스를 제공하도록 제어된다.

50. 부기 20 내지 49의 어느 하나에서 설명한 드라이버 회로를 구비하는 신호 전송 시스템은 신호 전송선의 각 끝단에 위치하며, 양방향 신호 전송은 각 드라이버가 다른 것으로부터 전송된 신호의 수신 종단 역할을 하도록 함으로써 실행된다.

본 발명의 제2 및 제3 모드에 따라 상세하게 전술한 바와 같이, 신호 전송선의 사용 효율을 증가시킬 수 있고, 신호 전송 속도의 감소 없이 신호선의 수를 줄일 수 있는 양방향 전송 또는 다중 전송에 대한 우수한 출력 임피던스 선형성을 갖는 드라이브 회로 및 이러한 드라이브 회로를 사용하는 신호 전송 시스템을 제공하는 것이 가능하게된다.

본 발명의 많은 다른 실시예가 본 발명의 정신 및 범위를 벗어나지 않는 범위 내에서 구성될 수 있고, 본 발명은 첨부된 청구항에서 규정한 바 외에는 본 명세서에서 기술한 특정 실시예에 한정되지 않는다는 것을 이해할 수 있을 것이다.

본 발명에 따르면, 신호 전송선의 사용 효율을 증대시켜, 보다 적은 신호선의 수로 동등한 신호 전송 속도를 얻을 수 있는 양방향 신호 전송 또는 다중 전송을 위한 출력 임피던스의 선형성이 우수한 드라이버 회로 및 신호 전송 시스템을 제공하는 것이 가능하며, 용량성 결합 하이브리드 회로가 갖는 입력 측의 킥-백 노이즈의 문제를 해소한 양방향 신호 전송용 수신기 및 하이브리드 회로를 제공할 수 있다.

Claims (7)

1. 신호 전송선을 통하여 양방향으로 신호를 전송 및 수신하는 양방향 신호 전송용 수신기에 있어서,

   상기 신호 전송선에 접속된 신호선과,

   신호를 유지하기 위한 제1 유지 커패시터와,

   상기 신호선의 전압을 완충하기 위한 신호선 전압 완충 회로와,

   상기 완충 회로에 의해 완충된 신호선 전압으로부터 상기 수신된 신호를 분리함으로써 수신한 신호를 출력하기 위한 하이브리드 회로와,

   상기 하이브리드 회로에 의해 분리되고 출력된 상기 수신된 신호의 논리값을 판정하기 위한 판정 회로를 포함하는 양방향 신호 전송용 수신기.
2. 신호 전송선을 통하여 양방향으로 신호를 전송 및 수신하는 양방향 신호 전송용 수신기에 있어서,

   상기 신호 전송선에 접속된 신호선과,

   신호를 유지하기 위한 제1 유지 커패시터와,

   상기 신호선의 전압으로부터 상기 수신된 신호를 분리함으로써 수신한 신호를 출력하기 위한 하이브리드 회로와,

   하이브리드 회로의 입력 노드를 구동하기 위한 기준 전압을 드라이버의 출력 시퀀스에 따라 출력하기 위한 기준 전압 출력 회로와,

   상기 하이브리드 회로에 의해 분리되고 출력된 상기 수신된 신호의 논리값을 판정하기 위한 판정 회로를 포함하는 양방향 신호 전송용 수신기.
3. 신호 전송선을 통하여 양방향으로 신호를 전송 및 수신하는 양방향 신호 전송용 하이브리드 회로에 있어서,

   상기 하이브리드 회로는 신호를 유지하기 위한 유지 커패시터를 구비한 용량성 결합 하이브리드 회로이고, 상기 신호 전송선으로부터의 입력 신호는 완충 회로를 통하여 상기 유지 커패시터에 공급되며, 수신된 신호는 상기 완충 회로에 의해 완충된 신호선 전압으로부터 상기 수신된 신호를 분리함으로써 출력되는 것인 양방향 신호 전송용 하이브리드 회로.
4. 드라이버 회로에 있어서,

   출력 신호선에 접속된 제1 단자, 제1 전원선에 접속된 제2 단자 및 제어 단자를 구비하는 제1 트랜지스터와,

   상기 제1 트랜지스터와 병렬로 접속되고, 제1 단자, 제2 단자 및 제어 단자를 구비하는 제2 트랜지스터와,

   상기 출력 신호선의 전위에 따라 상기 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제어 회로를 포함하는 드라이버 회로.
5. 드라이버 회로에 있어서,

   출력 신호선에 접속된 제1 단자, 고전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 상기 출력 신호선을 풀 업하도록 동작하는 제1 트랜지스터와,

   상기 제1 트랜지스터와 병렬로 접속되고, 제1 단자, 제2 단자 및 제어 단자를 구비하는 제2 트랜지스터와,

   상기 출력 신호선의 전위에 따라 상기 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하기 위한 제1 제어 회로와,

   상기 출력 신호선에 접속된 제1 단자, 저전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 상기 출력 신호선을 풀 다운하도록 동작하는 제3 트랜지스터와,

   상기 제2 트랜지스터와 병렬로 접속되고 제1 단자, 제2 단자 및 제어 단자를 갖는 제4 트랜지스터와,

   상기 출력 신호선의 전위에 따라 상기 제4 트랜지스터의 제어 단자에 인가할 전압을 제어하는 제2 제어 회로를 포함하는 드라이버 회로.
6. 드라이버 회로에 있어서,

   출력 신호선에 접속된 제1 단자, 제1 전원선에 접속된 제2 단자 및 제어 단자를 구비하는 제1 트랜지스터와,

   상기 출력 신호선의 전위 및 제어 신호에 따라 상기 제1 트랜지스터의 제어 단자에 인가할 전압을 제어하는 제어 회로를 포함하는 드라이버 회로.
7. 드라이버 회로에 있어서,

   출력 신호선에 접속된 제1 단자, 고전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 상기 출력 신호선을 풀 업하도록 동작하는 제1 트랜지스터와,

   상기 출력 신호선의 전위 및 제1 제어 전압에 따라 상기 제1 트랜지스터의 제어 단자에 인가할 전압을 제어하는 제1 제어 회로와,

   상기 출력 신호선에 접속된 제1 단자, 저전압 전원선에 접속된 제2 단자 및 제어 단자를 구비하고, 상기 출력 신호선을 풀 다운하도록 동작하는 제2 트랜지스터와,

   상기 출력 신호선의 전위 및 제2 제어 신호에 따라 상기 제2 트랜지스터의 제어 단자에 인가할 전압을 제어하는 제2 제어 회로를 포함하는 드라이버 회로.