CN113541619B - 差分放大器 - Google Patents

Abstract

一种接收具有第一摆幅的第一输入电压信号以及第二输入电压信号的差分放大器，包括第一与第二级放大电路以及交叉耦合反相器电路。第一与第二级放大电路接收第一输入电压信号以及第二输入电压信号以产生具有第二摆幅且占空比被校正的第三比较信号以及第四比较信号。交叉耦合反相器电路耦接该第二级放大电路以接收该第三比较信号与该第四比较信号，交叉耦合反相器电路校正该第三比较信号与该第四比较信号的占空比来产生第一输出电压信号以及第二输出电压信号，其中，该第二摆幅大于该第一摆幅。

Description

差分放大器

技术领域

本发明涉及一种差分放大器，且特别涉及一种高共模抑制比的差分放大器，其将第一电压信号放大为第二电压信号且同时能校正第二电压信号的占空比和/或相位差。

背景技术

随着电子行业技术的发展，传统并行接口的速度提升愈加困难，取而代之的是速度更快的串行接口，于是原本用于光纤通信的串行解串(serializer/deserializer，SerDes)系统成为了为高速串行接口的主流。SerDes系统是一种时分多任务(TDM)，点对点(P2P)的串行通信系统，在发送端，多路低速并行信号转换成高速串行信号，经过信道传输后，该高速串行信号在接收端重新转换成低速并行信号。SerDes系统中的高速串行信号通常为差分信号，该高速串行信号具有功耗低，抗干扰强，速度快的特点。为了支持上述高速串行信号的传输，上述信道需要芯片内高速时钟的驱动，也就是说需要在SerDes系统内建立高速时钟分配网络。

发明内容

本发明的一实施例提供一种差分放大器。此差分放大器包括第一级放大电路、第二级放大电路以及交叉耦合反相器电路。第一级放大电路接收一第一输入电压信号以及一第二输入电压信号，且根据第一与第二输入电压信号产生一第一比较信号以及一第二比较信号。第二级放大电路耦接第一级放大电路，接收第一与第二比较信号，且根据第一与第二比较信号来产生第三比较信号以及第四比较信号。交叉耦合反相器电路耦接第二级放大电路，接收第三与第四比较信号，且分别根据第三与第四比较信号来产生第一输出电压信号以及第二输出电压信号。当第三与第四比较信号同时处于一第一电压电平时，交叉耦合反向器电路将第一与第二输出电压信号反相牵引至一第二电压电平。

附图说明

图1为本发明一实施例所述的差分放大器1的电路图；

图2A～2C分别为本发明一实施例所述的比较信号202～206的波形图；

图3A～3C分别为本发明一实施例所述的比较信号与输出电压信号间的占空比波形图；

图4A～4B分别为本发明一实施例所述的比较信号与输出电压信号间的相位差的波形图；以及

图5为本发明一实施例所述的差分放大器5的电路图。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。

在串行解串(serializer/deserializer，SerDes)系统中，每一信道通过时钟导线接收差分时钟信号，以供并行至串行信号转换。为了减少传输差分时钟信号所消耗的动态功率，SerDes系统采用具有第一振幅的第一电压信号，例如采用非满摆幅(non-fullswing)的差分时钟信号。每一信道通过时钟导线接收该第一电压信号后，需要将其放大为具有第二振幅的第二电压信号，例如放大为满摆幅的(full swing)的差分时钟信号，与此同时，还需要使第二电压信号的占空比(duty cycle)和/或相位差符合标准，以能精确地进行并行至串行信号的转换。因此，本发明的各实施例提供了一种差分放大器，用于将第一电压信号放大为第二电压信号，并同时校准第二电压信号的占空比和/或相位差。

图1为本发明一实施例所述的差分放大器1的电路图。参阅图1，差分放大器1包括第一级放大电路10、第二级放大电路11以及交叉耦合反相器电路12。差分放大器1接收第一电压信号VI，并产生第二电压信号VO。第二电压信号VO的第二振幅(或第二摆幅)大于第一电压信号VI的第一振幅(或第一摆幅)。第一电压信号VI包括具有第一振幅的输入电压信号Vp与Vn，第二电压信号VO包括具有第二振幅的输出电压信号Voutp与Voutn。根据一实施例，当差分放大器1应用于SerDes系统中的信道时，每一信道包括一个差分放大器1，每一差分放大器1通过一对时钟导线接收一对差分时钟信号，作为该差分放大器1的第一电压信号VI。详细来说，差分比较器1接收差分时钟信号中之一时钟信号作为第一电压信号VI的输入电压信号Vp，且接收差分时钟信号中的另一时钟信号作为第一电压信号VI的另一输入电压信号Vn。

参阅图1，第一级放大电路10包括P型晶体管Mp1、Mp2、Mpc1与Mpc2，N型晶体管Mn0、Mn1与Mn2，以及电阻器R1与R2。在图1所示及本发明部分实施例中，所述晶体管的组件皆是以金属氧化物半导体晶体管或称为金属氧化物半导体(metal-oxide-semiconductor，MOS)为例实现，但在其他实施例中不以此为限。N型晶体管Mn1的漏极耦接节点p1，N型晶体管Mn1的源极耦接共模节点cm1，N型晶体管Mn1的栅极接收输入电压信号Vp。N型晶体管Mn2的漏极耦接节点n1，N型晶体管Mn2的源极耦接共模节点cm1，N型晶体管Mn2的栅极接收输入电压信号Vn。

P型晶体管Mp1的源极耦接电压源VS1，P型晶体管Mp1的栅极耦接节点p11，P型晶体管Mp1的漏极耦接节点p1。P型晶体管Mpc1的源极与漏极耦接电压源VS1，P型晶体管Mpc1的栅极耦接节点p11。基于P型晶体管Mpc1的连接架构，P型晶体管Mpc1相当于一电容器。电阻器R1耦接在节点p11与p1之间。上述P型晶体管Mp1、P型晶体管Mpc1以及电阻器R1组成有源电感101A。

P型晶体管Mp2的源极耦接耦接电压源VS1，P型晶体管Mp2的栅极耦接节点n11，P型晶体管Mp2的漏极耦接节点n1。P型晶体管Mpc2的源极与漏极耦接电压源VS1，P型晶体管Mpc2的栅极耦接节点n11。基于P型晶体管Mpc2的连接架构，P型晶体管Mpc2相当于另一电容器。电阻器R2耦接在节点n11与n1之间。上述P型晶体管Mp2、P型晶体管Mpc2以及电阻器R2组成另一有源电感101B。有源电感101A与有源电感101B组成有源电感电路101。

N型晶体管Mn0的源极耦接电压源VS2，N型晶体管Mn0的栅极接收偏置电压Vbias1，N型晶体管Mn0的漏极耦接共模节点cm1。由于N型晶体管Mn0的栅极接收偏置电压Vbias1，N型晶体管Mn0相当于一电流源。第一级放大电路10根据所接收的输入电压信号Vp与Vn，在节点p1上产生比较信号Vp1，在节点n1上产生比较信号Vn1。在此实施例中，电压源VS1提供差分放大器1的操作电压VDD，电压源VS2提供差分放大器1的操作电压VSS，其中，操作电压VDD的电压电平高于操作电压VSS的电压电平。在另一实施例中，电压源VS2提供接地电压GND。

参阅图1，第二级放大电路11包括P型晶体管Mp3～Mp6、N型晶体管Mn3～Mn6以及电阻器R3与R4。P型晶体管Mp3的源极耦接电压源VS1，P型晶体管Mp3的栅极耦接节点p1以接收比较信号Vp1，P型晶体管Mp3的漏极耦接节点p2。N型晶体管Mn3的源极耦接电压源VS2，N型晶体管Mn3的栅极耦接节点p21，N型晶体管Mn3的漏极耦接节点p2。电阻器R3耦接在节点p2与p21之间。P型晶体管Mp5的源极耦接电压源VS1，P型晶体管Mp5的栅极耦接节点p1以接收比较信号Vp1，P型晶体管Mp5的漏极耦接节点p3。N型晶体管Mn5的源极耦接电压源VS2，N型晶体管Mn5的栅极耦接节点n2，N型晶体管Mn5的漏极耦接节点p3。

P型晶体管Mp4的源极耦接电压源VS1，P型晶体管Mp4的栅极耦接节点n1以接收比较信号Vn1，P型晶体管Mp4的漏极耦接节点n2。N型晶体管Mn4的源极耦接电压源VS2，N型晶体管Mn4的栅极耦接节点n21，N型晶体管Mn4的漏极耦接节点n2。电阻器R4耦接在节点n2与n21之间。P型晶体管Mp6的源极耦接电压源VS1，P型晶体管Mp6的栅极耦接节点n1以接收比较信号Vn1，P型晶体管Mp6的漏极耦接节点n3。N型晶体管Mn6的源极耦接电压源VS2，N型晶体管Mn6的栅极耦接节点p2，N型晶体管Mn6的漏极耦接节点n3。

基于第一级放大电路10及第二级放大电路11的操作，第一级放大电路10及第二级放大电路11根据输入电压信号Vp与Vn，分别在节点p3及n3上产生比较信号Vop及Von。其中，输入电压信号Vp可分解为共模部分与差模部分之和，而输入电压信号Vn可分解为共模部分与差模部分之差，其中，该共模部分是指输入电压信号Vp与输入电压信号Vn之和的二分之一，该差模部分是指输入电压信号Vp与输入电压信号Vn之差的二分之一。对输入电压信号Vp与输入电压信号Vn而言，该差模部分的占空比等于(或近似于)50％，所以本发明的目的之一在于使第一级放大电路10及第二级放大电路11能够抑制该共模部分且放大该差模部分，以达到将占空比校正到50％的效果，也就是说，在于降低第一级放大电路10及第二级放大电路11的共模抑制比(common mode rejection ratio，CMMR)，其中，共模抑制比是指该第一级放大电路10及第二级放大电路11对该差模部分的增益与第一级放大电路10及第二级放大电路11对该共模部分的增益之比的绝对值，共模抑制比越大，代表对该共模部分的抑制能力越强。此外，第一级放大电路10及第二级放大电路11组成N输入型放大电路，其中，N输入型是指接收输入电压信号Vp与输入电压信号Vn的皆为N型晶体管，因而，第一级放大电路10及第二级放大电路11适用于处理该共模部分较高的情形。

具体而言，第一级比较器电路10用于为差分放大器1提供较小的增益及较佳的线性度，而第二级放大电路11则用于为差分放大器1提供较大的增益。其中，第二级放大电路11包括电阻器R3与R4，电阻器R3与R4为无源器件(passive compoments)，将使第二级放大电路11的线性范围增加，而避免因第一级放大电路10及第二级放大电路11的线性范围有限所致的比较信号Von及Vop失真，从而提高第一级放大电路10及第二级放大电路11的共模抑制比，保证第一级放大电路10及第二级放大电路11的占空比校正能力，使比较信号Von及Vop的占空比接近于50％。其中，第一级放大电路10采用的有源电感101A与101B，则将各自引入一零点，使差分放大器1的频率带宽增大，可以处理更高频的信号，并可以缩短差分放大器1所产生的内部信号翻转时的过渡时间，从而减少电源噪声、热噪声等所致的抖动。

根据本发明一实施例，在第一级放大电路10及第二级放大电路11中，关于图1中的虚线L10轴对称的组件具有相同的尺寸。举例来说，P型晶体管Mpc1与Mpc2关于虚线L10轴对称且具有相同尺寸，P型晶体管Mp1与Mp2关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn1与Mn2关于虚线L10轴对称且具有相同尺寸，P型晶体管Mp3与Mp4关于虚线L10轴对称且具有相同尺寸，P型晶体管Mp5与Mp6关于虚线L10轴对称且具有相同尺寸等等。此外，关于虚线L10轴对称的节点产生的信号形成差分信号，例如节点p1上的比较信号Vp1与节点n1上的比较信号Vn1形成一对差分信号，节点p3上的比较信号Vop与节点n3上的比较信号Von形成另一对差分信号。因此，关于虚线L10轴对称的电路在时钟响应上具有相同的零点与极点。

此外，如图1所示，差分放大器1还包括反相器电路12，以二次校正比较信号Von及Vop的占空比，使比较信号Von及Vop的占空比更接近于50％。反相器电路12包括反相器120～123。反相器120～123交叉耦合。其中，反相器120将接收到的比较信号Vop反相，从而在节点p4产生反相信号Vintp。反相器120包括P型晶体管Mp7与N型晶体管Mn7，P型晶体管Mp7的漏极耦接节点p4，P型晶体管Mp7的源极耦接电压源VS1，P型晶体管Mp7的栅极耦接节点p3以接收比较信号Vop。N型晶体管Mn7的漏极耦接节点p4，N型晶体管Mn7的源极耦接电压源VS2，N型晶体管Mn7的栅极耦接节点p3以接收比较信号Vop。反相器122将接收到的比较信号Von反相，从而在节点n4产生反相信号Vintn。反相器122包括P型晶体管Mp8与N型晶体管Mn8，P型晶体管Mp8的漏极耦接节点n4，P型晶体管Mp8的源极耦接电压源VS1，P型晶体管Mp8的栅极耦接节点n3以接收比较信号Von。N型晶体管Mn8的漏极耦接节点n4，N型晶体管Mn8的源极耦接电压源VS2，N型晶体管Mn8的栅极耦接节点n3以接收比较信号Von。

反相器121将接收到的反相信号Vintp反相，从而在节点p5产生输出电压信号Voutp。反相器121包括P型晶体管Mp9与N型晶体管Mn9，P型晶体管Mp9的漏极耦接节点p5，P型晶体管Mp9的源极耦接电压源VS1，P型晶体管Mp9的栅极耦接节点p4以接收反相信号Vintp。N型晶体管Mn9的漏极耦接节点p5，N型晶体管Mn9的源极耦接电压源VS2，N型晶体管Mn9的栅极耦接节点p4以接收反相信号Vintp。反相器123将接收到的反相信号Vintn反相，从而在节点n5产生输出电压信号Voutn。反相器123包括P型晶体管Mp10与N型晶体管Mn10，P型晶体管Mp10的漏极耦接节点n5，P型晶体管Mp10的源极耦接电压源VS1，P型晶体管Mp10的栅极耦接节点n4以接收反相信号Vintn。N型晶体管Mn10的漏极耦接节点n5，N型晶体管Mn10的源极耦接电压源VS2，N型晶体管Mn10的栅极耦接节点n4以接收反相信号Vintn。输出电压信号Voutp与Voutn组成第二电压信号VO。当差分放大器1应用于SerDes系统中的信道时，第二电压信号VO用作对应的信道电路内的组件或装置的差分时钟信号。

参阅图1，反相器121的节点p5除了耦接晶体管Mp9与Mn9的漏极，更耦接产生反相信号Vintn的节点n4。反相器123的节点n5除了耦接晶体管Mp10与Mn10的漏极，更耦接产生反相信号Vintp的节点p4。从而使处理比较信号Vop的反相器120～121与处理比较信号Von的反相器122～123交叉耦合，即使反相器电路12为交叉耦合反相器电路。基于此交叉耦合架构，输出电压信号Voutp的电平不仅受到反相信号Vintp影响，亦受到节点n4上的反相信号Vintn影响，且输出电压信号Voutn的电平不仅受到反相信号Vintn影响，亦受到节点p4上的反相信号Vintp影响。反相器电路12的详细操作与此交叉耦合架构是如何影响输出电压信号Voutp与Voutn将在后文详细说明。

根据本发明一实施例，在反相器电路12中，关于图1中的虚线L10轴对称的组件也具有相同的尺寸。具体而言，反相器120与反相器122关于虚线L10轴对称且对应的器件具有相同的尺寸，例如，P型晶体管Mp7与Mp8关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn7与Mn8关于虚线L10轴对称且具有相同尺寸。反相器121与反相器123关于虚线L10轴对称且对应的器件具有相同的尺寸，例如，P型晶体管Mp9与Mp10关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn9与Mn10关于虚线L10轴对称且具有相同尺寸。

以下结合图1与图2A～2C来说明比较器电路12的操作，图2A所示为比较信号Vop与Von各自的占空比皆为50％，且比较信号Vop与Von互为反相。当比较信号Vop处于高电压电平(例如处于操作电压VDD的电压电平)，比较信号Von处于低电压电平(例如处于操作电压VSS的电压电平)，基于反相器120与122的操作，反相器120在节点p4产生低电压电平的反相信号Vintp，而反相器122在节点n4产生高电压电平的反相信号Vintn。接着，基于反相器121与123的操作，反相器121根据低电压电平的反相信号Vintp在节点p5产生高电压电平的输出电压信号Voutp，而反相器123根据高电压电平的反相信号Vintn在节点n5产生低电压电平的输出电压信号Voutn。根据上述，基于交叉耦合架构，节点p5耦接节点n4，且节点n5耦接节点p4。由于节点n4上的反相信号Vintn与节点p5上的输出电压信号Voutp皆处于高电压电平，因此输出电压信号Voutp能反应于高电压电平的比较信号Vop而稳定地处于高电压电平。此外，由于节点p4上的反相信号Vintp与节点n5上的输出电压信号Voutn皆处于低电压电平，因此输出电压信号Voutn能反应于低电压电平的比较信号Von而稳定地处于低电压电平。类似的，根据上述反相器电路12的相似操作，当比较信号Vop处于低电压电平且比较信号Von处于高电压电平，基于反相器120～123的操作与交叉耦合架构，输出电压信号Voutp能稳定地处于低电压电平，且输出电压信号Voutn能稳定地处于高电压电平。通过本申请反相器电路12的操作，当比较信号Vop与Von各自的占空比皆为50％且彼此反相时，输出电压信号Voutp与Voutn各自的占空比皆为50％且彼此反相。

当比较信号Vop与Von中至少一个的占空比不等于50％和/或当比较信号Vop与Von之间的相位差不等于180°时，在某些时刻，比较信号Vop与Von可能处于相同的电压电平，例如，同时为高电压电平或低电压电平。以下将以比较信号Vop与Von的占空比皆不等于50％为例来说明反相器电路12的操作。如图2B中的斜线部分所标示，在一例子中，当比较信号Vop与Von的占空比小于50％时，存在比较信号Vop与Von同时处于低电压电平的情况。如图2C中的斜线部分所标示，在另一例子中，当比较信号Vop与Von的占空比大于50％时，存在比较信号Vop与Von同时处于高电压电平的情况。

根据上述对反相器电路12的说明，对于图2B与图2C的示例而言，当比较信号Vop处于高电压电平且比较信号Von处于低电压电平，基于反相器120～123的操作，输出电压信号Voutp处于高电压电平，且输出电压信号Voutn处于低电压电平；当比较信号Vop处于低电压电平且比较信号Von处于高电压电平，基于反相器120～123的操作，输出电压信号Voutp处于低电压电平，且输出电压信号Voutn处于高电压电平。

具体地，参阅图1及图2B，当比较信号Vop与Von同时处于低电压电平时，基于反相器120与122的操作，反相器120在节点p4产生高电压电平的反相信号Vintp，而反相器122在节点n4产生高电压电平的反相信号Vintn。接着，基于反相器121与123的操作，反相器121根据高电压电平的反相信号Vintp在节点p5产生低电压电平的输出电压信号Voutp，而反相器123根据高电压电平的反相信号Vintn在节点n5产生低电压电平的输出电压信号Voutn。基于交叉耦合架构，节点n4上高电压电平的反相信号Vintn反相牵引节点p5上的输出电压信号Voutp，且节点p4上高电压电平的反相信号Vintp反相牵引节点n5上的输出电压信号Voutn，使得输出电压信号Voutp与Voutn皆朝向高电压电平改变。通过上述节点n4与p4上的电压电平分别对节点p5与n5上的电压电平的反相牵引，输出电压信号Voutp与Voutn的占空比逐渐朝向50％增加，藉此实现占空比校正。

参阅图1及图2C，当比较信号Vop与Von同时处于高电压电平时，基于反相器120与122的操作，反相器120在节点p4产生低电压电平的反相信号Vintp，而反相器122在节点n4产生低电压电平的反相信号Vintn。接着，基于反相器121与123的操作，反相器121根据低电压电平的反相信号Vintp在节点p5产生高电压电平的输出电压信号Voutp，而反相器123根据低电压电平的反相信号Vintn在节点n5产生高电压电平的输出电压信号Voutn。基于交叉耦合架构，节点n4上低电压电平的反相信号Vintn反相牵引节点p5上的输出电压信号Voutp，且节点p4上低电压电平的反相信号Vintp反相牵引节点n5上的输出电压信号Voutn，使得输出电压信号Voutp与Voutn皆朝向低电压电平改变。通过上述节点n4与p4上的电压电平分别对节点p5与n5上的电压电平的反相牵引，输出电压信号Voutp与Voutn的占空比逐渐朝向50％减少，藉此实现占空比校正。

图3A～3C显示信号频率分别为2GHz、4GHz、8GHz时比较信号Vp与Vn的占空比(X轴)相对于经本申请的占空比校正后产生的输出电压信号Voutp与Voutn的占空比(Y轴)的曲线图。在图3A～3C的每一个中，曲线30～34分别是在不同制程工艺、电压、温度(process，voltage，temperature，PVT)参数下所获得的。举例来说，曲线30是对应制程工艺参数TT(典型PMOS与典型NMOS、0.9V、60℃)；曲线31是对应参数FFL(快PMOS与快NMOS、0.95V、-40℃)；曲线32是对应参数FFH(快PMOS与快NMOS、0.95V、125℃)；曲线33是对应参数SSL(慢PMOS与慢NMOS制程工艺、0.85V、-40℃)；曲线34是对应参数SSH(慢PMOS与慢NMOS制程工艺、0.85V、125℃)。参阅图3A～3C，当比较信号Vp与Vn的占空比不等于50％时，经占空比校正后，相对于50％的占空比，输出电压信号Voutp与Voutn的占空比误差将减小至小于0.4％。

当比较信号Vp与Vn之间的相位差不等于180°时，比较信号Vp与Vn可能会在一时段同时处于高电压电平，而在另一时段同时处于低电压电平。根据上述的反相器电路12的操作，通过上述节点n4与p4上的电压电平分别对节点p5与n5上的电压电平的反相牵引，输出电压信号Voutp与Voutn之间的相位差逐渐逼近180°，且输出电压信号Voutp与Voutn的占空比逐渐朝向50％改变，藉此实现相位差校正与占空比校正。经相位差校正与占空比校正后，输出电压信号Voutp与Voutn互为反相且其各自的占空比接近或等于50％。

图4A为比较信号Vp与Vn间的相位差(X轴)相对于经相位差校正后产生的输出电压信号Voutp与Voutn间的相位差(Y轴)的曲线图，图4B为比较信号Vp与Vn间的相位差(X轴)相对于经占空比校正后产生的输出电压信号Voutp与Voutn的占空比(Y轴)的曲线图。图4A～4B的曲线是基于8GHz的信号频率而产生的。在图4A～4B所示曲线的每一个中，曲线40～44、45～49分别是在不同制程工艺、电压、温度(process，voltage，temperature，PVT)参数下所获得的。举例来说，曲线40与45是对应制程工艺参数TT(典型PMOS与典型NMOS、0.9V、60℃)；曲线41与46是对应参数FFL(快PMOS与快NMOS、0.95V、-40℃)；曲线42与47是对应参数FFH(快PMOS与快NMOS、0.95V、125℃)；曲线43与48是对应参数SSL(慢PMOS与慢NMOS制程工艺、0.85V、-40℃)；曲线44与49是对应参数SSH(慢PMOS与慢NMOS制程工艺、0.85V、125℃)。如图4A所示，当比较信号Vp与Vn间的相位差介于-15ps(皮秒)～+15ps时，相对于180°的标准值，经相位差校正后产生的输出电压信号Voutp与Voutn间的绝对相位差误差减小至小于或等于0.53ps。在校正相位差的同时，如图4B所示，相对于50％的标准值，经占空比校正后产生的输出电压信号Voutp与Voutn的相对占空比误差减小至小于或等于0.7％。

根据上述各实施例，本申请之差分放大器1除了可通过第一级放大电路10与第二级放大电路11对第一电压信号VI进行放大，同时对占空比与相位差进行粗略的校正，还可以通过交叉耦合反相器电路12进一步对占空比与相位差进行细致的校正。因此产生的第二电压信号VO具有满摆幅，占空比接近50％且所包括的输出电压信号Voutp与Voutn反相的特征。

图5例示本发明另一实施例所述的差分放大器。参阅图5，差分放大器5包括第一级放大电路50、第二级放大电路51、以及交叉耦合反相器电路12。差分放大器5接收一第一电压信号VI，并产生一第二电压信号VO。第二电压信号VO的摆幅大于第一电压信号VI，举例来说，第一电压信号VI的输入电压信号Vp与Vn为非满摆幅信号，而第二电压信号VO的输出电压信号Voutp与Voutn为满摆幅信号。根据一实施例，当差分放大器5应用于一SerDes系统中的信道时，每一信道包括差分放大器5，且通过一对时钟导线接收一对差分时钟信号作为其第一电压信号VI。详细来说，差分比较器5接收差分时钟信号中之一时钟信号作为第一电压信号VI的输入电压信号Vp，且接收差分时钟信号中的另一时钟信号作为第一电压信号VI的另一输入电压信号Vn。

参阅图5，第一级放大电路50包括P型晶体管Mp0、Mp51与Mp52，包括N型晶体管Mn51、Mn52、Mnc1与Mnc2，以及包括电阻器R51与R52。在图5所示以及部分实施例中，所述晶体管的组件皆以金属氧化物半导体晶体管或称为金属氧化物半导体(metal-oxide-semiconductor，MOS)为例实现，但在其他实施例中不以此为限。P型晶体管Mp51的漏极耦接节点p51，P型晶体管Mp51的源极耦接共模节点cm51，P型晶体管Mp51的栅极接收电压信号Vp。P型晶体管Mp52的漏极耦接节点n51，P型晶体管Mp52的源极耦接共模节点cm51，P型晶体管Mp52的栅极接收电压信号Vn。

N型晶体管Mn51的漏极耦接节点p51，N型晶体管Mn51的源极耦接电压源VS2，N型晶体管Mn51的栅极耦接节点p511。N型晶体管Mnc1的漏极与源极都耦接电压源VS2，N型晶体管Mnc1的栅极耦接节点p511。N型晶体管Mnc1的操作可视为一电容器。电阻器R51耦接在节点p511与p51之间。N型晶体管Mn51、N型晶体管Mnc1以及电阻器R51组成有源电感501A。

N型晶体管Mn52的漏极耦接节点n51，N型晶体管Mn52的源极耦接耦接电压源VS2，N型晶体管Mn52的栅极耦接节点n511。N型晶体管Mnc2的漏极与源极耦接电压源VS2，N型晶体管Mnc2的栅极耦接节点n511。N型晶体管Mnc2的操作可视为一电容器。电阻器R52耦接在节点n511与n51之间。N型晶体管Mn52、N型晶体管Mnc2、以及电阻器R52组成有源电感501B。有源电感501A与有源电感501B组成一有源电感电路。

P型晶体管Mp0的漏极耦接共模节点cm51，P型晶体管Mp0的源极耦接电压源VS1，P型晶体管Mp0的栅极接收偏压Vbias5。P型晶体管Mp0作为一电流源。第一级放大电路50根据所接收的电压信号Vp与Vn操作而在节点p51上产生比较信号Vp51，且在节点n51上产生比较信号Vn51。

参阅图5，第二级放大电路51包括P型晶体管Mp53～Mp56、N型晶体管Mn53～Mn56、以及电阻器R53与R54。N型晶体管Mn53的漏极耦接节点p52，N型晶体管Mn53的源极耦接电压源VS1，N型晶体管Mn53的栅极耦接节点p51以接收比较信号Vp51。P型晶体管Mp53的漏极耦接节点p52，P型晶体管Mp53的源极耦接电压源VS1，P型晶体管Mp53的栅极耦接节点p521。电阻器R53耦接在节点p52与p521之间。N型晶体管Mn55的漏极耦接节点p53，N型晶体管Mn55的源极耦接电压源VS2，N型晶体管Mn55的栅极耦接节点p51以接收比较信号Vp51。P型晶体管Mp55的漏极耦接节点p53，P型晶体管Mp55的源极耦接电压源VS1，P型晶体管Mp55的栅极耦接节点n52。

N型晶体管Mn54的漏极耦接节点n52，N型晶体管Mn54的源极耦接电压源VS2，N型晶体管Mn54的栅极耦接节点n51以接收比较信号Vn51。P型晶体管Mp54的漏极耦接节点n52，P型晶体管Mp54的源极耦接电压源VS1，P型晶体管Mp54的栅极耦接节点n521。电阻器R54耦接在节点n52与n521之间。N型晶体管Mn56的漏极耦接节点n53，N型晶体管Mn56的源极耦接电压源VS2，N型晶体管Mn56的栅极耦接节点n51以接收比较信号Vn51。P型晶体管Mp56的漏极耦接节点n53，P型晶体管Mp56的源极耦接电压源VS1，P型晶体管Mp56的栅极耦接节点p52。

基于第一级放大电路50及第二级放大电路51的操作，第一级放大电路50及第二级放大电路51根据输入电压信号Vp与Vn，分别在节点p3及n3上产生比较信号Vop及Von。其中，输入电压信号Vp可分解为共模部分与差模部分之和，而输入电压信号Vn可分解为共模部分与差模部分之差，其中，该共模部分是指输入电压信号Vp与输入电压信号Vn之和的二分之一，该差模部分是指输入电压信号Vp与输入电压信号Vn之差的二分之一。对输入电压信号Vp与输入电压信号Vn而言，该差模部分的占空比等于(或近似于)50％，所以本发明的目的之一在于使第一级放大电路50及第二级放大电路51能够抑制该共模部分且放大该差模部分，以达到将占空比校正到50％的效果，也就是说，在于降低第一级放大电路50及第二级放大电路51的共模抑制比，其中，共模抑制比是指该第一级放大电路50及第二级放大电路51对该差模部分的增益与第一级放大电路50及第二级放大电路51对该共模部分的增益之比的绝对值，共模抑制比越大，代表对该共模部分的抑制能力越强。此外，第一级放大电路50及第二级放大电路51组成P输入型放大电路，其中，P输入型是指接收输入电压信号Vp与输入电压信号Vn的皆为P型晶体管，因而，第一级放大电路50及第二级放大电路51适用于处理该共模部分较低的情形。

具体而言，第一级比较器电路50用于为差分放大器5提供较小的增益及较佳的线性度，而第二级放大电路51则用于为差分放大器5提供较大的增益。其中，第二级放大电路51包括电阻器R53与R54，电阻器R53与R54为无源器件，将使第二级放大电路51的线性范围增加，而避免因第一级放大电路50及第二级放大电路51的线性范围有限所致的比较信号Von及Vop失真，从而提高第一级放大电路50及第二级放大电路51的共模抑制比，保证第一级放大电路50及第二级放大电路51的占空比校正能力，使比较信号Von及Vop的占空比接近于50％。其中，第一级放大电路50采用的有源电感501A与501B，则将各自引入一零点，使差分放大器5的频率带宽增大，可以处理更高频的信号，并可以缩短差分放大器1所产生的内部信号翻转时的过渡时间，从而减少电源噪声、热噪声等所致的抖动。

根据本发明一实施例，在第一级放大电路50及第二级放大电路51中，关于图5中的虚线L10轴对称的组件具有相同的尺寸。举例来说，N型晶体管Mnc1与Mnc2关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn51与Mn52关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn51与Mn52关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn53与M n54关于虚线L10轴对称且具有相同尺寸，N型晶体管Mn55与Mn56关于虚线L10轴对称且具有相同尺寸等等。此外，关于虚线L10轴对称的节点产生的信号形成差分信号，例如节点p51上的比较信号Vp51与节点n51上的比较信号Vn51形成一对差分信号，节点p53上的比较信号Vop与节点n53上的比较信号Von形成另一对差分信号。因此，关于虚线L10轴对称的电路在时钟响应上具有相同的零点与极点。

反相器电路12包括反相器120～123。图5中的反相器电路12的电路与图1所示反相器电路12的电路架构相同功用一致，因而可参阅图1的相关叙述，在此省略说明。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (9)

1.一种差分放大器，接收具有第一摆幅的第一输入电压信号以及第二输入电压信号，该差分放大器包括：

第一级放大电路以及第二级放大电路，接收该第一输入电压信号以及该第二输入电压信号，根据该第一输入电压信号以及该第二输入电压信号产生具有第二摆幅且占空比被校正的第三比较信号以及第四比较信号；以及

交叉耦合反相器电路，耦接该第二级放大电路，接收该第三比较信号与该第四比较信号，校正该第三比较信号与该第四比较信号的占空比来产生第一输出电压信号以及第二输出电压信号；

其中，该第二摆幅大于该第一摆幅。

2.如权利要求1所述的差分放大器，其中，该第一输入电压信号以及该第二输入电压信号组成第一差分信号，该第一输出电压信号以及该第二输出电压信号组成第二差分信号，该第二差分信号的摆幅等于该第二摆幅。

3.如权利要求1所述的差分放大器，其中，该第一级放大电路包括有源电感电路。

4.如权利要求1所述的差分放大器，其中，该交叉耦合反相器电路包括：

第一反相器，该第一反相器的输入端接收该第三比较信号；

第二反相器，该第二反相器的输入端耦接该第一反相器的输出端，该第二反相器的输出端输出该第一输出电压信号；

第三反相器，该第三反相器的输入端接收该第四比较信号；以及

第四反相器，该第四反相器的输入端耦接该第三反相器的输出端，该第四反相器的输出端输出该第二输出电压信号；

其中，该第四反相器的该输出端耦接该第一反相器的该输出端，该第二反相器的该输出端耦接该第三反相器的该输出端。

5.如权利要求4所述的差分放大器，其中，该交叉耦合反相器电路反相牵引该第一输出电压信号以及该第二输出电压信号，以使该第一输出电压信号与该第二输出电压信号的占空比接近50％。

6.如权利要求1所述的差分放大器，其中，该第二级放大电路包括：

第一第一型晶体管，该第一第一型晶体管的第一端耦接第一电压源，该第一第一型晶体管的控制端耦接该第一级放大电路的第一输出端；

第二第一型晶体管，该第二第一型晶体管的第一端耦接该第一电压源，该第二第一型晶体管的控制端耦接该第一级放大电路的该第一输出端；

第三第一型晶体管，该第三第一型晶体管的第一端耦接该第一电压源，该第三第一型晶体管的控制端耦接该第一级放大电路的第二输出端；

第四第一型晶体管，该第四第一型晶体管的第一端耦接该第一电压源，该第四第一型晶体管的控制端耦接该第一级放大电路的该第二输出端；

第一第二型晶体管，该第一第二型晶体管的第一端耦接第二电压源，该第一第二型晶体管的第二端耦接该第一第一型晶体管的第二端；

第二第二型晶体管，该第二第二型晶体管的第一端耦接该第二电压源，该第二第二型晶体管的控制端耦接该第三第一型晶体管的第二端，该第二第二型晶体管的第二端耦接该第二第一型晶体管的第二端；

第三第二型晶体管，该第三第二型晶体管的第一端耦接该第二电压源，该第三第二型晶体管的第二端耦接该第三第一型晶体管的第二端；

第四第二型晶体管，该第四第二型晶体管的第一端耦接该第二电压源，该第四第二型晶体管的第二端耦接该第四第一型晶体管的第二端，该第四第二型晶体管的控制端耦接该第一第一型晶体管的该第二端；

第一电阻器，该第一电阻器的第一端耦接该第一第二型晶体管的该第二端，该第一电阻器的第二端耦接该第一第二型晶体管的控制端；以及

第二电阻器，该第二电阻器的第一端耦接该第三第二型晶体管的该第二端，该第二电阻器的第二端耦接该第一电阻器的该第二端以及该第三第二型晶体管的控制端，

其中，该第三比较信号产生于该第二第二型晶体管的该第二端，该第四比较信号产生于该第四第二型晶体管的该第二端。

7.如权利要求6所述的差分放大器，其中，该第一级放大电路包括：

第五第一型晶体管，该第五第一型晶体管的第一端耦接该第一电压源，该第五第一型晶体管的第二端是该第一级放大电路的该第一输出端；

第六第一型晶体管，该第六第一型晶体管的第一端与第二端耦接该第一电压源，该第六第一型晶体管的控制端耦接该第五第一型晶体管的控制端；

第三电阻器，该第三电阻器的第一端耦接该第五第一型晶体管的该第二端，该第三电阻器的第二端耦接该第五第一型晶体管的控制端；

第七第一型晶体管，该第七第一型晶体管的第一端耦接该第一电压源，该第七第一型晶体管的第二端是该第一级放大电路的该第二输出端；

第八第一型晶体管，该第八第一型晶体管的第一端与第二端耦接该第一电压源，该第八第一型晶体管的控制端耦接该第七第一型晶体管的控制端；

第四电阻器，该第四电阻器的第一端耦接该第七第一型晶体管的第二端，该第四电阻器的第二端耦接该第七第一型晶体管的控制端；

第五第二型晶体管，该第五第二型晶体管的第二端耦接该第五第一型晶体管的该第二端，该第五第二型晶体管的控制端接收该第一输入电压信号；

第六第二型晶体管，该第六第二型晶体管的第二端耦接该第八第一型晶体管的该第二端，该第六第二型晶体管的控制端接收该第二输入电压信号；以及

第七第二型晶体管，该第七第二型晶体管的第一端耦接该第二电压源，该第七第二型晶体管的第二端耦接该第五第二型晶体管的第一端以及该第六第二型晶体管的第一端，该第七第二型晶体管的控制端接收偏置电压；

其中，该第五第一型晶体管、该第六第一型晶体管以及该第三电阻器组成第一有源电感，该第七第一型晶体管、第八第一型晶体管以及该第四电阻器组成第二有源电感。

8.如权利要求7所述的差分放大器，其中，这些第一至第八第一型晶体管为P型晶体管，这些第一至第七第二型晶体管为N型晶体管，该第一电压源的电压为该差分放大器的操作电压，该第二电压源的电压为接地电压。

9.如权利要求7所述的差分放大器，其中，这些第一至第八第一型晶体管为N型晶体管，这些第一至第七第二型晶体管为P型晶体管，该第一电压源的电压为接地电压，该第二电压源的电压为该差分放大器的操作电压。