CN102801667A

CN102801667A - 一种用于高速串行接口中的电流积分型判决反馈均衡器

Info

Publication number: CN102801667A
Application number: CN2011101385972A
Authority: CN
Inventors: 廖怀林; 侯中原; 刘军华; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2011-05-26
Filing date: 2011-05-26
Publication date: 2012-11-28
Anticipated expiration: 2031-05-26
Also published as: CN102801667B

Abstract

本发明公开了一种用于高速串行接口中的电流积分型判决反馈均衡器，属于集成电路领域。本发明包括两支路，每一支路均为：信号输入端依次经一模拟加权器、一CML D触发器、一CML到CMOS电平转换电路与一TSPC D触发器连接；一加权判决选择模块的输入端分别与两支路的输出端、两支路中CML到CMOS电平转换电路的输出端连接，其输出端分别与两支路的模拟加权器的反馈控制端连接；一输入时钟缓冲器模块的输出端分别与两支路中的CML D触发器的时钟控制输入端、TSPC D触发器的时钟控制输入端连接；所述输入时钟缓冲器模块时钟信号为反相的半速差分时钟信号。本发明具有误码率低、结构简单、功耗小等优点。

Description

一种用于高速串行接口中的电流积分型判决反馈均衡器

技术领域

本发明涉及一种判决反馈均衡器，尤其涉及一种用于高速串行接口中的电流积分型判决反馈均衡器，属于集成电路领域。

背景技术

输入输出(I/O)在计算机和工业应用中一直扮演着关键角色。但是，随着信号处理越来越复杂，I/O通信会变得不可靠。在早期的并行I/O总线中，接口的数据对齐问题影响着与外部设备的有效通信。并且，随着更高的传输速度在数字设计中日渐普及，对信号延迟的管理变得困难重重，此时，无论从数据流、引脚数、电磁干扰(EMI)方面、成本和背板效率等方面，串行I/O就大大体现出其优势。

但是随着数据频率的不断提升，串行I/O也存在其固有的问题，在高速数据流在芯片与芯片间、电缆中或者板间传输的过程中存在由于频率不同而引起的阻抗/衰减的差异而导致码间干扰(ISI)，它是一种接收信号中的每一数值数据担当对接收信号中随后的数据数值的失真的现象。ISI失真通过影响正确检测接收数据的能力降低了性能。

可使用均衡器来减轻ISI的有害效应。在接收电路中，模拟的线性均衡器(LE)和判决反馈均衡器(DFE)补偿电路是两个主要消除ISI有害效应的技术。但是模拟线性均衡器会增加高频区域的噪音，而且无法抑制由于阻抗的不连续而导致特定频点出现的衰减，而判决反馈均衡器作为一个非线性的系统，能够放大有效数据的同时，不会增加引入系统中的噪声信号，DFE其是高速串行接口电路中有效补偿ISI的均衡器技术。DFE其基本工作原理是基于现有的所检测的数据数值使用反馈滤波器来得出ISI失真的估算，如果检测的数据数值是可靠的，则DFE可有效的移除ISI失真。否则，检测的数据数值会传递到失真估算，并降低性能。

对于DFE技术本身而言也存在如下挑战：一方面由于在当今高速的数字通信系统中接口I/O已占到系统整体功耗的50％以上，所以能够适应于高速、低功耗的DFE技术成为了必然的趋势。另一方面，随着通信系统规模的不断扩大，其芯片或者板间的传输距离也在不断提升，传输距离的提升也增加了频率衰减的深度，所以对于DFE能够补偿的深度也提出了更高的要求。

因此，本领域需要一种能够高速、低功耗且适用于较大补偿深度的DFE来均衡接收信号的技术。

发明内容

针对现有技术中存在的问题，本发明的目的在于提供一种用于高速串行接口中的电流积分型判决反馈均衡器。

本发明的技术方案为：

一种用于高速串行接口中的电流积分型判决反馈均衡器，其特征在于包括两支路，其中，每一支路的连接关系均为：信号输入端依次经一模拟加权器、一电流模式(CML)D触发器、一CML到CMOS电平转换电路与一TSPC D触发器连接，TSPC D触发器的输出端为支路的输出端；一加权判决选择模块的输入端分别与两支路的输出端、两支路中CML到CMOS电平转换电路的输出端连接，其输出端分别与两支路的模拟加权器的反馈控制端连接；一输入时钟缓冲器模块的输出端分别与两支路中的电流模式(CML)D触发器的时钟控制输入端、TSPC D触发器的时钟控制输入端连接；所述输入时钟缓冲器模块时钟信号为反相的半速差分时钟信号。

进一步的，所述模拟加权器包括一采样保持电路、若干MOS管、若干电容；所述采样保持电路的两差分输入端分别与所述信号输入端连接，所述采样保持电路反向采样输出端与一MOS管MN3的栅极连接、其正向采样输出端与一MOS管MN4的栅极连接，所述MOS管MN3、MN4的源端分别经一电流源与地线连接；所述MOS管MN3的漏端分别与一MOS管MP3的漏端、模拟加权器的正向输出端连接；所述MOS管MN4的漏端分别与一MOS管MP4的漏端、模拟加权器的反向输出端连接；所述MOS管MP3的栅极、MP4的栅极、采样保持电路的时钟控制端分别与所述输入时钟缓冲模块连接；所述MOS管MP3的源端、MP4的源端分别与电源电压端连接；模拟加权器的反向输出端分别与电容C1、C3、C5的一端连接，且电容C1的另一端与一MOS管MN5的漏端连接、电容C3的另一端与一MOS管MN7的漏端连接、电容C5的另一端与地线连接；所述MOS管MN5的源端与地线连接、栅极作为反馈控制端，所述MOS管MN7的源端与地线连接、栅极作为反馈控制端；模拟加权器的正向输出端分别与电容C2、C4、C6的一端连接，且电容C2的另一端与一MOS管MN6的漏端连接、电容C4的另一端与一MOS管MN8的漏端连接、电容C6的另一端与地线连接；所述MOS管MN6的源端与地线连接、栅极作为反馈控制端，所述MOS管MN8的源端与地线连接、栅极作为反馈控制端。

进一步的，所述MOS管MN3、MN4的源端经一电阻连接。

进一步的，所述加权判决选择模块采用最小方均根算法计算反馈加权值。

进一步的，所述加权判决选择模块采用迫零算法计算反馈加权值。

进一步的，所述MOS管MP3、MOS管MP4为PMOS管。

图1描述了判决反馈均衡器(DFE)在整个有线系统收发机中位于接收端。由于高速数据流在传输过程(芯片与芯片间、电缆中或者板间)中存在频率不同而引起的阻抗/衰减的差异而导致码间干扰(ISI)，ISI失真会通过影响正确检测接收数据的能力而极大的降低了整个系统性能。通常可采用判决反馈均衡器的办法来减轻ISI所带来的有害效应，其性能的好坏直接决定了整个有线系统接收机的性能。如图1所示，数据经过信道衰减之后，被送入到DFE中进行ISI消除，之后将处理后的数据发送到串行解串器(DEMUX)进行串并转换，然后送到下级系统中进行再处理，时钟恢复电路通过从输入的数据流中恢复出时钟信息，并给判决反馈均衡器和串行解串器提供，从而能够顺利完成各个阶段的数据处理功能。

判决反馈均衡器其核心工作原理是在高速数据率下动态调整判决阈值，从而使系统能够正确解调数据。图2给出DFE是如何降低误码率(BER)的过程/例子。图2(a)给出了一组存在码间干扰(ISI)的差分序列，输入的正确序列为“01111010”，但是如果判决1/0的阈值在0附近，因之前连续五个“1”的影响，会使“0”误判为“1”，使数据造成误判——“011111110”但是经过DFE动态调整阈值之后，当出现连续1的时候，DFE能够将判决阈值提高到适合的值，从而正确判断连续1之后的0信号，从而正确解调出数据数据，并且，通过适时调整判决阈值从而不影响后续1的判断。如图2(b)所示，给出了正确数据判决的结果。

下面来描述一下本发明所提出的判决反馈均衡器架构，此架构采用了半速时钟的系统架构(Half Rate DFE)，适合较高速率下工作(10Gb/s及以上)。该架构采用了四拍(Tap)的反馈加权方式，此相对于单Tap的结构，更适应于环境复杂的背板应用环境，并且能够应对由于接口反射所导致的频率不连续的背板传输环境。

如图3所示，高速输入的数据被分成了上下两路进行分别处理(上下两路采用相反两相半速差分时钟，处理方式相似)。首先，数据进入到判决反馈均衡器，先经过加权处理——此加权处理的反馈信息来自于经过延迟若干周期的数据信息；然后，数据进入到高速电流模式(CML)的D触发器的输入端(图中的D端)进行信号的放大和重建；之后将高速D触发器输出(图中的Q端)的信号送到CML2CMOS模块中进行电平幅度的转换，从而就可以实现信号用TSPC(真单相时钟)型的D触发器进行处理，这样一方面此产生的满摆幅信号方便后级数据进行判决，另一方面，能够很大程度的降低整个DFE的功耗水平，经过电平转换之后的数据，能够得到正确的控制信号，将满摆幅的控制信号输入到第一级的模拟加权器中进行加权判决处理。

图4给出了本发明所提出的模拟加权器实际的电路结构。相对于现有技术中所使用的模拟加权器，本发明中提出的基于电流积分的模拟加权器能够显著的降低DFE整体的功耗水平，且能够适用于多拍判决反馈的均衡器架构。

下面将结合其工作时序图给出作为本发明提出的模拟加权电路的工作原理。首先，模拟加权器前面有一个采样保持电路(由MN1、MN2、MP1、MP2组成)，这样使保持数据在一个时钟周期内保持不变，从而使模拟加权器在不同频率下工作，电流积分判决结果均不会受到影响；然后，在一个时钟周期内(UI)，电流被积分到负载电容上(C1～C6)，其负载电容充电量反应为输出端电压(OUTP、OUTN)，MN3、MN4作为放大管对输入信号进行放大处理。下面我们来通过公式来进一步阐明这个问题：

电流积分所得到电压值的变化(v_od)可表示为

v_{od} (t = UI) = \frac{G_{m}}{G_{L}} \times UI \times A = K_{INT} \times A

其中C_L表示的负载电容，G_m表示模拟加权器的输入级跨导大小，UI表示一个时钟周期，A表示输入采样信号值的大小，K_INT表示模拟加权器增益大小(＝G_m*UI/C_L)。

从上述公式中可看出，通过改变负载电容的变化能够使输出积分电压的值相应发生变化，从而间接使DFE的判决阈值发生改变。本发明所提出的模拟加权器即通过实时调整负载电容大小来实现了均衡判决阈值的改变。图3中给出了数据经延迟之后的信号，给入到加权判决选择模块5，之后将这些经过加权处理之后的信号送入到模拟加权器中进行判决阈值的调整，如图4中MN5～MN8即为用于做判决阈值调整的控制开关，其通过控制负载电容(C1～C4)的变化来实现了判决阈值的实时调整。

图3中加权判决选择模块5可以采用数字自适应控制算法——最小方均根(LMS)算法或者迫零算法(ZF)来计算反馈加权值大小，从而实现在适当时刻改变模拟加权器中负载电容的变化，来完成信号的实时加权处理(此加权判决选择模块的算法采用现在通用的数字通信技术，并不涉及到本专利的覆盖范围，故也不做出详细描述)；然后经过反馈加权之后的电流积分产生的电压信号(其输出端电压表征了消除ISI干扰之后的判决结果)，该电压信号被D触发器所采样、放大、保持之后即可得到消除了ISI之后的数据。

在接下来的时钟周期后，PMOS上拉开关(MP3、MP4)被打开(MP3和MP4的栅极连接到时钟反向时钟CLKN端)，输出节点被上拉至电源电压(VDD)，使输出差分数据被置为0，与此同时，另外一路的模拟加权器正完成积分的过程。其模拟加权器输入端的源级负反馈电阻R1，是为了提高在输入大信号工作状态下的线性度。

图5给出了模拟加权器的工作时序图。如前所示，其与传统电流积分加权器不同，其控制加权的方式是通过改变负载电容来得到加权判决的结果，在电流积分的过程前后，通过将数据延时之后的信号，送入到加权判决选择模块，通过该模块输出的结果来改变负载电容，从而间接的改变判决反馈均衡器的判决阈值，来消除数据流ISI所带来的影响。如图5所示，当在模拟加权器在电流积分的过程中，如果来的数据流中含有连续“1”，则适当降低负载电容(由图3中加权判决选择模块5计算得出负载电容值大小)，等同于提高了判决阈值，从而得到正确的判决结果，当输出数据流中含有连续的“0”，则可适当增加负载电容值，从而降低判决阈值，使接下来数据流中的“1”能够正确判断，其加权权重比例，可通过数字自适应算法来实现，最终选择合适负载电容值来进行调整。

本发明与已有技术相比具有以下优点：

本发明结构简单、误码率低、适用于10Gb/s及其以上高速数据流下工作，且功耗水平能够有显著降低(约1/3左右)，且更适用于复杂的背板传输系统，并方便为后级串行解串器(DEMUX)提供了满摆幅的信号，极大方便了下级电路对信号的处理。

附图说明

图1、DFE在整个接收机中的位置；

图2、DFE动态调整阈值；

(a)给出了一组存在码间干扰(ISI)的差分序列，(b)正确判别结果；

图3、本发明所提出的DFE架构；

图4、本发明所提出的模拟加权器电路结构；

图5、DFE工作时序关系；

其中：1-模拟加权器，2-电流模式(CML)D触发器，3-电平转换电路，4-TSPC D触发器，5-加权判决选择模块，6-输入时钟缓冲器模块。

具体实施方式

下面本发明将结合附图中的实施例作进一步描述：

本发明所提出的DFE架构如图3所示，输入信号Din，时钟输入信号CKin，输出奇路信号(ODD)、输出偶路信号(EVEN)。其判决反馈均衡器包括：两模拟加权器1，两电流模式(CML)D触发器2，两CML到CMOS电平转换电路3，两TSPC D触发器4，加权判决选择模块5，输入时钟缓冲器模块6等。此架构包括上下两路，其连接关系类似：每一模拟加权器1分别与一电流模式D触发器2相连，之后接到一CML转CMOS电平转换器3，此转换器输出的信号又接到一TSPC型D触发器4上面，之后得到奇偶两路输出的信号(ODD和EVEN)，CML转CMOS电平转换器的输出信号及TSPC型D触发器输出的信号又接到了加权判决选择模块5，此加权判决选择模块5输出的结果又给入到模拟加权器1中；同时CML转CMOS电平转换器3的输出信号经加权判决选择模块5处理后分别发送到模拟加权器1中。

本发明通过将高速输入的数据被分成了上下两路(奇路和偶路)进行分别处理(上下两路采用反相的半速差分时钟，处理方式相似)。首先，数据Din进入到判决反馈均衡器，其先经过模拟加权器处理1；然后，数据进入到高速电流模式(CML)的D触发器2进行信号的放大和重建；之后将高速D触发器2输出的信号送到CML2CMOS模块3中进行电平幅度的转换，从而就可以实现信号用TSPC型的D触发器4进行处理，CML2CMOS模块3输出的信号以及两个D触发器4输出的信号均经过加权判决选择模块5处理后作为反馈判决信号给入到模拟加权器1中，通过上述的处理，得到的信号ODD和EVEN即为消除了ISI干扰之后的信号。

图4给出了判决反馈均衡器中的模拟加权器1实际电路结构，其采用了电流积分的办法来实现反馈加权判决。加权判决选择模块的输出端分别与模拟加权器的反馈控制端相连接。D1P、D1N、D2P、D2N分别是判决反馈均衡器的两组差分控制信号，分别来自于CML2CMOS模块3经过加权后得的信号，以及TSPC型D触发器4经过加权后得到的信号(这两组信号均其来自加权判决选择模块)。

Claims

1.一种用于高速串行接口中的电流积分型判决反馈均衡器，其特征在于包括两支路，其中，每一支路的连接关系均为：信号输入端依次经一模拟加权器、一电流模式(CML)D触发器、一CML到CMOS电平转换电路与一TSPC D触发器连接，TSPC D触发器的输出端为支路的输出端；一加权判决选择模块的输入端分别与两支路的输出端、两支路中CML到CMOS电平转换电路的输出端连接，其输出端分别与两支路的模拟加权器的反馈控制端连接；一输入时钟缓冲器模块的输出端分别与两支路中的电流模式(CML)D触发器的时钟控制输入端、TSPC D触发器的时钟控制输入端连接；所述输入时钟缓冲器模块时钟信号为反相的半速差分时钟信号。

2.如权利要求1所述的电流积分型判决反馈均衡器，其特征在于在于所述模拟加权器包括一采样保持电路、若干MOS管、若干电容；所述采样保持电路的两差分输入端分别与所述信号输入端连接，所述采样保持电路反向采样输出端与一MOS管MN3的栅极连接、其正向采样输出端与一MOS管MN4的栅极连接，所述MOS管MN3、MN4的源端分别经一电流源与地线连接；所述MOS管MN3的漏端分别与一MOS管MP3的漏端、模拟加权器的正向输出端连接；所述MOS管MN4的漏端分别与一MOS管MP4的漏端、模拟加权器的反向输出端连接；所述MOS管MP3的栅极、MP4的栅极、采样保持电路的时钟控制端分别与所述输入时钟缓冲模块连接；所述MOS管MP3的源端、MP4的源端分别与电源电压端连接；模拟加权器的反向输出端分别与电容C1、C3、C5的一端连接，且电容C1的另一端与一MOS管MN5的漏端连接、电容C3的另一端与一MOS管MN7的漏端连接、电容C5的另一端与地线连接；所述MOS管MN5的源端与地线连接、栅极作为反馈控制端，所述MOS管MN7的源端与地线连接、栅极作为反馈控制端；模拟加权器的正向输出端分别与电容C2、C4、C6的一端连接，且电容C2的另一端与一MOS管MN6的漏端连接、电容C4的另一端与一MOS管MN8的漏端连接、电容C6的另一端与地线连接；所述MOS管MN6的源端与地线连接、栅极作为反馈控制端，所述MOS管MN8的源端与地线连接、栅极作为反馈控制端。

3.如权利要求2所述的电流积分型判决反馈均衡器，其特征在于所述MOS管MN3、MN4的源端经一电阻连接。

4.如权利要求1或2或3所述的电流积分型判决反馈均衡器，其特征在于所述加权判决选择模块采用最小方均根算法计算反馈加权值。

5.如权利要求1或2或3所述的电流积分型判决反馈均衡器，其特征在于所述加权判决选择模块采用迫零算法计算反馈加权值。

6.如权利要求1或2或3所述的电流积分型判决反馈均衡器，其特征在于所述MOS管MP3、MOS管MP4为PMOS管。