CN113114229A - 用于时钟数据恢复的组合式判决反馈均衡器及相位检测器 - Google Patents

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Abstract

本发明涉及一种用于时钟数据恢复的组合式判决反馈均衡器及相位检测器。使用组合决策反馈均衡器的功能性与相位检测器的功能性的电路系统启用高速串行数据协议的时钟及数据恢复。

Description

用于时钟数据恢复的组合式判决反馈均衡器及相位检测器
技术领域
本发明涉及一种用于时钟数据恢复的组合式判决反馈均衡器及相位检测器。
背景技术
在高速串行数据通信的上下文中，一种类型的无时钟重定时器包含连续时间线性均衡器(CTLE)、判决反馈均衡器(DFE)及时钟数据恢复(CDR)环路，此环路包含亚历山大(Alexander)相位检测器、环路滤波器及压控振荡器(VCO)。传入数据信号穿过CTLE以恢复数据“眼”。所述DFE希望在由CDR环路的亚历山大相位检测器处理之前进一步清除后标记数据。在CDR环路锁定到传入数据之前及之后，此设计都会出现多种问题。
在CDR环路锁定之前，由CDR环路产生的时钟信号在CDR环路试图锁定到数据时来回移动。时钟的这一变化导致DFE进行不正确取样，这又导致相位检测器不正确地确定数据。在无正确数据的情况下，CDR环路无法正确地锁定。且在CDR环路锁定之前，DFE的输出无法被CDR环路使用。为了解决此问题，常规CDR环路使用CTLE的输出，从而失去了DFE的益处。
在CDR环路锁定之后，出现时钟相位问题。DFE使用由CDR环路产生的时钟的经延迟版本。时钟的此经延迟版本跨工艺、温度及供应电压变化必须保持恒定。不幸地，使用常规的延迟单元不可能实现这一点，从而降低了DFE的有效性。
另外，实施具有加总节点的DFE对高数据率来说是具挑战性的，这是因为DFE中的第一分接头跨所有工艺、温度及供应变化必须在一个位持续时间内稳定。已开发出多种架构来解决此问题，但是电路复杂性及裸片大小出现了不合意的增加。
称为一分接头循环展开DFE(LUDFE)的一个设计移除了加总节点且使用预测方法，其中下一位的结果被预先计算且使用当前位来选择所述经预先计算位，从而放宽时序要求。然而，此架构无法解决上文描述的其它问题。
发明内容
根据一类特定实施方案，启用电路及装置，其包含：第一判决反馈均衡器(DFE)电路系统，其经配置以接收输入信号且产生第一中间数据信号；及第二DFE电路系统，其经配置以接收所述输入信号且产生第二中间数据信号。相位检测器电路系统经配置以接收所述第一及第二中间数据信号且使用从所述输入信号衍生的时钟信号产生三个相位差信号。所述三个相位差信号表示对应于所述时钟信号的三个连续转变的所述输入信号的三个样本。所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统的操作使用所述时钟信号进行同步。
根据此类中的一个具体实施方案，所述相位检测器电路系统包含串联连接的第一触发器及第二触发器。所述第一触发器经配置以基于所述第一中间数据信号产生所述相位差信号中的第一者。所述第二触发器经配置以基于所述第一相位差信号产生所述相位差信号中的第二者。所述相位检测器还包含经配置以基于所述第二中间数据信号产生所述相位差信号中的第三者的第三触发器。
根据此类中的一个具体实施方案，所述第二DFE电路系统用所述时钟信号进行计时，且所述第一DFE电路系统用所述时钟信号的反转版本进行计时。
根据此类中的一个具体实施方案，所述电路或装置包含经配置以接收所述三个相位差信号且产生表示所述时钟信号的转变及编码于所述输入信号中的数据转变的相对时序的一或多个时序信号的逻辑。
根据此类中的一个具体实施方案，所述相位检测器电路系统是时钟及数据恢复(CDR)电路系统的部分，所述CDR电路系统经配置以产生所述时钟信号。根据一个更具体的实施方案，所述CDR电路系统经配置以产生所述时钟信号使得表示数据位的边缘的所述输入信号的转变与所述时钟信号的第一转变对准，且所述时钟信号的第二转变与所述数据位的中心对准。根据另一更具体的实施方案，所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统经配置以产生所述三个相位差信号，无论所述CDR电路系统是否被锁定到所述输入信号中的数据。
根据此类中的一个具体实施方案，所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统经集成于单个半导体裸片中。
根据此类中的一个具体实施方案，所述第一DFE电路系统及所述第二DFE电路系统两者都经配置以在所述时钟信号的一个时钟循环内稳定。
根据此类中的一个具体实施方案，所述第一DFE电路系统经配置以在所述时钟信号的一半时钟循环内稳定，且所述第二DFE电路系统经配置以在所述时钟信号的一个时钟循环内稳定。
根据此类中的一个具体实施方案，所述相位检测器电路系统包含串联连接的第一触发器及第二触发器。所述第一触发器经配置以基于所述第一中间数据信号产生所述相位差信号中的第一者。所述第二触发器经配置以基于所述第一相位差信号产生所述相位差信号中的第二者。所述相位检测器还包含串联连接的第三触发器及第四触发器。所述第三及第四触发器经配置以基于所述第二中间数据信号产生所述相位差信号中的第三者。
可通过参考说明书的其余部分及图式实现对各种实施方案的性质及优点的进一步理解。
附图说明
图1A是串行数据传输系统的简化框图。
图1B是包含中继器的串行数据传输系统的简化框图。
图2是常规相位检测器的实例。
图3(a)及3(b)描绘与图2的相位检测器相关联的波形实例。
图4描绘常规循环展开判决反馈均衡器(LUDFE)的实例。
图5是组合式判决反馈均衡器及相位检测器(DFE/PD)的特定实施方案的简化框图。
图6是组合式判决反馈均衡器及相位检测器(DFE/PD)的特定实施方案的简化框图。
图7是组合式判决反馈均衡器及相位检测器(DFE/PD)的特定实施方案的简化框图。
具体实施方式
现将详细参考特定实施方案。在附图中说明这些实施方案的实例。应注意，出于说明性目的描述这些实例，且这些实例并不希望限制本发明的范围。确切来说，由所附权利要求书所定义的本发明的范围内还包含所描述实施方案的替代物、修改及等效物。另外，可提供特定细节以便促进对所描述实施方案的详尽理解。可以在没有这些细节中的一些或全部的情况下实践本发明的范围内的一些实施方案。此外，为了清晰起见，可能没有详细描述众所周知的特征。
用于在经连接装置之间传输串行数据的传输协议实例包含显示端口标准、高清多媒体接口(HDMI)标准、串行ATA标准、外围组件互连高速(PCI-E)标准及通用串行总线(USB)标准。本发明使用组合判决反馈均衡器(DFE)的功能性与相位检测器(PD)的功能性的电路系统启用采用此类协议的系统中的时钟及数据恢复。
图1A是描绘串行总线通信系统100的实施方案的实例的框图。串行总线通信系统100包含上游装置102、下游装置104及串行总线106。应了解，串行总线通信系统100可为双向通信系统，其中上游装置102不仅能够传输而且还能够接收，且下游装置104不仅能够传输而且还能够接收。在双向通信系统中，上游装置102及下游装置104两者都可包含由本发明启用以实施时钟及数据恢复电路系统的组合式DFE/PD电路系统。
还应了解，串行总线通信系统100的双向实施方案可包含具有一个或两个时钟及数据恢复电路(取决于使用多路复用器的资源的再次使用)的全双工实施方案以及具有一个时钟及数据恢复电路及传输及接收端口的切换接口的半双工实施方案。应进一步了解，串行总线通信系统100可为单向通信系统，其中上游装置102能够传输且下游装置104能够接收。在单向通信系统中，接收器包含由本发明启用的组合式DFE/PD。
图1B是描绘其中串行总线106包含串联耦合的一或多个中间信号调节装置(分别称为且统称为“中继器108”)的实施方案中的实例的框图，其中此类装置的数目取决于串行总线的迹线或缆线长度。中继器108可用作串行总线106的串行链路驱动程序接口，或多个中继器108可用于提供串行总线106的串行链路驱动程序接口。另外，应了解，串行总线106包含形成于传输媒体中或使用传输媒体的迹线或缆线，传输媒体例如导电材料或用于传播电信号的其它构件。还应了解，针对其中使用多个中继器108的实施方案，多个中继器中的一或多者可为包含由本发明启用的组合式DFE/PD的中继器。应进一步了解，包含一或多个中继器的串行总线通信系统100的实施方案可为全双工双向、半双工双向或单向，如针对图1A所描述。
上游装置102可经实施于例如尤其包含(但不限于)输入/输出(“I/O”)集线器、根联合体、服务器及膝上型插接站的多个集成电路或装置中的任何者的较大装置或系统中。此外，应了解，下游装置104可经嵌入于例如尤其包含(但不限于)硬盘驱动、图形卡及子卡的多个外围装置中的任何者的较大装置或系统中。应了解，对上游装置及下游装置的参考是出于实例目的，且上文列出的上游装置102及下游装置104的实例可对应于未利用主从或阶层式拓扑的串行标准的终端通信装置。
经由串行总线106的通信可使用差分或单端式信令协议。举例来说，上游装置102可包含用于提供差分信号的差分输出驱动程序(未展示)。中继器108在存在时处理来自上游装置102的输出传输以将此经处理输出传输提供到另一中继器或直接提供到下游装置104。下游装置104可包含差分输入驱动程序(未展示)。存在可结合串行总线通信系统100一起使用的许多已知差分数字信令协议，例如(举例来说)差分支节串行端接逻辑(“SSTL”)、差分高速收发器逻辑(“HSTL”)、低压差分信令(“LVDS”)、差分低压正发射器耦合逻辑(“LVPECL”)及减少摆动差分信令(“RSDS”)以及其它差分数字信令协议。另外，考虑使用单端式串行接口协议的实施方案，所述协议例如(举例来说)例如用于PCI的低压晶体管-晶体管逻辑(“LVTTL”)及低压互补金属氧化物半导体(“LVCMOS”)以及其它单端式串行接口协议。常规地，PCI使用LVTTL输入缓冲器及推挽式输出缓冲器。
如上文提及，由本发明启用的实施方案采用时钟及数据恢复电路系统，其组合相位检测器(PD)的元件与判决反馈均衡器(DFE)的元件。因此将参考图2到4描述这些电路中的每一者的常规实施方案的实例。
图2是常规亚历山大相位检测器200的简化框图，检测器200比较本地CLOCK信号中的转变与传入DATA信号的转变以确定信号是否异相及是需要对压控振荡器(未展示)进行正调整还是负调整(UP或DOWN)来校正相位差。相位检测器200比较各自通过两个连续时钟边缘计时的两对数据，使得捕获到三个连续时钟边缘的三个数据点。通过比较前两个数据与最后两个数据以确定时钟边缘关于数据是早还是晚，通过第二时钟边缘捕获的数据将与数据的中心对准。图3(a)说明其中CLOCK信号领先于DATA信号的情况，即，Q2与Q4的异或运算会产生用于UP的“1”值，且Q4与Q1的异或运算会产生用于DOWN的“0”值。图3(b)说明其中CLOCK信号滞后于DATA信号的情况，即，相同运算会产生用于UP的“0”及用于DOWN的“1”。
图4是说明所谓的循环展开判决反馈均衡器(LUDFE)400的操作的简化框图。LUDFE基于先前位值且使用表示数据通道传输特性的α(例如，基于最小均方近似)设置用于检测1及0的阈值。在图中存在表示先前位的剩余值的偏移分别设置为+α及-α的两个比较器。如果先前位是1，那么剩余是正。如果先前位是-1，那么剩余是负。
当前数据的信号振幅是基于当前值加先前位的剩余值。如果当前位是1，那么振幅可为1+α或1-α。如果当前位是-1，那么振幅可为-1+α或-1-α。如果1+α或1-α大于+α，那么顶部比较器将输出1。如果-1+α或-1-α小于-α，那么底部比较器将输出1。LUDFE选择哪一值取决于先前位是1还是-1。如果先前位是-1，那么LUDFE选择底部比较器的结果。如果先前位是1，那么LUDFE选择顶部比较器的结果。两个结果都被预先计算，无论先前位的值为何，使得与其中仅在先前位是已知之后才修改当前值的直接反馈DFE结构相比，此结构节省时间。
由本发明启用的组合式判决反馈均衡器/相位检测器(DFE/PD)的实例在图5中展示。组合式DFE/PD 500用DFE电路系统502及DFE电路系统504接收传入DATA信号(例如，从前一连续时间线性均衡器或CTLE)，且后者用由时钟及数据恢复(CDR)电路系统产生的CLOCK信号计时，且前者用那个信号的反转计时，即，用
Figure BDA0002804225760000051
计时。电路系统502及504各自类似于图4中描绘的LUDFE，但在其输出处无D触发器锁存器。
电路系统502及504的输出馈送PD电路系统506的不同信号路径。PD电路系统506是修改型相位检测器，其中相对于图2中描绘的亚历山大相位检测器，已经移除了左下角D触发器(DFF3)，其中DFE电路系统504的输出馈送产生Q4的D触发器。因为所描绘计时方案，数据(Q1、Q2及Q4)创建于三个连续时钟边缘上。
通过组合DFE电路系统与PD电路系统，由PD电路系统使用的时钟(例如CDR时钟)也是由DFE电路系统使用的时钟。由这些电路使用同一时钟变成对数据路径透明，结果是DFE电路系统的输出以独立于工艺、温度或电压供应变化的方式与时钟对准。结果也是，DFE电路系统输出在未锁定及锁定条件两者下可由CDR电路系统直接使用。因此，解决了上文关于常规结构论述的所有三个问题。
组合式DFE/PD 600的特定实施方案的操作现将参考图6的框图进行描述。DFE/PD600包含：5个感测放大器I1、I2、I3、I4及I7；2个2-1多路复用器I5及I6；及2个触发器I8及I9。在所描绘实施方案中，I5如触发器那样起作用。在替代实施方案中，I7可使用触发器而非经锁存感测放大器实施。
感测放大器I1取样传入数据(DATA)，一旦检测到时钟信号(CLOCK)的负边缘，就比较其正与负差分输入(inp及inm)。I1具有正偏移设置(+α)。感测放大器I2取样传入数据，一旦检测到负时钟边缘就比较其正与负差分输入。I2具有负偏移设置(-α)。时钟的负边缘使I1及I2感测输入信号且取决于相对于对应偏移设置的输入级输出高或低。I1及I2的输出连接到2-1多路复用器I5，2-1多路复用器I5的输出连接到感测放大器(或触发器)I7。正时钟信号将把I5的输出处的信号锁存到I7的输出。I7的输出用于针对下一正边缘选择I5的输出。
感测放大器I3取样传入数据，一旦检测到正时钟边缘，就比较其正与负差分输入。I3具有正偏移设置(+α)。感测放大器I4取样传入数据，一旦检测到正时钟边缘，就比较其正及负差分输入。I4具有负偏移设置(-α)。时钟的正边缘(由于I10可能是反相器)使I3及I4感测输入信号且取决于相对于对应偏移设置的输入级输出高或低。I3及I4的输出连接到2-1多路复用器I6，2-1多路复用器I6的输出连接到触发器I9。正时钟信号将把I6的输出处的信号锁存到I9的输出。
I1到I10共同产生在三个连续时钟转变取样的3个输出(S1、S2及S3)。出于说明目的且参考图2及3的亚历山大相位检测器，S1可经类推到Q2，S2可经类推到Q4，且S3可经类推到Q1。输出S1、S2及S3由早/晚解码逻辑(出于清晰目的未展示)进行处理以产生在CDR循环中用于电荷泵的上/下信号。当S1＝S2且S2≠S3时，时钟边缘滞后于数据边缘，且上控制信号被断言。当S1≠S2且S2＝S3时，时钟边缘领先于数据边缘，且下控制信号被断言。
由CDR电路系统(未展示)使用图6的组合式DFE/PD的输出产生的输入数据边缘将把CLOCK负边缘对准到数据转变边缘且对准CLOCK的正边缘与数据的中心。
组合式DFE/PD 700的特定实施方案的操作现将参考图7的框图进行描述。常规一分接头LUDFE使用正边缘时钟取样数据，而在常规亚历山大相位检测器中，需要两个时钟边缘来取样数据以便获得三个连续时钟边缘的边缘及数据中心以进行比较。常规一分接头循环LUDFE结构可因此仅满足用于数据取样的亚历山大相位检测器的需求的一半。
根据图7中说明的特定实施方案，复制LUDFE的计时比较器及多路复用器结构(无需D锁存器)，且计时比较器的时钟输入连接到经反转时钟以对负时钟边缘处的数据计时。此产生两个正边缘及两个正时钟边缘之间的负时钟边缘的数据。
此时钟对准LUDFE相位检测器(ACALUDFE/PD)将LUDFE结构集成到继电器式相位检测器，其中继电器式相位检测器的时钟被用作CALUDFE-PD时钟。使用与PD相同的时钟，LUDFE结构变成对数据路径透明，且LUDFE结构输出独立于工艺、温度及电压供应变化与时钟对准。LUDFE结构的输出在未锁定及锁定条件两者下还可由CDR直接使用。
图7中描绘的CALUDFE-PD包含4个感测放大器J1到J4、2个2-1多路复用器J7及J8及4个触发器J9到J12。感测放大器J1取样传入数据，一旦检测到正时钟边缘就比较其正与负差分输入。J1具有正偏移设置(+α)。感测放大器J2取样传入数据，一旦检测到正时钟边缘就比较其正与负差分输入。J2具有负偏移设置(-α)。时钟的正边缘使J1及J2感测输入信号且取决于相对于对应偏移设置的输入级输出高或低。J1及J2的输出连接到2-1多路复用器J7。多路复用器J7的输出连接到触发器J9。正时钟信号把J7的输出处的信号锁存到J9的输出。J9的输出用于针对下一正边缘选择J7的输出。
J5用作反转时钟输入(CLOCK)使得上升时钟边缘变成下降时钟边缘且下降时钟边缘变成上升时钟边缘的反相器。J6加入延迟使得J5及I6组合用作具有延迟的反相器。类似地实施J13及J14。
感测放大器J3取样传入数据，一旦检测到负时钟边缘(经由J6的输出)，就比较其正与负差分输入。J3具有正偏移设置(+α)。感测放大器J4取样传入数据，一旦检测到负时钟边缘(经由J6的输出)，就比较其正及负差分输入。J4具有负偏移设置(-α)。J6的输出处的正时钟边缘使J3及J4感测输入信号且取决于相对于对应偏移设置的输入级输出高或低。J3及J4的输出连接到2-1多路复用器I8。多路复用器J8的输出连接到触发器J11。负时钟信号(经由J13及J14)把J8的输出处的信号锁存到J11的输出。J12是上升边缘触发器。上升时钟边缘把J12的输入计时到其输出。
J1到J14共同产生在三个连续时钟转变处取样的3个输出(S1、S2及S3)。出于说明目的且参考图2及3的亚历山大相位检测器，S1可经类推到Q2，S2可经类推到Q4，且S3可经类推到Q1。向每一时钟比较器提供完整时钟循环来稳定，三个连续边缘数据由J9及J11同步。此与其中I1及I2由上升时钟边缘计时且I7及I8由下降边缘计时的图6的电路形成对比，从而在数据由I7计时之前仅为I1及I2提供一半时钟循环稳定时间。
返回参考图7，输出S1、S2及S3由早/晚解码逻辑(出于清晰目的未展示)进行处理以产生在CDR循环中用于电荷泵的上/下信号。当S1＝S2且S2≠S3时，时钟边缘滞后于数据边缘，且上控制信号被断言。当S1≠S2且S2＝S3时，时钟边缘领先于数据边缘，且下控制信号被断言。
由CDR电路系统使用CALUDFE-PD的输出产生的输入数据边缘把CLOCK的负边缘对准到数据转变边缘且对准CLOCK的正边缘与数据的中心。
所属领域的技术人员应理解，可对本文中描述的实施方案的形式及细节作出改变而不会背离本发明的范围。另外，尽管参考各种实施方案描述了各种优点、方面及目标，但本发明的范围不应受对此类优点、方面及目标的参考限制。确切来说，本发明的范围应参考所附权利要求书确定。

Claims (22)

1.一种电路，其包括：
第一判决反馈均衡器DFE电路系统，其经配置以接收输入信号且产生第一中间数据信号；
第二DFE电路系统，其经配置以接收所述输入信号且产生第二中间数据信号；及
相位检测器电路系统，其经配置以接收所述第一及第二中间数据信号且使用从所述输入信号衍生的时钟信号产生三个相位差信号，所述三个相位差信号表示对应于所述时钟信号的三个连续转变的所述输入信号的三个样本；
其中所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统的操作使用所述时钟信号进行同步。
2.根据权利要求1所述的电路，其中所述相位检测器电路系统包含串联连接的第一触发器及第二触发器，所述第一触发器经配置以基于所述第一中间数据信号产生所述相位差信号中的第一者，所述第二触发器经配置以基于所述第一相位差信号产生所述相位差信号中的第二者，所述相位检测器还包含经配置以基于所述第二中间数据信号产生所述相位差信号中的第三者的第三触发器。
3.根据权利要求1所述的电路，其中所述第二DFE电路系统用所述时钟信号进行计时，且所述第一DFE电路系统用所述时钟信号的反转版本进行计时。
4.根据权利要求1所述的电路，其进一步包括经配置以接收所述三个相位差信号且产生表示所述时钟信号的转变及编码于所述输入信号中的数据转变的相对时序的一或多个时序信号的逻辑。
5.根据权利要求1所述的电路，其中所述相位检测器电路系统是时钟及数据恢复CDR电路系统的部分，所述CDR电路系统经配置以产生所述时钟信号。
6.根据权利要求5所述的电路，其中所述CDR电路系统经配置以使用所述电路产生所述时钟信号使得表示数据位的边缘的所述输入信号的转变与所述时钟信号的第一转变对准，且所述时钟信号的第二转变与所述数据位的中心对准。
7.根据权利要求5所述的电路，其中所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统经配置以产生所述三个相位差信号，无论所述CDR电路系统是否被锁定到所述输入信号中的数据。
8.根据权利要求1所述的电路，其中所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统经集成于单个半导体裸片中。
9.根据权利要求1所述的电路，其中所述第一DFE电路系统及所述第二DFE电路系统两者都经配置以在所述时钟信号的一个时钟循环内稳定。
10.根据权利要求1所述的电路，其中所述第一DFE电路系统经配置以在所述时钟信号的一半时钟循环内稳定，且所述第二DFE电路系统经配置以在所述时钟信号的一个时钟循环内稳定。
11.根据权利要求1所述的电路，其中所述相位检测器电路系统包含串联连接的第一触发器及第二触发器，所述第一触发器经配置以基于所述第一中间数据信号产生所述相位差信号中的第一者，所述第二触发器经配置以基于所述第一相位差信号产生所述相位差信号中的第二者，所述相位检测器还包含串联连接的第三触发器及第四触发器，所述第三及第四触发器经配置以基于所述第二中间数据信号产生所述相位差信号中的第三者。
12.一种装置，其包括：
接收端口，其经配置以经由传输媒体接收输入信号；
时钟及数据恢复CDR电路系统，其经配置以接收所述输入信号且产生时钟信号，所述CDR电路系统包含：
第一判决反馈均衡器DFE电路系统，其经配置以接收输入信号且产生第一中间数据信号；
第二DFE电路系统，其经配置以接收所述输入信号且产生第二中间数据信号；
相位检测器电路系统，其经配置以接收所述第一及第二中间数据信号且使用从所述输入信号衍生的时钟信号产生三个相位差信号，所述三个相位差信号表示对应于所述时钟信号的三个连续转变的所述输入信号的三个样本，其中所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统的操作使用所述时钟信号进行同步；
逻辑，其经配置以接收所述三个相位差信号且产生表示所述时钟信号的转变及编码于所述输入信号中的数据转变的相对时序的一或多个时序信号；
电荷泵，其受所述一或多个时序信号控制；及
压控振荡器，其受所述电荷泵控制。
13.根据权利要求12所述的装置，其进一步包括第二接收端口及所述CDR电路系统的第二例子或经配置以交替地连接所述CDR电路系统与所述第一接收端口或所述第二接收端口的多路复用器电路系统。
14.根据权利要求12所述的装置，其中所述相位检测器电路系统包含串联连接的第一触发器及第二触发器，所述第一触发器经配置以基于所述第一中间数据信号产生所述相位差信号中的第一者，所述第二触发器经配置以基于所述第一相位差信号产生所述相位差信号中的第二者，所述相位检测器还包含经配置以基于所述第二中间数据信号产生所述相位差信号中的第三者的第三触发器。
15.根据权利要求12所述的装置，其中所述第二DFE电路系统用所述时钟信号进行计时，且所述第一DFE电路系统用所述时钟信号的反转版本进行计时。
16.根据权利要求12所述的装置，其中所述CDR电路系统经配置以产生所述时钟信号使得表示数据位的边缘的所述输入信号的转变与所述时钟信号的第一转变对准，且所述时钟信号的第二转变与所述数据位的中心对准。
17.根据权利要求12所述的装置，其中所述第一DFE电路系统、所述第二DFE电路系统及所述相位检测器电路系统经配置以产生所述三个相位差信号，无论所述CDR电路系统是否被锁定到所述输入信号中的数据。
18.根据权利要求12所述的装置，其中所述第一DFE电路系统、所述第二DFE电路系统、所述相位检测器电路系统、所述逻辑、所述电荷泵及所述压控振荡器经集成于单个半导体裸片中。
19.根据权利要求12所述的装置，其中所述第一DFE电路系统及所述第二DFE电路系统两者都经配置以在所述时钟信号的一个时钟循环内稳定。
20.根据权利要求12所述的装置，其中所述第一DFE电路系统经配置以在所述时钟信号的一半时钟循环内稳定，且所述第二DFE电路系统经配置以在所述时钟信号的一个时钟循环内稳定。
21.根据权利要求12所述的装置，其中所述相位检测器电路系统包含串联连接的第一触发器及第二触发器，所述第一触发器经配置以基于所述第一中间数据信号产生所述相位差信号中的第一者，所述第二触发器经配置以基于所述第一相位差信号产生所述相位差信号中的第二者，所述相位检测器还包含串联连接的第三触发器及第四触发器，所述第三及第四触发器经配置以基于所述第二中间数据信号产生所述相位差信号中的第三者。
22.一种装置，其包括：
接收端口，其经配置以经由传输媒体接收输入信号，所述输入信号符合串行数据协议；
时钟及数据恢复CDR电路系统，其经配置以接收所述输入信号且产生时钟信号，所述CDR电路系统包含：
第一循环展开判决反馈均衡器LUDFE电路系统，其经配置以接收所述输入信号且产生第一中间数据信号；
第二LUDFE电路系统，其经配置以接收所述输入信号且产生第二中间数据信号；
相位检测器电路系统，其经配置以接收所述第一及第二中间数据信号且使用从所述输入信号衍生的时钟信号产生三个相位差信号，所述三个相位差信号表示对应于所述时钟信号的三个连续转变的所述输入信号的三个样本，其中所述第一LUDFE电路系统、所述第二LUDFE电路系统及所述相位检测器电路系统的操作使用所述时钟信号进行同步，且其中第一LUDFE电路系统、所述第二LUDFE电路系统及所述相位检测器电路系统经配置以产生所述三个相位差信号，无论所述CDR电路系统是否被锁定到所述输入信号中的数据；
逻辑，其经配置以接收所述三个相位差信号且产生表示所述时钟信号的转变及编码于所述输入信号中的数据转变的相对时序的一或多个时序信号；
电荷泵，其受所述一或多个时序信号控制；及
压控振荡器，其受所述电荷泵控制。
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