CN109302147A - 一种判决反馈均衡器、判决反馈系统及其判决反馈方法 - Google Patents

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CN109302147A CN201811012136.9A CN201811012136A CN109302147A CN 109302147 A CN109302147 A CN 109302147A CN 201811012136 A CN201811012136 A CN 201811012136A CN 109302147 A CN109302147 A CN 109302147A
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Abstract

本发明提供一种判决反馈均衡器、判决反馈系统及其判决反馈方法，该均衡器包括：电流积分缓冲电路及与其输出端连接的至少一个电容耦合前馈电路；电流积分缓冲电路用于在时钟信号为低电平时，将电容耦合前馈电路中耦合电容的一端置位到电源电压；在时钟信号为高电平时，根据电容耦合前馈电路输出的反馈系数，对输入信号进行积分操作，以消除前一信号引起的码间干扰；电容耦合前馈电路用于在时钟信号为低电平时，将耦合电容的另一端置位到预充电耦合电压；在时钟信号为高电平时，基于延时判决信号，耦合电容对电流积分缓冲电路进行电容反馈，以与延时判决信号对应的反馈系数。通过本发明解决了现有均衡器无法满足更高数据传输速率的问题。

Description

一种判决反馈均衡器、判决反馈系统及其判决反馈方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种判决反馈均衡器、判决反馈系统及其判决反馈方法。
背景技术
输入输出(I/O)在计算机和工业应用中一直扮演着关键角色，但是随着信号处理越来越复杂，I/O通信会变得不可靠。在早期的并行I/O总线中，接口的数据对齐问题影响着与外部设备的有效通信；并且随着更高的传输速度在数字设计中日渐普及，对信号延迟的管理变得困难重重；此时，无论从数据流、引脚数、电磁干扰(EMI)方面、成本和背板效率等方面，串行I/O就大大体现出其优势。
但是随着数据频率的不断提升，串行I/O也存在其固有的问题，在高速数据流在芯片与芯片之间、电缆中或者板间传输的过程中存在由于频率不同而引起的阻抗/衰减的差异而导致的码间干扰(ISI)，它是一种接收信号中的每一数值数据担当对接收信号中随后的数据数值的失真现象。
可通过使用均衡器来减轻ISI的有害效应，在接收电路中，判决反馈均衡器(DFE)补偿电路是一种主要消除ISI有害效应的技术。而判决反馈均衡器作为一个非线性系统，能够放大有效数据的同时，不会增加引入系统中的噪声信号；DFE是高速串行接口电路中有效补偿ISI的均衡器技术，其基本工作原理是基于现有的所检测的数据数值通过反馈来得出ISI失真的估算，如果检测的数据数值是可靠的，则DFE可有效的移除ISI失真。
随着芯片到芯片I/O吞吐量的需求不断增加，对每通道数据传输速率的要求也越来越高。鉴于这种趋势，判定反馈均衡器的设计不断被推动以更高的速度工作。而DFE的反馈特性意味着严格的与单位间隔(UI)直接相关的时间限制，这也就导致了DFE的设计随着数据率的提高越来越具有挑战性。
现有判决反馈均衡器的具体电路结构如图1所示，其对应的工作时序如图2所示；由图2可知，现有判决反馈均衡器的单位间隔UI为1/2个时钟周期。可见，随着数据传输速率的不断提高，时钟周期不断减小，即单位间隔UI不断减小，从而使得DFE的反馈在单位间隔UI内完成越来越难以实现，进而导致现有判决反馈均衡器DFE无法满足数据传输速率更高的情况。
鉴于此，有必要设计一种新的判决反馈均衡器、判决反馈系统及其判决反馈方法用以解决上述技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种判决反馈均衡器、判决反馈系统及其判决反馈方法，用于解决现有判决反馈均衡器无法满足更高数据传输速率要求的问题。
为实现上述目的及其他相关目的，本发明提供一种判决反馈均衡器，所述均衡器包括：电流积分缓冲电路，及连接于所述电流积分缓冲电路输出端的至少一个电容耦合前馈电路；其中，
所述电流积分缓冲电路用于在时钟信号为低电平时，将所述电容耦合前馈电路中耦合电容的一端置位到电源电压；在所述时钟信号为高电平时，根据所述电容耦合前馈电路输出的反馈系数，对输入信号进行积分操作，以消除前面信号引起的码间干扰；
所述电容耦合前馈电路用于在时钟信号为低电平时，将所述耦合电容的另一端置位到预充电耦合电压；在所述时钟信号为高电平时，基于延时判决信号，所述电容耦合前馈电路中的所述耦合电容对所述电流积分缓冲电路进行电容反馈，以向所述电流积分缓冲电路输出与延时判决信号对应的反馈系数。
可选地，所述电流积分缓冲电路包括：第一PMOS管、第二PMOS管、第一负载电容、第二负载电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、负载电阻、第一电流源和第二电流源；其中，
所述第一PMOS管的栅极端与所述第二PMOS管的栅极端连接、同时与所述时钟信号连接，所述第一PMOS管的源极端与所述第二PMOS管的源极端连接、同时接入所述电源电压，所述第一PMOS管的漏极端与所述第一负载电容的一端连接、同时作为所述电流积分缓冲电路的第一输出端，所述第一负载电容的另一端接地，所述第二PMOS管的漏极端与所述第二负载电容的一端连接、同时作为所述电流积分缓冲电路的第二输出端，所述第二负载电容的另一端接地；
所述第一NMOS管的栅极端接入所述输入信号，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端连接，所述第一NMOS管的源极端与所述负载电阻的一端连接、同时与所述第三NMOS管的漏极端连接；
所述第二NMOS管的栅极端接入所述输入信号的反相信号，所述第二NMOS管的漏极端与所述第二PMOS管的漏极端连接，所述第二NMOS管的源极端与所述负载电阻的另一端连接、同时与所述第四NMOS管的漏极端连接；
所述第三NMOS管的栅极端接入所述时钟信号，所述第三NMOS管的源极端接入所述第一电流源的正极端，所述第一电流源的负极端接地；
所述第四NMOS管的栅极端接入所述时钟信号，所述第四NMOS管的源极端接入所述第二电流源的正极端，所述第二电流源的负极端接地。
可选地，所述电容耦合前馈电路包括：
第一耦合电容、第二耦合电容，分别连接于所述电流积分缓冲电路的两个输出端，用于在所述时钟信号为低电平时，将其两端分别置位到电源电压和预充电耦合电压，以进行复位操作；在所述时钟信号为高电平时，基于延时判决信号，对所述电流积分缓冲电路进行电容反馈，以向所述电流积分缓冲电路输出与延时判决信号对应的反馈系数；
开关选择电路，连接于所述第一耦合电容和所述第二耦合电容，用于在所述时钟信号为低电平时，将所述第一耦合电容和所述第二耦合电容的另一端置位至所述预充电耦合电压；在所述时钟信号为高电平时，基于所述延时判决信号，将所述第一耦合电容和所述第二耦合电容的另一端接地。
可选地，所述开关选择电路包括第一选择开关和第二选择开关；其中，
所述第一选择开关的第一连接端连接于所述第一耦合电容的另一端，所述第一选择开关的第二连接端接入所述预充电耦合电压，所述第一选择开关的第三连接端接地，所述第一选择开关的第一控制端接入所述时钟信号，所述第一选择开关的第二控制端接入所述延时判决信号；
所述第二选择开关的第一连接端连接于所述第二耦合电容的另一端，所述第二选择开关的第二连接端接入所述预充电耦合电压，所述第二选择开关的第三连接端接地，所述第二选择开关的第一控制端接入所述时钟信号，所述第二选择开关的第二控制端接入所述延时判决信号的反相信号。
可选地，所述电容耦合前馈电路还包括：一预充电耦合电压产生电路，连接于所述开关选择电路，用于在复位阶段，向所述第一耦合电容和所述第二耦合电容的另一端提供所述预充电耦合电压。
可选地，所述预充电耦合电压产生电路包括电压域数字模拟转换器。
本发明还提供了一种如上所述的判决反馈均衡器的判决反馈方法，所述判决反馈方法包括：
在所述时钟信号为低电平时，所述电流积分缓冲电路将所述电容耦合前馈电路中耦合电容的一端置位到电源电压，所述电容耦合前馈电路将所述耦合电容的另一端置位到预充电耦合电压，以对所述耦合电容进行复位操作；
在所述时钟信号为高电平时，基于延时判决信号，所述电容耦合前馈电路中的所述耦合电容对所述电流积分缓冲电路进行电容反馈，以向所述电流积分缓冲电路输出与延时判决信号对应的反馈系数，所述电流积分缓冲电路根据所述电容耦合前馈电路输出的反馈系数，对输入信号进行积分操作，以消除前面信号引起的码间干扰。
可选地，所述反馈系数由所述预充电耦合电压和所述耦合电容的容值决定；所述反馈系数满足如下公式：
其中，A表示为反馈系数，K表示为耦合电容系数，Vreg表示为预充电耦合电压，Cn表示为耦合电容，CL表示为负载电容。
本发明还提供了一种判决反馈系统，所述判决反馈系统包括：
如上所述的判决反馈均衡器；
锁存器，连接于所述判决反馈均衡器的输出端，用于对所述判决反馈均衡器输出的差分信号进行判决，以向所述系统反馈判决信号；
至少一个延时单元，串行连接于所述判决反馈均衡器和所述锁存器之间，用于对所述判决信号进行延时，以向所述判决反馈均衡器输出延时判决信号。
如上所述，本发明的一种判决反馈均衡器、判决反馈系统及其判决反馈方法，具有以下有益效果：本发明所述判决反馈均衡器，在时钟信号为低电平时，通过将耦合电容的两端分别置位到电源电压和预充电耦合电压，以对所述耦合电容进行复位操作；在时钟信号为高电平时，所述耦合电容对所述电流积分缓冲电路进行电容反馈，以输出与延时判决信号对应的反馈系数，所述电流积分缓冲电路根据所述反馈系数，在输出节点的负载电容上对输入信号进行积分操作，以消除前面信号引起的码间干扰。本发明所述判决反馈均衡器在消除前面信号引起的码间干扰的同时，更实现了大大放宽了DFE反馈回路中的时序要求。本发明还通过电流积分缓冲电路消除流过负载电阻的电流以实现降低功耗。
附图说明
图1显示为现有判决反馈均衡器的电路示意图。
图2显示为现有判决反馈均衡器的工作时序图。
图3显示为本发明所述判决反馈均衡器的电路示意图。
图4显示为本发明所述判决反馈均衡器的判决反馈方法流程图。
图5显示为本发明所述判决反馈均衡器的工作时序图。
图6显示为本发明所述判决反馈系统的电路框图。
元件标号说明
1 判决反馈系统
10 判决反馈均衡器
11 电流积分缓冲电路
12 电容耦合前馈电路
121 耦合电容
122 开关选择电路
123 预充电耦合电压产生电路
20 锁存器
30 延时单元
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图3所示，本实施例提供一种判决反馈均衡器，所述均衡器10包括：电流积分缓冲电路11，及连接于所述电流积分缓冲电路11输出端的至少一个电容耦合前馈电路12；其中，
所述电流积分缓冲电路11用于在时钟信号clk为低电平时，将所述电容耦合前馈电路12中耦合电容121的一端置位到电源电压VDD；在所述时钟信号clk为高电平时，根据所述电容耦合前馈电路12输出的反馈系数A，对输入信号Vin进行积分操作，以消除前面信号引起的码间干扰；
所述电容耦合前馈电路12用于在时钟信号clk为低电平时，将所述耦合电容121的另一端置位到预充电耦合电压Vreg；在所述时钟信号clk为高电平时，基于延时判决信号，所述电容耦合前馈电路12中的所述耦合电容121对所述电流积分缓冲电路11进行电容反馈，以向所述电流积分缓冲电路11输出与延时判决信号对应的反馈系数A。
作为示例，如图3所示，所述电流积分缓冲电路11包括：第一PMOS管PM1、第二PMOS管PM2、第一负载电容CL1、第二负载电容CL2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、负载电阻RL、第一电流源I1和第二电流源I2；其中，
所述第一PMOS管PM1的栅极端与所述第二PMOS管PM2的栅极端连接、同时与所述时钟信号clk连接，所述第一PMOS管PM1的源极端与所述第二PMOS管PM2的源极端连接、同时接入所述电源电压VDD，所述第一PMOS管PM1的漏极端与所述第一负载电容CL1的一端连接、同时作为所述电流积分缓冲电路11的第一输出端，所述第一负载电容CL1的另一端接地，所述第二PMOS管PM2的漏极端与所述第二负载电容CL2的一端连接、同时作为所述电流积分缓冲电路11的第二输出端，所述第二负载电容CL2的另一端接地；
所述第一NMOS管NM1的栅极端接入所述输入信号Vin，所述第一NMOS管NM1的漏极端与所述第一PMOS管PM1的漏极端连接，所述第一NMOS管NM1的源极端与所述负载电阻RL的一端连接、同时与所述第三NMOS管NM3的漏极端连接；
所述第二NMOS管NM2的栅极端接入所述输入信号的反相信号所述第二NMOS管NM2的漏极端与所述第二PMOS管PM2的漏极端连接，所述第二NMOS管NM2的源极端与所述负载电阻RL的另一端连接、同时与所述第四NMOS管NM4的漏极端连接；
所述第三NMOS管NM3的栅极端接入所述时钟信号clk，所述第三NMOS管NM3的源极端接入所述第一电流源I1的正极端，所述第一电流源I1的负极端接地；
所述第四NMOS管NM4的栅极端接入所述时钟信号clk，所述第四NMOS管NM4的源极端接入所述第二电流源I2的正极端，所述第二电流源I2的负极端接地。
具体的，所述第一负载电容CL1和所述第二负载电容CL2的容值可以相同也可以不相同，并且所述第一负载电容CL1的容值、所述第二负载电容CL2的容值、所述负载电阻RL的阻值均可根据实际需要进行设置。
具体的，所述第一电流源I1和所述第二电流源I2流经的电流相同，从而消除流经所述负载电阻RL的电流，实现降低所述判决反馈均衡器的功耗；而所述第一电流源I1和所述第二电流源I2提供电流的大小可根据实际需要进行设置。
如图3所示，在所述时钟信号clk为低电平时，所述第一PMOS管PM1和所述第二PMOS管PM2导通，所述电源电压VDD通过所述第一PMOS管PM1和所述第二PMOS管PM2对所述第一负载电容CL1和所述第二负载电容CL2进行充电，以使所述第一负载电容CL1和所述第二负载电容CL2充电至所述电源电压VDD，也即所述电流积分缓冲电路11的两个输出端Vout、的输出电压为所述电源电压VDD。在所述时钟信号clk为高电平时，所述第一PMOS管PM1和所述第二PMOS管PM2关断，基于所述输入信号Vin，所述第一NMOS管NM1和所述第三NMOS管NM3导通或所述第二NMOS管NM2和所述第四NMOS管NM4导通，以对所述第一负载电容CL1或所述第二负载电容CL2进行放电，同时基于所述延时判决信号控制所述第一耦合电容Cn1或所述第二耦合电容Cn2的另一端接地，以加快所述第一负载电容CL1或所述第二负载电容CL2进行放电，从而实现基于所述电容耦合前馈电路12反馈的反馈系数A，所述电流积分缓冲电路11在相应输出端的负载电容上对所述输入信号Vin进行积分操作，以消除前面信号引起的码间干扰。
作为示例，如图3所示，所述电容耦合前馈电路12包括：
第一耦合电容Cn1、第二耦合电容Cn2 121，分别连接于所述电流积分缓冲电路11的两个输出端，用于在所述时钟信号clk为低电平时，将其两端分别置位到电源电压VDD和预充电耦合电压Vreg，以进行复位操作；在所述时钟信号clk为高电平时，基于延时判决信号d-n，对所述电流积分缓冲电路11进行电容反馈，以向所述电流积分缓冲电路11输出与延时判决信号d-n对应的反馈系数A；
开关选择电路122，连接于所述第一耦合电容Cn1和所述第二耦合电容Cn2，用于在所述时钟信号clk为低电平时，将所述第一耦合电容Cn1和所述第二耦合电容Cn2的另一端置位至所述预充电耦合电压Vreg；在所述时钟信号clk为高电平时，基于所述延时判决信号d-n，将所述第一耦合电容Cn1和所述第二耦合电容Cn2的另一端接地。
具体的，如图3所示，所述开关选择电路122包括第一选择开关K1和第二选择开关K2；其中，
所述第一选择开关K1的第一连接端连接于所述第一耦合电容Cn1的另一端，所述第一选择开关K1的第二连接端接入所述预充电耦合电压Vreg，所述第一选择开关K1的第三连接端接地，所述第一选择开关K1的第一控制端接入所述时钟信号clk，所述第一选择开关K1的第二控制端接入所述延时判决信号d-n；
所述第二选择开关K2的第一连接端连接于所述第二耦合电容Cn2的另一端，所述第二选择开关K2的第二连接端接入所述预充电耦合电压Vreg，所述第二选择开关K2的第三连接端接地，所述第二选择开关K2的第一控制端接入所述时钟信号clk，所述第二选择开关K2的第二控制端接入所述延时判决信号的反相信号
具体的，如图3所示，所述电容耦合前馈电路12还包括：一预充电耦合电压产生电路123，连接于所述开关选择电路122，用于在复位阶段，向所述第一耦合电容Cn1和所述第二耦合电容Cn2的另一端提供所述预充电耦合电压Vreg。可选地，在本实施例中，所述预充电耦合电压产生电路123包括电压域数字模拟转换器。
具体的，所述第一耦合电容Cn1和所述第二耦合电容Cn2的容值可以相同也可以不相同，并且所述第一耦合电容Cn1和所述第二耦合电容Cn2的容值可以根据实际需要进行设置；而所述预充电耦合电压Vreg的大小也可以根据实际需要进行设置。
如图3所示，在所述时钟信号clk为低电平时，所述第一选择开关K1和所述第二选择开关K2在第一控制端(时钟信号clk)的控制下实现第一连接端和第二连接端导通，此时所述第一耦合电容Cn1和所述第二耦合电容Cn2的另一端同时接入所述预充电耦合电压Vreg，也即所述第一耦合电容Cn1和所述第二耦合电容Cn2的两端分别接入所述电源电压VDD和所述预充电耦合电压Vreg，以实现对所述第一耦合电容Cn1和所述第二耦合电容Cn2进行复位操作。在所述时钟信号clk为高电平时，基于所述延时判决信号d-n，所述第一选择开关K1或所述第二选择开关K2在所述第二控制端(延时判决信号d-n)的控制下实现所述第一连接端和所述第三连接端导通，此时所述第一耦合电容Cn1或所述第二耦合电容Cn2的另一端接地，以加快所述第一负载电容CL1或所述第二负载电容CL2进行放电，即通过所述第一耦合电容Cn1或所述第二耦合电容Cn2进行电荷再分配从而引入电压的变化，以实现向所述电流积分缓冲电路11反馈相应的反馈系数A。
如图4所示，本实施例提供一种如上所述判决反馈均衡器的判决反馈方法，所述判决反馈方法包括：
在所述时钟信号clk为低电平时，所述电流积分缓冲电路11将所述电容耦合前馈电路12中耦合电容的一端置位到电源电压VDD，所述电容耦合前馈电路12将所述耦合电容121的另一端置位到预充电耦合电压Vreg，以对所述耦合电容121进行复位操作；
在所述时钟信号clk为高电平时，基于延时判决信号，所述电容耦合前馈电路12中的所述耦合电容121对所述电流积分缓冲电路11进行电容反馈，以向所述电流积分缓冲电路11输出与延时判决信号对应的反馈系数A，所述电流积分缓冲电路11根据所述电容耦合前馈电路12输出的反馈系数A，对输入信号Vin进行积分操作，以消除前面信号引起的码间干扰。
具体为：在时钟信号clk为低电平时，所述第一PMOS管PM1和所述第二PMOS管PM2导通，并对所述第一负载电容CL1和所述第二负载电容CL2充电至所述电源电压VDD；同时通过所述第一选择开关K1和所述第二选择开关K2，所述第一耦合电容Cn1和所述第二耦合电容Cn2的另一端接入所述预充电耦合电压Vreg；此时所述第一耦合电容Cn1和所述第二耦合电容Cn2的两端分别接入所述电源电压VDD和所述预充电耦合电压Vreg，以实现对所述第一耦合电容Cn1和所述第二耦合电容Cn2进行复位操作。在时钟信号clk为高电平时，所述第一PMOS管PM1和所述第二PMOS管PM2关断，基于所述输入信号Vin，所述第一NMOS管NM1和所述第三NMOS管NM3导通或所述第二NMOS管NM2和所述第四NMOS管NM4导通，以对所述第一负载电容CL1或所述第二负载电容CL2进行放电；同时基于所述延时判决信号，所述第一耦合电容Cn1或所述第二耦合电容Cn2的另一端接地，以加快所述第一负载电容CL1或所述第二负载电容CL2进行放电，即通过所述第一耦合电容Cn1或所述第二耦合电容Cn2进行电荷再分配从而引入电压的变化，实现所述电容耦合前馈电路12向所述电流积分缓冲电路11反馈相应的反馈系数A，所述电流积分缓冲电路11根据所述反馈系数A，在相应输出端的负载电容上对所述输入信号Vin进行积分操作，以消除前面信号引起的码间干扰。
作为示例，所述反馈系数A由所述预充电耦合电压Vreg和所述耦合电容Cn的容值决定；所述反馈系数满足如下公式：
其中，A表示为反馈系数，K表示为耦合电容系数，Vreg表示为预充电耦合电压，Cn表示为耦合电容，CL表示为负载电容。
需要注意的是，在所述时钟信号clk为高电平时，基于不同延时判决信号的控制，所述反馈系数A由导通通路中预充电耦合电压Vreg和耦合电容Cn决定。在实际应用中，可根据眼图来调整所述预充电耦合电压Vreg的值和所述耦合电容Cn的值；如预先固定所述预充电耦合电压Vreg的值，通过调整所述耦合电容Cn的值，使得眼图的张开高度最大，此时对应的值即为所述耦合电容Cn的最优值；或者预先固定所述耦合电容Cn的值，通过调整所述预充电耦合电压Vreg的值，使得眼图的张开高度最大，此时对应的值即为所述预充电耦合电压Vreg的最优值。
图5为本实施例所述判决反馈均衡器的工作时序图，如图5所示，在所述时钟信号clk为低电平时(如图中所示RESET阶段)，所述判决反馈均衡器的两个输出端的输出电压包括充电阶段和复位阶段；而在复位阶段，所述输出电压为电源电压VDD。在所述时钟信号clk为高电平时(如图中所示INTEGRATE阶段)，所述第一输出端的输出电压包括第一放电阶段和第二放电阶段；而在第二放电阶段，由于此时所述延时判决信号的到来，其控制所述第一选择开关K1导通，所述第一耦合电容Cn1的另一端接地，从而加快了所述第一负载电容CL1的放电速度，即此阶段所述电容耦合前馈电路向所述电流积分缓冲电路反馈相应反馈系数A，故本实施例所述判决反馈均衡器的单位间隔UI如图中所示，其远大于1/2个时钟周期(本实施例所述单位间隔UI约5/6个时钟周期)，从而大大放宽了DFE反馈回路中的时序要求，使得本实施例所述判决反馈均衡器得以满足更高数据传输速率的要求。
实施例二
如图6所示，本实施例提供一种判决反馈系统，所述判决反馈系统1包括：
如实施例一所述的判决反馈均衡器10，用于消除前面信号对输入信号Vin引起的码间干扰，以输出差分信号；
锁存器20，连接于所述判决反馈均衡器10的输出端，用于对所述判决反馈均衡器10输出的差分信号y(n)进行判决，以向所述系统反馈判决信号Dn；
至少一个延时单元30，串行连接于所述判决反馈均衡器10和所述锁存器20之间，用于对所述判决信号Dn进行延时，以向所述判决反馈均衡器10输出延时判决信号d-1至d-n。
作为示例，所述延时单元20的数量与所述电容耦合前馈电路12的数量相同，并且可根据实际需要进行具体数量的设置。所述延时单元和所述电容耦合前馈电路的数量越多，其消除码间干扰的精度越高。
综上所述，本发明的一种判决反馈均衡器、判决反馈系统及其判决反馈方法，具有以下有益效果：本发明所述判决反馈均衡器，在时钟信号为低电平时，通过将耦合电容的两端分别置位到电源电压和预充电耦合电压，以对所述耦合电容进行复位操作；在时钟信号为高电平时，所述耦合电容对所述电流积分缓冲电路进行电容反馈，以输出与延时判决信号对应的反馈系数，所述电流积分缓冲电路根据所述反馈系数，在输出节点的负载电容上对输入信号进行积分操作，以消除前面信号引起的码间干扰。本发明所述判决反馈均衡器在消除前面信号引起的码间干扰的同时，更实现了大大放宽了DFE反馈回路中的时序要求。本发明还通过电流积分缓冲电路消除流过负载电阻的电流以实现降低功耗。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种判决反馈均衡器，其特征在于，所述均衡器包括：电流积分缓冲电路，及连接于所述电流积分缓冲电路输出端的至少一个电容耦合前馈电路；其中，
所述电流积分缓冲电路用于在时钟信号为低电平时，将所述电容耦合前馈电路中耦合电容的一端置位到电源电压；在所述时钟信号为高电平时，根据所述电容耦合前馈电路输出的反馈系数，对输入信号进行积分操作，以消除前面信号引起的码间干扰；
所述电容耦合前馈电路用于在时钟信号为低电平时，将所述耦合电容的另一端置位到预充电耦合电压；在所述时钟信号为高电平时，基于延时判决信号，所述电容耦合前馈电路中的所述耦合电容对所述电流积分缓冲电路进行电容反馈，以向所述电流积分缓冲电路输出与延时判决信号对应的反馈系数。
2.根据权利要求1所述的判决反馈均衡器，其特征在于，所述电流积分缓冲电路包括：第一PMOS管、第二PMOS管、第一负载电容、第二负载电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、负载电阻、第一电流源和第二电流源；其中，
所述第一PMOS管的栅极端与所述第二PMOS管的栅极端连接、同时与所述时钟信号连接，所述第一PMOS管的源极端与所述第二PMOS管的源极端连接、同时接入所述电源电压，所述第一PMOS管的漏极端与所述第一负载电容的一端连接、同时作为所述电流积分缓冲电路的第一输出端，所述第一负载电容的另一端接地，所述第二PMOS管的漏极端与所述第二负载电容的一端连接、同时作为所述电流积分缓冲电路的第二输出端，所述第二负载电容的另一端接地；
所述第一NMOS管的栅极端接入所述输入信号，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端连接，所述第一NMOS管的源极端与所述负载电阻的一端连接、同时与所述第三NMOS管的漏极端连接；
所述第二NMOS管的栅极端接入所述输入信号的反相信号，所述第二NMOS管的漏极端与所述第二PMOS管的漏极端连接，所述第二NMOS管的源极端与所述负载电阻的另一端连接、同时与所述第四NMOS管的漏极端连接；
所述第三NMOS管的栅极端接入所述时钟信号，所述第三NMOS管的源极端接入所述第一电流源的正极端，所述第一电流源的负极端接地；
所述第四NMOS管的栅极端接入所述时钟信号，所述第四NMOS管的源极端接入所述第二电流源的正极端，所述第二电流源的负极端接地。
3.根据权利要求1所述的判决反馈均衡器，其特征在于，所述电容耦合前馈电路包括：
第一耦合电容、第二耦合电容，分别连接于所述电流积分缓冲电路的两个输出端，用于在所述时钟信号为低电平时，将其两端分别置位到电源电压和预充电耦合电压，以进行复位操作；在所述时钟信号为高电平时，基于延时判决信号，对所述电流积分缓冲电路进行电容反馈，以向所述电流积分缓冲电路输出与延时判决信号对应的反馈系数；
开关选择电路，连接于所述第一耦合电容和所述第二耦合电容，用于在所述时钟信号为低电平时，将所述第一耦合电容和所述第二耦合电容的另一端置位至所述预充电耦合电压；在所述时钟信号为高电平时，基于所述延时判决信号，将所述第一耦合电容和所述第二耦合电容的另一端接地。
4.根据权利要求3所述的判决反馈均衡器，其特征在于，所述开关选择电路包括第一选择开关和第二选择开关；其中，
所述第一选择开关的第一连接端连接于所述第一耦合电容的另一端，所述第一选择开关的第二连接端接入所述预充电耦合电压，所述第一选择开关的第三连接端接地，所述第一选择开关的第一控制端接入所述时钟信号，所述第一选择开关的第二控制端接入所述延时判决信号；
所述第二选择开关的第一连接端连接于所述第二耦合电容的另一端，所述第二选择开关的第二连接端接入所述预充电耦合电压，所述第二选择开关的第三连接端接地，所述第二选择开关的第一控制端接入所述时钟信号，所述第二选择开关的第二控制端接入所述延时判决信号的反相信号。
5.根据权利要求3或4所述的判决反馈均衡器，其特征在于，所述电容耦合前馈电路还包括：一预充电耦合电压产生电路，连接于所述开关选择电路，用于在复位阶段，向所述第一耦合电容和所述第二耦合电容的另一端提供所述预充电耦合电压。
6.根据权利要求5所述的判决反馈均衡器，其特征在于，所述预充电耦合电压产生电路包括电压域数字模拟转换器。
7.一种如权利要求1至6任一项所述的判决反馈均衡器的判决反馈方法，其特征在于，所述判决反馈方法包括：
在所述时钟信号为低电平时，所述电流积分缓冲电路将所述电容耦合前馈电路中耦合电容的一端置位到电源电压，所述电容耦合前馈电路将所述耦合电容的另一端置位到预充电耦合电压，以对所述耦合电容进行复位操作；
在所述时钟信号为高电平时，基于延时判决信号，所述电容耦合前馈电路中的所述耦合电容对所述电流积分缓冲电路进行电容反馈，以向所述电流积分缓冲电路输出与延时判决信号对应的反馈系数，所述电流积分缓冲电路根据所述电容耦合前馈电路输出的反馈系数，对输入信号进行积分操作，以消除前面信号引起的码间干扰。
8.根据权利要求7所述的判决反馈方法，其特征在于，所述反馈系数由所述预充电耦合电压和所述耦合电容的容值决定；所述反馈系数满足如下公式：
其中，A表示为反馈系数，K表示为耦合电容系数，Vreg表示为预充电耦合电压，Cn表示为耦合电容，CL表示为负载电容。
9.一种判决反馈系统，其特征在于，所述判决反馈系统包括：
如权利要求1至6任一项所述的判决反馈均衡器；
锁存器，连接于所述判决反馈均衡器的输出端，用于对所述判决反馈均衡器输出的差分信号进行判决，以向所述系统反馈判决信号；
至少一个延时单元，串行连接于所述判决反馈均衡器和所述锁存器之间，用于对所述判决信号进行延时，以向所述判决反馈均衡器输出延时判决信号。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109831257A (zh) * 2019-02-13 2019-05-31 深圳市傲科光电子有限公司 一种pam-n cdr电路及其控制方法
CN113992486A (zh) * 2021-10-27 2022-01-28 西安微电子技术研究所 一种自适应双标分量极值对比判决反馈均衡电路
CN115001591A (zh) * 2022-05-25 2022-09-02 西安交通大学 一种100g以上相干光检测用高速模拟复用器
WO2024055394A1 (zh) * 2022-09-15 2024-03-21 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7539243B1 (en) * 2008-03-31 2009-05-26 International Business Machines Corporation Method and system for low-power integrating decision feedback equalizer with fast switched-capacitor feed forward path
CN102801667A (zh) * 2011-05-26 2012-11-28 北京大学 一种用于高速串行接口中的电流积分型判决反馈均衡器
US20120313703A1 (en) * 2011-06-10 2012-12-13 International Business Machines Corporation Restoring output common-mode of amplifier via capacitive coupling
CN103259497A (zh) * 2012-02-17 2013-08-21 国际商业机器公司 电流积分放大器电路、m接头dfe电路以及半导体集成电路芯片
CN103259508A (zh) * 2012-02-17 2013-08-21 国际商业机器公司 具有可调有峰函数的模拟信号电流积分器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7539243B1 (en) * 2008-03-31 2009-05-26 International Business Machines Corporation Method and system for low-power integrating decision feedback equalizer with fast switched-capacitor feed forward path
CN102801667A (zh) * 2011-05-26 2012-11-28 北京大学 一种用于高速串行接口中的电流积分型判决反馈均衡器
US20120313703A1 (en) * 2011-06-10 2012-12-13 International Business Machines Corporation Restoring output common-mode of amplifier via capacitive coupling
CN103259497A (zh) * 2012-02-17 2013-08-21 国际商业机器公司 电流积分放大器电路、m接头dfe电路以及半导体集成电路芯片
CN103259508A (zh) * 2012-02-17 2013-08-21 国际商业机器公司 具有可调有峰函数的模拟信号电流积分器
US20130215954A1 (en) * 2012-02-17 2013-08-22 International Business Machines Corporation Analog signal current integrators with tunable peaking function

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109831257A (zh) * 2019-02-13 2019-05-31 深圳市傲科光电子有限公司 一种pam-n cdr电路及其控制方法
CN113992486A (zh) * 2021-10-27 2022-01-28 西安微电子技术研究所 一种自适应双标分量极值对比判决反馈均衡电路
CN113992486B (zh) * 2021-10-27 2023-05-12 西安微电子技术研究所 一种自适应双标分量极值对比判决反馈均衡电路
CN115001591A (zh) * 2022-05-25 2022-09-02 西安交通大学 一种100g以上相干光检测用高速模拟复用器
CN115001591B (zh) * 2022-05-25 2023-08-04 西安交通大学 一种100g以上相干光检测用高速模拟复用器
WO2024055394A1 (zh) * 2022-09-15 2024-03-21 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置

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