CN113992486B - 一种自适应双标分量极值对比判决反馈均衡电路 - Google Patents

Abstract

本发明一种自适应双标分量极值对比判决反馈均衡电路，包括两抽头滤波器、阈值自适应单元、比较电路、时延单元、双标幅值均衡判决电路、系数更新单元和缓冲器；两抽头滤波器的输入端用于接收输入信号VIN，两抽头滤波器的输出端分别连接阈值自适应单元的输入端和比较电路的输入端，比较电路的输出端分别连接时延单元的输入端、双标幅值均衡判决电路的输入端和缓冲器的输入端，缓冲器用于输出信号VOUT；时延单元的输出端和阈值自适应单元的输出端均连接双标幅值均衡判决电路的输入端，双标幅值均衡判决电路的输出端连接系数更新单元的输入端，系数更新单元的输出端反馈连接两抽头滤波器的输入端。降低信号传输误码率，优化判决反馈均衡电路设计结构。

Description

一种自适应双标分量极值对比判决反馈均衡电路

技术领域

本发明属于半导体集成电路技术领域，具体属于一种自适应双标分量极值对比判决反馈均衡电路。

背景技术

集成电路工艺制程的不断发展，晶体管特征尺寸持续缩小，过去几十年处理器性能和主频呈现指数增长，而同时期总线频率的增长速度相对较慢。这就导致了由时钟频率表征的CPU内核性能和由总线频率表征的CPU可用带宽之间的差距在不断扩大。尽管多级片内和片外缓存和直接集成的存储控制器有助于缓解处理器的数据处理需求与总线所能提供数据能力间的矛盾，却无助于改进处理器和外设芯片间的连接或多处理器(MP)系统中多个处理器间的连接。现代的高性能计算系统和网络存储系统需要更高速率的数据传送，使得互连结构成为高速运算和处理系统的瓶颈。

高速信号在信道传输的过程中，由于信道的低通特性，会产生信号高频分量衰减、码间干扰等问题，造成高速信号传输的接收端信号质量下降，信号眼图高度降低、宽度窄化，信号传输误码率增加。因此，高速信号传输必须采用信道均衡技术提升信号的传输质量，确保信号可以被信道链路接收端正确识别。目前，常用的高速信号信道均衡技术包括前向反馈均衡技术、连续时间线性均衡技术和判决反馈均衡技术等。传统的判决反馈均衡技术算法比较复杂且实现繁琐，其需要较大的面积和功耗。

发明内容

为了解决现有技术中存在的问题，本发明提供一种自适应双标分量极值对比判决反馈均衡电路，其目的是进一步提升接收端信号质量，降低信号传输误码率，优化自适应判决反馈均衡电路设计结构。

为实现上述目的，本发明提供如下技术方案：

一种自适应双标分量极值对比判决反馈均衡电路，包括两抽头滤波器、阈值自适应单元、比较电路、时延单元、双标幅值均衡判决电路、系数更新单元和缓冲器；

所述两抽头滤波器的输入端用于接收输入信号VIN，两抽头滤波器的输出端分别连接阈值自适应单元的输入端和比较电路的输入端，所述比较电路的输出端分别连接时延单元的输入端、双标幅值均衡判决电路的输入端和缓冲器的输入端，缓冲器用于输出信号VOUT；

所述时延单元的输出端和阈值自适应单元的输出端均连接双标幅值均衡判决电路的输入端，所述双标幅值均衡判决电路的输出端连接系数更新单元的输入端，所述系数更新单元的输出端反馈连接两抽头滤波器的输入端。

优选的，所述双标幅值均衡判决电路包括依次连接的双标条件判决模块、锁存模块和比较运算模块；

所述双标条件判决模块用于接收阈值自适应单元、比较电路和时延单元的信号，并识别信号，输出信号状态；

所述锁存模块用于接受双标条件判决模块输出的信号状态，依据信号状态调整输出信号的电平；

所述比较运算模块用于比较锁存模块输出的电平，最终输出系数更新使能信号con。

进一步的，所述双标条件判决模块对相邻的四个输入数据xn+1、xn、xn-1和xn-2的状态进行判决，输出信号a1和a2、b1和b2、c1和c2、d1和d2；每种输出信号的状态包括00、01和10，分别对应保持、锁存1和锁存0三种工作模式。

进一步的，所述锁存模块接受双标条件判决模块输出的信号状态，分别输出Vo1、Vo2、Vo3和Vo4四种输出信号；

当a1和a2输出00时，输出信号Vo1保持状态；当a1和a2输出“01”时，输出信号Vo1为高电平“1”；当a1和a2输出“10”时，输出信号Vo1为低电平“0”；

当b1和b2输出00时，输出信号Vo2保持状态；当b1和b2输出“01”时，输出信号Vo2为高电平“1”；当b1和b2输出“10”时，输出信号Vo2为低电平“0”；

当c1和c2输出00时，输出信号Vo3保持状态；当c1和c2输出“01”时，输出信号Vo3为高电平“1”；当c1和c2输出“10”时，输出信号Vo3为低电平“0”；

当d1和d2输出00时，输出信号Vo4保持状态；当d1和d2输出“01”时，输出信号Vo4为高电平“1”；当d1和d2输出“10”时，输出信号Vo4为低电平“0”。

进一步的，所述比较运算模块比较运算Vo1、Vo2、Vo3和Vo4四种输出信号，输出系数更新使能信号con；

当Vo1与Vo2同时为高电平“1”或Vo3与Vo4同时为高电平“1”时，使能信号con输出高电平“1”；其它情况，输出使能信号con输出低电平“0”。

进一步的，所述双标条件判决模块包括11个反相器、14个二输入与门、4个二输入或非门；

双标条件判决模块的输入端分别与阈值自适应单元的输出信号vp和vn、比较电路的输出信号xn+1、时延单元的输出信号xn、xn-1、xn-2相连；

比较电路的输出信号xn+1分别与二输入与门and9的输入端a和反相器inv4的输入端a相连；

时延单元的输出信号xn分别与反相器inv1的输入端a、反相器inv2的输入端a、二输入与门and3的输入端a和二输入与门and4的输入端a相连；

时延单元的输出信号xn-1分别与二输入与门and1的输入端b、反相器inv3的输入端a、二输入与门and3的输入端b和反相器inv5的输入端a相连；

时延单元的输出信号xn-2分别与二输入与门and5的输入端b、反相器inv6的输入端a、二输入与门and7的输入端b和反相器inv7的输入端a相连；

阈值自适应单元的输出信号vn分别与二输入与门and11的输入端b和二输入与门and12的输入端b相连；

阈值自适应单元的输出信号vp分别与二输入与门and13的输入端b和二输入与门and14的输入端b相连；

反相器inv1的输出端y和二输入与门and1的输入端a相连，二输入与门and1的输出端y和二输入与门and5的输入端a相连，二输入与门and5的输出端y和二输入与门and9的输入端b相连，二输入与门and9的输出端y分别和反相器inv8的输入端a、二输入与门and11的输入端a相连，反相器inv8的输出端y和二输入或非门nor1的输入端a相连，二输入或非门nor1的输出端a1与锁存模块的输入端相连，二输入与门and11的输出端y和二输入或非门nor1的输入端b、锁存模块的输入端相连；

反相器inv2的输出端y和二输入与门and2的输入端a相连，反相器inv3的输出端y和二输入与门and2的输入端b相连，反相器inv6的输出端y和二输入与门and2的输入端b相连，二输入与门and6的输出端y分别和反相器inv9的输入端a、二输入与门and12的输入端a相连，反相器inv9的输出端y和二输入或非门nor2的输入端a相连，二输入或非门nor2的输出端b1与锁存模块的输入端相连，二输入与门and12的输出端y和二输入或非门nor2的输入端b、锁存模块的输入端相连；

二输入与门and3的输出端y和二输入与门and7的输入端a相连，二输入与门and7的输出端y分别和反相器inv10的输入端a、二输入与门and13的输入端a相连，反相器inv10的输出端y和二输入或非门nor3的输入端a相连，二输入或非门nor3的输出端c1与锁存模块的输入端相连，二输入与门and13的输出端y和二输入或非门nor3的输入端b、锁存模块的输入端相连；

反相器inv4的输出端y和二输入与门and10的输入端a相连，二输入与门and4的输出端y和二输入与门and8的输入端a相连，反相器inv5的输出端y和二输入与门and4的输入端b相连，反相器inv7的输出端y和二输入与门and8的输入端b相连，二输入与门and8的输出端y和二输入与门and10的输入端b相连，二输入与门and10的输出端y分别和反相器inv11的输入端a、二输入与门and14的输入端a相连，反相器inv11的输出端y和二输入或非门nor4的输入端a相连，二输入或非门nor4的输出端d1与锁存模块的输入端相连，二输入与门and14的输出端y和二输入或非门nor4的输入端b、锁存模块的输入端相连。

进一步的，所述锁存模块包括4个SR锁存器和2个反相器；

SR锁存器latch1的输入端R与双标条件判决模块的输出信号a1相连，SR锁存器latch1的输入端S与双标条件判决模块的输出信号a2相连，SR锁存器latch1的输出端Q与反相器12的输入端a相连，反相器12的输出端Vo1与比较运算模块的输入端相连；

SR锁存器latch2的输入端R与双标条件判决模块的输出信号b1相连，SR锁存器latch2的输入端S与双标条件判决模块的输出信号b2相连，SR锁存器latch2的输出端Vo2与比较运算模块的输入端相连；

SR锁存器latch3的输入端R与双标条件判决模块的输出信号c1相连，SR锁存器latch3的输入端S与双标条件判决模块的输出信号c2相连，SR锁存器latch3的输出端Q与反相器13的输入端a相连，反相器13的输出端Vo3与比较运算模块的输入端相连；

SR锁存器latch4的输入端R与双标条件判决模块的输出信号d1相连，SR锁存器latch4的输入端S与双标条件判决模块的输出信号d2相连，SR锁存器latch4的输出端Vo4与比较运算模块的输入端相连。

进一步的，所述比较运算模块包括2个二输入与门和1个二输入或门；

二输入与门and15的输入端a和锁存模块的输出端Vo1相连，二输入与门and15的输入端b和锁存模块的输出端Vo2相连，二输入与门and15的输出端y和二输入或门or1的输入端a相连；

二输入与门and16的输入端a和锁存模块的输出端Vo3相连，二输入与门and16的输入端b和锁存模块的输出端Vo4相连，二输入与门and16的输出端y和二输入或门or1的输入端b相连，二输入或门or1的输出端y和系数更新使能信号con相连。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供一种自适应双标分量极值对比判决反馈均衡电路，通过判决反馈阈值跟踪电路，进一步考虑高速信号传输过程中信号前标分量对当前传输信号质量的影响，综合兼顾前标分量和后标分量共同影响的因素，对比当前传输信号经判决反馈均衡电路补偿后，其正向最大补偿后幅值与反向最大补偿后幅值的大小，获得双标分量在两种情况下均衡滤波器对输入信号的补偿情况：当判决反馈均衡正向最大补偿后幅值绝对值小于反向最大补偿后幅值绝对值时，需要增加均衡滤波器系数的绝对值；当判决反馈均衡正向最大补偿后幅值绝对值大于反向最大补偿后幅值绝对值时，需要减小均衡滤波器系数的绝对值。最终，在考虑双标分量共同影响的前提下，确保当前传输信号正向最大补偿后幅值绝对值与反向最大补偿后幅值绝对值近似相等，实现判决反馈滤波器系数达到最优。本发明的一种自适应双标分量极值对比判决反馈均衡电路，基于判决反馈阈值跟踪电路，综合考虑高速信号传输过程中信号前标分量和后标分量对当前传输信号质量的影响，通过对比正向最大补偿后幅值与反向最大补偿后幅值的大小，实现判决反馈均衡滤波器系数的调整，更加精准的实现滤波器系数的实时调整，均衡算法简单，电路结构实现容易。

附图说明

图1为本发明一种自适应判决反馈均衡电路结构示意图；

图2为本发明双标幅值均衡判决电路615的方框图；

图3为本发明双标幅值均衡判决电路615的波形示意图；

图4为本发明双标幅值均衡判决电路615的结构图。

图中：611为两抽头滤波器；612为阈值自适应单元；613为比较电路；614为时延单元；615为双标幅值均衡判决电路；616为系数更新单元；617为缓冲器；621为双标条件判决模块；622为锁存模块；623为比较运算模块。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种自适应双标分量极值对比判决反馈均衡电路，两抽头滤波器611、阈值自适应单元612、比较电路613、时延单元614、双标幅值均衡判决电路615、系数更新单元616和缓冲器617。

两抽头滤波器611的输入端用于接收输入信号VIN，两抽头滤波器611的输出端分别连接阈值自适应单元612的输入端和比较电路613的输入端，比较电路613的输出端分别连接时延单元614的输入端、双标幅值均衡判决电路615的输入端和缓冲器617的输入端，缓冲器617用于输出信号VOUT。

时延单元614的输出端和阈值自适应单元612的输出端均连接双标幅值均衡判决电路615的输入端，双标幅值均衡判决电路615的输出端连接系数更新单元616的输入端，系数更新单元616的输出端反馈连接两抽头滤波器611的输入端。

本发明的一种自适应双标分量极值对比判决反馈均衡电路，基于判决反馈阈值跟踪电路，进一步考虑高速信号传输过程中信号前标分量对当前传输信号质量的影响，综合兼顾前标分量和后标分量共同影响的因素，对比当前传输信号经判决反馈均衡电路补偿后，其正向最大补偿后幅值与反向最大补偿后幅值的大小，获得双标分量在两种情况下均衡滤波器对输入信号的补偿情况：当判决反馈均衡正向最大补偿后幅值绝对值小于反向最大补偿后幅值绝对值时，需要增加均衡滤波器系数的绝对值；当判决反馈均衡正向最大补偿后幅值绝对值大于反向最大补偿后幅值绝对值时，需要减小均衡滤波器系数的绝对值。最终，在考虑双标分量共同影响的前提下，确保当前传输信号正向最大补偿后幅值绝对值与反向最大补偿后幅值绝对值近似相等，实现判决反馈滤波器系数达到最优。

本发明的一种自适应双标分量极值对比判决反馈均衡电路，基于判决反馈阈值跟踪电路，综合考虑高速信号传输过程中信号前标分量和后标分量对当前传输信号质量的影响，通过对比正向最大补偿后幅值与反向最大补偿后幅值的大小，实现判决反馈均衡滤波器系数的调整。该电路包括双标条件判决模块621、锁存模块622和比较运算模块623。

阈值自适应单元612的输出信号vp和vn、比较电路613的输出信号xn+1、时延单元614的输出信号xn、xn-1、xn-2与双标条件判决模块621的输入端相连，双标条件判决模块621的输出信号a1、a2、b1、b2、c1、c2、d1和d2与锁存模块622的输入端相连，锁存模块622的输出信号Vo1、Vo2、Vo3和Vo4与比较运算模块623的输入端相连，比较运算模块623输出信号con。

实施例

如图1所示，一种自适应判决反馈均衡电路包括两抽头滤波器611、阈值自适应单元612、比较电路613、时延单元614、双标幅值均衡判决电路615、系数更新616和缓冲器617。

接收器输入信号VIN、系数更新616输出信号h1和h2分别与两抽头滤波器611的输入端相连，两抽头滤波器611的输出信号分别与阈值自适应单元612、比较电路613的输入端相连，阈值自适应单元612的输出信号vp和vn、比较电路613的输出信号xn+1、时延单元614的输出信号xn、xn-1和xn-2分别与双标幅值均衡判决电路615的输入端相连，比较电路613的输出信号与缓冲器617的输入端相连，双标幅值均衡判决电路615的输出端con与系数更新616的输入端相连，缓冲器617输出信号VOUT。

如图2所示，本发明自适应双标分量极值对比判决反馈均衡电路包括双标条件判决模块621、锁存模块622和比较运算模块623。

阈值自适应单元612的输出信号vp和vn、比较电路613的输出信号xn+1、时延单元614的输出信号xn、xn-1、xn-2与双标条件判决模块621的输入端相连，双标条件判决模块621的输出信号a1、a2、b1、b2、c1、c2、d1和d2与锁存模块622的输入端相连，锁存模块622的输出信号Vo1、Vo2、Vo3和Vo4与比较运算模块623的输入端相连，比较运算模块623输出信号con。

如图4所示，双标条件判决模块621包含11个反相器、14个二输入与门、4个二输入或非门；双标条件判决模块621的输入端分别与阈值自适应单元612的输出信号vp和vn、比较电路613的输出信号xn+1、时延单元614的输出信号xn、xn-1、xn-2相连，比较电路613的输出信号xn+1分别与二输入与门and9的输入端a、二输入与门and10的输入端a相连，时延单元614的输出信号xn分别与反相器inv1的输入端a、反相器inv2的输入端a、二输入与门and3的输入端a和二输入与门and4的输入端a相连，时延单元614的输出信号xn-1分别与二输入与门and1的输入端b、反相器inv3的输入端a、二输入与门and3的输入端b和反相器inv5的输入端a相连，时延单元614的输出信号xn-2分别与二输入与门and5的输入端b、反相器inv6的输入端a、二输入与门and7的输入端b和反相器inv7的输入端a相连，阈值自适应单元612的输出信号vn分别与二输入与门and11的输入端b和二输入与门and12的输入端b相连，阈值自适应单元612的输出信号vp分别与二输入与门and13的输入端b和二输入与门and14的输入端b相连；反相器inv1的输出端y和二输入与门and1的输入端a相连，二输入与门and1的输出端y和二输入与门and5的输入端a相连，二输入与门and5的输出端y和二输入与门and9的输入端b相连，二输入与门and9的输出端y分别和反相器inv8的输入端a、二输入与门and11的输入端a相连，反相器inv8的输出端y和二输入或非门nor1的输入端a相连，二输入或非门nor1的输出端a1与锁存模块622的输入端相连，二输入与门and11的输出端y和二输入或非门nor1的输入端b、锁存模块622的输入端相连；反相器inv2的输出端y和二输入与门and2的输入端a相连，反相器inv3的输出端y和二输入与门and2的输入端b相连，反相器inv6的输出端y和二输入与门and2的输入端b相连，二输入与门and6的输出端y分别和反相器inv9的输入端a、二输入与门and12的输入端a相连，反相器inv9的输出端y和二输入或非门nor2的输入端a相连，二输入或非门nor2的输出端b1与锁存模块622的输入端相连，二输入与门and12的输出端y和二输入或非门nor2的输入端b、锁存模块622的输入端相连；二输入与门and3的输出端y和二输入与门and7的输入端a相连，二输入与门and7的输出端y分别和反相器inv10的输入端a、二输入与门and13的输入端a相连，反相器inv10的输出端y和二输入或非门nor3的输入端a相连，二输入或非门nor3的输出端c1与锁存模块622的输入端相连，二输入与门and13的输出端y和二输入或非门nor3的输入端b、锁存模块622的输入端相连；反相器inv4的输出端和二输入与门and10的输入端a相连，二输入与门and4的输出端和二输入与门and8的输入端a相连，反相器inv5的输出端和二输入与门and4的输入端b相连，反相器inv7的输出端y和二输入与门and8的输入端b相连，二输入与门and8的输出端y和二输入与门and10的输入端b相连，二输入与门and10的输出端y分别和反相器inv11的输入端a、二输入与门and14的输入端a相连，反相器inv11的输出端y和二输入或非门nor4的输入端a相连，二输入或非门nor4的输出端d1与锁存模块622的输入端相连，二输入与门and14的输出端y和二输入或非门nor4的输入端b、锁存模块622的输入端相连；

如图4所示，锁存模块622包括4个SR锁存器和2个反相器：SR锁存器latch1的输入端R与双标条件判决模块的输出信号a1相连，SR锁存器latch1的输入端S与双标条件判决模块的输出信号a2相连，SR锁存器latch1的输出端Q与反相器12的输入端a相连，反相器12的输出端Vo1与比较运算模块的输入端相连；SR锁存器latch2的输入端R与双标条件判决模块的输出信号b1相连，SR锁存器latch2的输入端S与双标条件判决模块的输出信号b2相连，SR锁存器latch2的输出端Vo2与比较运算模块的输入端相连；SR锁存器latch3的输入端R与双标条件判决模块的输出信号c1相连，SR锁存器latch3的输入端S与双标条件判决模块的输出信号c2相连，SR锁存器latch3的输出端Q与反相器13的输入端a相连，反相器13的输出端Vo3与比较运算模块的输入端相连；SR锁存器latch4的输入端R与双标条件判决模块的输出信号d1相连，SR锁存器latch4的输入端S与双标条件判决模块的输出信号d2相连，SR锁存器latch4的输出端Vo4与比较运算模块的输入端相连；

如图4所示，比较运算模块623包括2个二输入与门和1个二输入或门：二输入与门and15的输入端a和锁存模块622的输出端Vo1相连，二输入与门and15的输入端b和锁存模块622的输出端Vo2相连，二输入与门and15的输出端y和二输入或门or1的输入端a相连；二输入与门and16的输入端a和锁存模块622的输出端Vo3相连，二输入与门and16的输入端b和锁存模块622的输出端Vo4相连，二输入与门and16的输出端y和二输入或门or1的输入端b相连，二输入或门or1的输出端y和系数更新使能信号con相连；

该自适应双标分量极值对比判决反馈均衡电路工作原理如下：

1双标条件判决模块621工作原理：该模块对最新相邻的四个输入数据xn+1、xn、xn-1和xn-2的状态进行判决，根据四个输入数据的不同状态，信号a1和a2共有三种输出状态组合：“00”，“01”，“10”，分别对应保持、锁存1和锁存0三种工作模式。针对四个输入数据的不同状态，信号b1和b2、信号c1和c2、信号d1和d2同样分别对应“00”、“01”和“10”三种状态。

2锁存模块622工作原理：该模块包含四个SR锁存器，当a1和a2输出00时，输出信号Vo1保持状态；当a1和a2输出“01”时，输出信号Vo1为高电平“1”；当a1和a2输出“10”时，输出信号Vo1为低电平“0”。当b1和b2输出00时，输出信号Vo2保持状态；当b1和b2输出“01”时，输出信号Vo2为高电平“1”；当b1和b2输出“10”时，输出信号Vo2为低电平“0”。当c1和c2输出00时，输出信号Vo3保持状态；当c1和c2输出“01”时，输出信号Vo3为高电平“1”；当c1和c2输出“10”时，输出信号Vo3为低电平“0”。当d1和d2输出00时，输出信号Vo4保持状态；当d1和d2输出“01”时，输出信号Vo4为高电平“1”；当d1和d2输出“10”时，输出信号Vo4为低电平“0”。

3比较运算模块623工作原理：该模块通过比较运算Vo1、Vo2、Vo3和Vo4四个信号，最终输出系数更新使能信号con。当Vo1与Vo2同时为高电平“1”或Vo3与Vo4同时为高电平“1”时，使能信号con输出高电平“1”；其它情况，输出使能信号con输出低电平“0”。

4保持工作模式：当最新相邻的四个输入数据xn+1、xn、xn-1和xn-2的状态不满足特定要求时，双标条件判决模块621处于保持工作模式，使能信号con输出状态不变。

5更新工作模式：当最新相邻的四个输入数据xn+1、xn、xn-1和xn-2的状态不满足特定要求时，双标条件判决模块621处于更新工作模式，根据不同的情况，输出使能信号con状态可能发生变化。

Claims (7)

1.一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，包括两抽头滤波器（611）、阈值自适应单元（612）、比较电路（613）、时延单元（614）、双标幅值均衡判决电路（615）、系数更新单元（616）和缓冲器（617）；

所述两抽头滤波器（611）的输入端用于接收输入信号VIN，两抽头滤波器（611）的输出端分别连接阈值自适应单元（612）的输入端和比较电路（613）的输入端，所述比较电路（613）的输出端分别连接时延单元（614）的输入端、双标幅值均衡判决电路（615）的输入端和缓冲器（617）的输入端，缓冲器（617）用于输出信号VOUT；

所述时延单元（614）的输出端和阈值自适应单元（612）的输出端均连接双标幅值均衡判决电路（615）的输入端，所述双标幅值均衡判决电路（615）的输出端连接系数更新单元（616）的输入端，所述系数更新单元（616）的输出端反馈连接两抽头滤波器（611）的输入端；

所述双标幅值均衡判决电路（615）包括依次连接的双标条件判决模块（621）、锁存模块（622）和比较运算模块（623）；

所述双标条件判决模块（621）用于接收阈值自适应单元（612）、比较电路（613）和时延单元（614）的信号，并识别信号，输出信号状态；

所述锁存模块（622）用于接受双标条件判决模块（621）输出的信号状态，依据信号状态调整输出信号的电平；

所述比较运算模块（623）用于比较锁存模块（622）输出的电平，最终输出系数更新使能信号con。

2. 根据权利要求1所述的一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，所述双标条件判决模块（621）对相邻的四个输入数据xn+1、xn、xn-1和xn-2的状态进行判决，输出信号a1和a2 、b1和b2、c1和c2、d1和d2；每种输出信号的状态包括00、01和10，分别对应保持、锁存1和锁存0三种工作模式。

3. 根据权利要求2所述的一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，所述锁存模块（622）接受双标条件判决模块（621）输出的信号状态，分别输出Vo1、 Vo2、Vo3 和Vo4四种输出信号；

当a1和a2输出00时，输出信号Vo1保持状态；当a1和a2输出“01”时，输出信号Vo1为高电平“1”；当a1和a2输出“10”时，输出信号Vo1为低电平“0”；

当b1和b2输出00时，输出信号Vo2保持状态；当b1和b2输出“01”时，输出信号Vo2为高电平“1”；当b1和b2输出“10”时，输出信号Vo2为低电平“0”；

当c1和c2输出00时，输出信号Vo3保持状态；当c1和c2输出“01”时，输出信号Vo3为高电平“1”；当c1和c2输出“10”时，输出信号Vo3为低电平“0”；

当d1和d2输出00时，输出信号Vo4保持状态；当d1和d2输出“01”时，输出信号Vo4为高电平“1”；当d1和d2输出“10”时，输出信号Vo4为低电平“0”。

4.根据权利要求3所述的一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，所述比较运算模块（623）比较运算Vo1、Vo2、Vo3和Vo4四种输出信号，输出系数更新使能信号con；

当Vo1与Vo2同时为高电平“1”或Vo3与Vo4同时为高电平“1”时，使能信号con输出高电平“1”；其它情况，输出使能信号con输出低电平“0”。

5.根据权利要求1所述的一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，所述双标条件判决模块（621）包括11个反相器、14个二输入与门、4个二输入或非门；

双标条件判决模块（621）的输入端分别与阈值自适应单元（612）的输出信号vp和vn、比较电路（613）的输出信号xn+1、时延单元（614）的输出信号xn、xn-1、xn-2相连；

比较电路（613）的输出信号xn+1分别与二输入与门and9的输入端a和反相器inv4的输入端a相连；

时延单元（614）的输出信号xn分别与反相器inv1的输入端a、反相器inv2的输入端a、二输入与门and3的输入端a和二输入与门and4的输入端a相连；

时延单元（614）的输出信号xn-1分别与二输入与门and1的输入端b、反相器inv3的输入端a、二输入与门and3的输入端b和反相器inv5的输入端a相连；

时延单元（614）的输出信号xn-2分别与二输入与门and5的输入端b、反相器inv6的输入端a、二输入与门and7的输入端b和反相器inv7的输入端a相连；

阈值自适应单元（612）的输出信号vn分别与二输入与门and11的输入端b和二输入与门and12的输入端b相连；

阈值自适应单元（612）的输出信号vp分别与二输入与门and13的输入端b和二输入与门and14的输入端b相连；

反相器inv1的输出端y和二输入与门and1的输入端a相连，二输入与门and1的输出端y和二输入与门and5的输入端a相连，二输入与门and5的输出端y和二输入与门and9的输入端b相连，二输入与门and9的输出端y分别和反相器inv8的输入端a、二输入与门and11的输入端a相连，反相器inv8的输出端y和二输入或非门nor1的输入端a相连，二输入或非门nor1的输出端a1与锁存模块（622）的输入端相连，二输入与门and11的输出端y和二输入或非门nor1的输入端b、锁存模块（622）的输入端相连；

反相器inv2的输出端y和二输入与门and2的输入端a相连，反相器inv3的输出端y和二输入与门and2的输入端b相连，反相器inv6的输出端y和二输入与门and2的输入端b相连，二输入与门and6的输出端y分别和反相器inv9的输入端a、二输入与门and12的输入端a相连，反相器inv9的输出端y和二输入或非门nor2的输入端a相连，二输入或非门nor2的输出端b1与锁存模块（622）的输入端相连，二输入与门and12的输出端y和二输入或非门nor2的输入端b、锁存模块（622）的输入端相连；

二输入与门and3的输出端y和二输入与门and7的输入端a相连，二输入与门and7的输出端y分别和反相器inv10的输入端a、二输入与门and13的输入端a相连，反相器inv10的输出端y和二输入或非门nor3的输入端a相连，二输入或非门nor3的输出端c1与锁存模块（622）的输入端相连，二输入与门and13的输出端y和二输入或非门nor3的输入端b、锁存模块（622）的输入端相连；

反相器inv4的输出端y和二输入与门and10的输入端a相连，二输入与门and4的输出端y和二输入与门and8的输入端a相连，反相器inv5的输出端y和二输入与门and4的输入端b相连，反相器inv7的输出端y和二输入与门and8的输入端b相连，二输入与门and8的输出端y和二输入与门and10的输入端b相连，二输入与门and10的输出端y分别和反相器inv11的输入端a、二输入与门and14的输入端a相连，反相器inv11的输出端y和二输入或非门nor4的输入端a相连，二输入或非门nor4的输出端d1与锁存模块（622）的输入端相连，二输入与门and14的输出端y和二输入或非门nor4的输入端b、锁存模块（622）的输入端相连。

6.根据权利要求1所述的一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，所述锁存模块（622）包括4个SR锁存器和2个反相器；

SR锁存器latch1的输入端R与双标条件判决模块的输出信号a1相连，SR锁存器latch1的输入端S与双标条件判决模块的输出信号a2相连，SR锁存器latch1的输出端Q与反相器12的输入端a相连，反相器12的输出端Vo1与比较运算模块（623）的输入端相连；

SR锁存器latch2的输入端R与双标条件判决模块的输出信号b1相连，SR锁存器latch2的输入端S与双标条件判决模块的输出信号b2相连，SR锁存器latch2的输出端Vo2与比较运算模块（623）的输入端相连；

SR锁存器latch3的输入端R与双标条件判决模块的输出信号c1相连，SR锁存器latch3的输入端S与双标条件判决模块的输出信号c2相连，SR锁存器latch3的输出端Q与反相器13的输入端a相连，反相器13的输出端Vo3与比较运算模块（623）的输入端相连；

SR锁存器latch4的输入端R与双标条件判决模块的输出信号d1相连，SR锁存器latch4的输入端S与双标条件判决模块的输出信号d2相连，SR锁存器latch4的输出端Vo4与比较运算模块（623）的输入端相连。

7.根据权利要求1所述的一种自适应双标分量极值对比判决反馈均衡电路，其特征在于，所述比较运算模块（623）包括2个二输入与门和1个二输入或门；

二输入与门and15的输入端a和锁存模块（622）的输出端Vo1相连，二输入与门and15的输入端b和锁存模块（622）的输出端Vo2相连，二输入与门and15的输出端y和二输入或门or1的输入端a相连；

二输入与门and16的输入端a和锁存模块（622）的输出端Vo3相连，二输入与门and16的输入端b和锁存模块（622）的输出端Vo4相连，二输入与门and16的输出端y和二输入或门or1的输入端b相连，二输入或门or1的输出端y和系数更新使能信号con相连。

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