CN101340408A - 一种用于高速串行接口中的模拟判决反馈均衡器 - Google Patents
一种用于高速串行接口中的模拟判决反馈均衡器 Download PDFInfo
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Abstract
本发明涉及一种用于高速串行接口中的模拟判决反馈均衡器，其主要采用高频补偿电路、模拟补偿信号生成电路、第一模拟加法器、第一、第二、第三位移比较器、第一输出复用器、第二、第三模拟加法器、第二输出复用器、误差寄存器、投票逻辑计数器及锁定判定电路通过端口连接。待处理的模拟信号由高频补偿电路输入，经过高频补偿电路后，和模拟补偿信号生成电路的输出通过第一模拟加法器补偿节点；所述第一、第二两个位移比较器和第一输出复用器用于判定输出数据。所述第二、第三模拟加法器和第二输出复用器可构成误差生成电路。本发明对模拟电路的线性和绝对误差要求较低，可节省设计成本，对补偿电路的模拟加法器有较好的线性，不会造成补偿误差。
Description
技术领域
本发明涉及一种用于高速串行接口中的模拟判决反馈均衡器，适用于超过1Gbps的串行数据接口电路。
背景技术
在高速串行数字接口电路中，数据传输速率受到信道带宽的影响。即使在短距离(＞30cm)的印刷电路板上，超过1GHz的频率成分也会经常有超过30dB以上的衰减。高频信号的衰减导致脉冲展宽，从而引起码间干涉(Inter-Symbol-Interference，ISI)。在接收电路中，模拟的高频增益器(Emphasizer)和判决反馈均衡器(Decision Feedback Equalizer，DFE)补偿电路是两个主要的补偿信道高频衰减的技术。模拟高频增益电路是线性盲补偿电路，它无法彻底消除ISI，并且会增加高频区域的噪音。判决反馈均衡器(Decision Feedback Equalizer，DFE)补偿电路是高速串行接口电路中有效补偿ISI的技术。
发明内容
本发明的目的在于克服上述不足之处，从而提供一种用于高速串行接口中的模拟判决反馈均衡器，其对模拟电路的线性和绝对误差要求较低，可节省设计成本。
按照本发明提供的技术方案，一种用于高速串行接口中的模拟判决反馈均衡器，包括：第二输出复用器、第三比较器、误差寄存器、投票逻辑计数器及锁定判定电路，特征是采用高频补偿电路输出端与第一模拟加法器输入端连接，模拟补偿信号生成电路输出端与第一模拟加法器连接，第一模拟加法器输出端分别与第一位移比较器、第二位移比较器的输入端相连，第一、第二位移比较器输出端分别与第一输出复用器输入端连接；第一输出复用器的选择端与一个时钟前数据值相连，根据时钟前数据值的判定值，选择第一、第二位移比较器输出中的一个作为当前数据值的输出；第二模拟加法器、第三模拟加法器的输入端分别与第一模拟加法器的输出端相连，输入端分别与寄存器f1输出的+f1、-f1相连，当前数据值D0与投票逻辑计数器输入端相连；第二输出复用器的输出端与第三比较器的输入端相连，第三比较器的输出端与误差寄存器输入端相连接，误差寄存器输出端与投票逻辑计数器输入端相连接，投票逻辑计数器输出端与锁定判定电路的输入端相连。
待处理的模拟信号由高频补偿电路输入端输入，模拟信号经过高频补偿电路后，和模拟补偿信号生成电路的输出通过第一模拟加法器补偿ISI节点中的f2-f5节点，即图2中寄存器f2-f5的值。
所述第一、第二两个位移比较器和第一输出复用器用于判定输出数据；所述第二、第三模拟加法器和第二输出复用器用于误差输出判断电路中判定输出数据；所述的第三比较器用于比较第二复用器的输出与寄存器f0的值，误差寄存器用于存贮第三比较器的输出，误差寄存器的值输入到投票逻辑计数器，为投票逻辑所用，投票逻辑计数器的输出与锁定判定电路的输入相连，锁定判定电路提供DFE锁定输出。
所述第一、第二两个位移比较器和第一输出复用器用于判定输出数据。
所述第一、第二、第三比较器是输出为+/-1的模拟数字转换器，当输入信号大于比较信号时，输出为+1，反之为-1。
所述第一输出复用器、第二输出复用器从两路输入中选择一个为输出的电路；有两个信号输入和一个选择端输入；输出值为两个信号输入中的一个，选择哪一路信号为输出依赖于选择端输入。
所述第二、第三模拟加法器和第二输出复用器、第三比较器、误差寄存器可构成误差生成电路。
所述模拟补偿信号生成电路是一个ADC电路，根据输入数字信号生成补偿模拟信号。
所述第一模拟加法器、第二模拟加法器、第三模拟加法器分别为模拟电路，输出为两路模拟输入之和。
所述投票复用电路利用第一异或门)、第二异或门、第三异或门和第一双向计数器、第二双向计数器、第三双向计数器及第一积分器、第二积分器、第三积分器、加法器进行的投票。
所述投票复用电路是一个根据输出数据选择投票是否有效的复用电路；误差和数据的相关通过积分器来调节节点补偿系数；投票只考虑寄存器D1值为+1，并且寄存器D0为-1的情况，因为在D0为+1的情况下，ISI不会产生误差。
所述锁定判定电路根据各个节点系数的变化值判定节点是否全部收敛到期待值。
所述的锁定判定电路是一个根据寄存器f0-f5系数变化来判断系统进入锁定的锁定判定电路；利用节点异或门、或门、10位计数器来判断系统锁定状态，当f0-f5系数变化仅限于最小有效位数时，认为系统进入锁定状态，输出有效DFE锁定输出。
本发明与已有技术相比具有以下优点：
本发明结构简单、紧凑，合理；其对模拟电路的线性和绝对误差要求较低，可节省设计成本，对补偿电路的模拟加法器有较好的线性，不会造成补偿误差。
附图说明
图1为本发明DFE(判决反馈均衡器)电路方框原理图。
图2为本发明DFE(判决反馈均衡器)5节点补偿电路单脉冲函数采样图。
图3为本发明DFE(判决反馈均衡器)投票逻辑计数器方框原理图。
图4为本发明DFE(判决反馈均衡器)锁定判定电路方框原理图。
具体实施方式
下面本发明将结合附图中的实施例作进一步描述：
图1～图4所示，包括高频补偿电路11、模拟补偿信号生成电路12、第一模拟加法器13、第一位移比较器14、第二位移比较器15、第一输出复用器16、第二模拟加法器17、第三模拟加法器18第二输出复用器19、第三位移比较器20、误差寄存器21、投票逻辑计数器22、锁定判定电路23、状态计数器30、投票复用电路31、第一异或门32、第二异或门33、第三异或门34、第一双向计数器35、第二双向计数器36、第三双向计数器37、第一积分器38、第二积分器39、第三积分器40、加法器41、第四异或门45、第五异或门46、或门47及10位计数器48等。
以一个5节点补偿电路单脉冲函数为例，如图1所示，所述高频补偿电路11有一个输入端和一个输出端，第一模拟加法器13有+、-两个输入端和一个输出端，第一位移比较器14、第二位移比较器15分别有正负两个输入端和一个输出端，第一输出复用器16有两个信号输入端和一个选择端、一个输出端，第二模拟加法器17、第三模拟加法器18分别有+、-两个输入端和一个输出端，第二输出复用器19有两个信号输入端和一个选择端、一个输出端，第三位移比较器20有正负两个输入端和一个输出端，误差寄存器21有一个输入端和一个输出端。
待处理的模拟信号由FFE高频补偿电路11输入端输入，模拟信号经过前馈均衡器(FFE)高频补偿电路11后，和模拟补偿信号生成电路12的输出一起通过第一模拟加法器13补偿ISI节点中的f2-f5节点。由于信号采样率较高，模拟补偿信号生成电路12来不及生成第一个节点的补偿值，因此第一个节点的补偿通过第一位移比较器14、第二位移比较器15实现。高频补偿电路11输出端与第一模拟加法器13输入端连接，模拟补偿信号生成电路12输出端与第一模拟加法器13连接，第一模拟加法器13输出端分别和第一位移比较器14、第二位移比较器15的正端输入端相连，作为比较信号，和第一模拟加法器13输出的信号比较的两个第一、第二位移比较器14、15的负端输入分别为正负第一个节点的系数，相应于寄存器D1为+1和-1的情况。第一、第二位移比较器14、15输出端分别与第一输出复用器16输入端连接。第一输出复用器16的选择端与一个时钟前寄存器D1数据值相连，根据D1的判定值，选择第一、第二位移比较器14、15输出中的一个作为当前数据值D0的输出。
如图2所示，通常一个经过信道展宽的单字节脉冲除了主节点外，还有其他导致ISI的节点值。一个最小相位系统(Minimum-Phase System)的前置节点(在主节点前的节点)可以忽略不计。定义f0，f1，f2，f3，f4，f5为单脉冲函数在采样点的系数，也是DFE电路要寻找的补偿值。D0，D1，D2，D3，D4，D5(参见图1)为当前数据值和一个时钟前，二个时钟前，三个时钟前，四个时钟前，五个时钟前的数据值，它们分别与投票逻辑计数器22相连，投票逻辑计数器22输出端与锁定判定电路23(图中未反应)的输入端相连。投票逻辑计数器22分别与单脉冲函数f0，f1，f2，f3，f4，f5系数相连，投票逻辑计数器(22)输出端与锁定判定电路(23)的输入端相连。
误差函数是通过模拟输入信号和f0系数的比较得出的。误差生成电路(图1虚线框部分)和锁定判定电路23一样，第一节点的补偿通过第二模拟加法器17、第三模拟加法器18实现，第二模拟加法器17、第三模拟加法器18的一个输入端分别与第一模拟加法器13的输出端相连，输入端分别与寄存器f1输出的+f1、-f1相连，相应于寄存器D0为+1和-1的情况。第二输出复用器19选择端与数据值D0相连，根据数据值D0的判定值选择第二输出复用器19的输出，第二输出复用器19的输出端与第三位移比较器20的正端输入端相连，其负端输入端与寄存器f0相连。第三位移比较器20的输出端与误差寄存器21输入端相连接，误差寄存器21输出端与投票逻辑计数器22输入端相连接。第三位移比较器20的输出经过一个误差寄存器21延迟一个时钟信号，所得的输出信号进入投票逻辑计数器22。
投票逻辑是通过计算误差和前节点的数据的相关系数决定的。在一个完全补偿的电路中，误差函数应该是和各节点的实际数据值不相关的。误差和数据的相关通过积分器来调节节点补偿系数。为了简化电路，投票只考虑寄存器D1为+1，并且数据值D0为-1的情况如图三所示，因为在数据值D0为+1的情况下，ISI不会产生误差。该简化会导致节点系数收敛速度降低一半，但是大大简化了电路。
所述第一、第二两个位移比较器14、15和第一输出复用器16用于判定输出数据。所述第二、第三模拟加法器17、18和第一输出复用器19、第三位移比较器20、误差寄存器可构成误差生成电路(图1虚线框部分)。利用误差和数据的相关来判定节点系数的算法；并可利用节点系数生成模拟补偿信号电路；利用第二、第三模拟加法器17、18的输入信号补偿电路。
所述第一位移比较器14、第二位移比较器15、第三位移比较器20是输出为+/-1的模拟数字转换器，当输入信号大于比较信号时，输出为+1，反之为-1。
所述第一输出复用器16、第二输出复用器19是从两路输入中选择一个为输出的电路。有三个输入，两个信号输入和一个选择端输入。输出值为两个信号输入中的一个，选择哪一路信号为输出依赖于选择端输入。
所述第一模拟加法器13、第二模拟加法器17、第三模拟加法器18分别为模拟电路，输出为两路模拟输入的和。
所述模拟补偿信号生成电路12路是一个ADC电路，根据输入数字信号生成补偿模拟信号。
所述第一模拟加法器17、第二模拟加法器18分别为模拟电路，输出为两路模拟输入的和。
如图3所示，投票复用电路31有D0、D1、D2三个输入，状态计数器30的输出与投票复用电路31的选择输入端相连，投票复用电路31的输出与第一双向计数器35的相连，投票复用电路31的输出使能第一双向计数器35，第一双向计数器35的输入与异或门32的输出相连，第一双向计数器35产生2位(bit)的f0投票输出到第一积分器38中，系统锁定后，第一积分器38输出f0，第一双向计数器35与第二双向计数器36相连，第二双向计数器36的输入与异或门33的输出相连，第二双向计数器36产生2位(bit)的f1投票输出到第二积分器39中，系统锁定后，第二积分器39输出f1。第二双向计数器36与第三双向计数器37相连，第三双向计数器37的输入与异或门34的输出相连，第三双向计数器37产生2位(bit)的f2投票输出到第三积分器40中，系统锁定后，第二积分器40输出f2，加法器41输出f0+/-f1。
所述简化的投票复用电路31可根据数据值D0和寄存器D1值简化的投票复用电路，利用第一异或门32、第二异或门33、第三异或门34和第一双向计数器35、第二双向计数器36、第三双向计数器37及第一积分器38、第二积分器39、第三积分器40、加法器41进行的投票。
所述投票复用电路31是一个根据输出数据选择投票是否有效的复用电路。
如图4所示，或门47的输入为第四异或门45、第五异或门46等所有节点的输出，第四异或门45、第五异或门46的输出与或门47的输入相连。或门47的输出与10位计数器48的Reset输入端相连，10位计数器48的输入端有投票状态输入和时钟输入，10位计数器48的的最小有效位为DFE锁定输出端，同时MSB反馈输入到10位计数器48的Set输入端。
所述锁定判定电路根据各个节点系数的变化值判定节点是否全部收敛到期待值。当f0-f5系数变化仅限于最小有效位数时，认为系统进入锁定状态，输出有效。
Claims (10)
1、一种用于高速串行接口中的模拟判决反馈均衡器，包括：第二输出复用器(19)、第三位移比较器(20)、误差寄存器(21)、投票逻辑计数器(22)及锁定判定电路(23)，其特征是采用高频补偿电路(11)输出端与第一模拟加法器(13)输入端连接，模拟补偿信号生成电路(12)输出端与第一模拟加法器(13)连接，第一模拟加法器(13)输出端分别与第一位移比较器(14)、第二位移比较器(15)的输入端相连，第一、第二位移比较器(14)、(15)输出端分别与第一输出复用器(16)输入端连接；第一输出复用器(16)的选择端与一个时钟前数据值(D1)相连，根据时钟前数据值(D1)的判定值，选择第一、第二位移比较器(14)、(15)输出中的一个作为当前数据值(D0)的输出；第二模拟加法器(17)、第三模拟加法器(18)的输入端分别与第一模拟加法器(13)的输出端相连，输入端分别与寄存器(11)输出的(+f1、-f1)相连，当前数据值(D0)与投票逻辑计数器(22)输入端相连；第二输出复用器(19)的输出端与第三位移比较器(20)的输入端相连，第三位移比较器(20)的输出端与误差寄存器(21)输入端相连接，误差寄存器(21)输出端与投票逻辑计数器(22)输入端相连接，投票逻辑计数器(22)输出端与锁定判定电路(23)的输入端相连；
待处理的模拟信号由高频补偿电路(11)输入端输入，模拟信号经过高频补偿电路(11)后，和模拟补偿信号生成电路(12)的输出通过第一模拟加法器(13)补偿(ISI)节点中的(f2-f5)节点；
所述第一、第二两个位移比较器(14)、(15)和第一输出复用器(16)用于判定输出数据；所述第二、第三模拟加法器(17)、(18)和第二输出复用器(19)用于误差输出判断电路中判定输出数据；所述的第三位移比较器(20)用于比较第二复用器(19)的输出与寄存器(f0)的值，误差寄存器(21)用于存贮第三位移比较器(20)的输出，误差寄存器(21)的值输入到投票逻辑计数器(22)，为投票逻辑所用，投票逻辑计数器(22)的输出与锁定判定电路(23)的输入相连，锁定判定电路(23)提供(DFE)锁定输出。
2、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述第一、第二位移比较器(14)、(15)和第一输出复用器(16)用于判定输出数据。
3、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述第一位移比较器(14)、第二位移比较器(15)、第三位移比较器(20)是输出为+/-1的模拟数字转换器，当输入信号大于比较信号时，输出为+1，反之为-1。
4、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述第一输出复用器(16)、第二输出复用器(19)从两路输入中选择一个为输出的电路；有两个信号输入和一个选择端输入；输出值为两个信号输入中的一个，选择哪一路信号为输出依赖于选择端输入。
5、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述第二、第三模拟加法器(17、18)和第二输出复用器(19)、第三位移比较器(20)、误差寄存器(21)可构成误差生成电路。
6、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述模拟补偿信号生成电路(12)是一个ADC电路，根据输入数字信号生成补偿模拟信号。
7、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述第一模拟加法器(13)、第二模拟加法器(17)、第三模拟加法器(18)分别为模拟电路，输出为两路模拟输入之和。
8、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述投票复用电路(31)利用第一异或门(32)、第二异或门(33)、第三异或门(34)和第一双向计数器(35)、第二双向计数器(36)、第三双向计数器(37)及第一积分器(38)、第二积分器(39)、第三积分器(40)、加法器41进行的投票。
9、根据权利要求8所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述投票复用电路(31)是一个根据输出数据选择投票是否有效的复用电路。
10、根据权利要求1所述的一种用于高速串行接口中的模拟判决反馈均衡器，其特征在于所述锁定判定电路(23)根据各个节点系数的变化值判定节点是否全部收敛到期待值。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100219687A CN101340408B (zh) | 2008-08-08 | 2008-08-08 | 一种用于高速串行接口中的模拟判决反馈均衡器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100219687A CN101340408B (zh) | 2008-08-08 | 2008-08-08 | 一种用于高速串行接口中的模拟判决反馈均衡器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101340408A true CN101340408A (zh) | 2009-01-07 |
| CN101340408B CN101340408B (zh) | 2010-12-08 |
Family
ID=40214363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100219687A Expired - Fee Related CN101340408B (zh) | 2008-08-08 | 2008-08-08 | 一种用于高速串行接口中的模拟判决反馈均衡器 |
Country Status (1)
| Country | Link |
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| CN101340408B (zh) | 2010-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101208 Termination date: 20150808 |
|
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