CN103491038A

CN103491038A - 用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器

Info

Publication number: CN103491038A
Application number: CN201310483312.8A
Authority: CN
Inventors: 袁帅; 王自强; 郑旭强; 乌力吉; 张春; 王志华
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2013-10-16
Filing date: 2013-10-16
Publication date: 2014-01-01
Anticipated expiration: 2033-10-16
Also published as: CN103491038B

Abstract

一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，包括四条结构相同的通路，每条通路均由1个采样保持模块、1个加法器以及2个锁存器组成，首先通过采样保持模块，利用1对相移为90度的1/4速率时钟信号对当前输入的高速串行数据进行采样，得到1/4速率的数据；而上一周期判决出1/4速率的数据通过2个级联的锁存器得到不同延迟的数据；组合4个通路的延迟数据可以在每个通路中实现4个抽头的反馈信号并反馈给前面的加法器；加法器将当前的1/4速率的数据和4个反馈信号求和，得到当前判决出的1/4速率的数据，进而实现判决反馈；本发明利用1/4速率时钟进行采样同时具有4个抽头的判决反馈均衡器，可同时满足低功耗和强均衡能力的要求。

Description

用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器

技术领域

本发明属于电路设计和数据传输技术领域，特别涉及一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器。

背景技术

高速串行接口主要包括发射端和接收端两个部分，其实现的功能是：在发射端，利用高速时钟采样技术将低速的并行信号转化成高速的串行信号，之后在信道中传输；在接收端，从接收到的数据中提取时钟和数据信号，并利用串并转换电路再将高速的串行信号转化成低速的并行信号。由于实际的信道不可能完全满足理想的波形传输无失真条件，因而信道失真是不可避免的。而信道失真又将引起传输数据的符号间干扰（ISI），从而产生误码，降低信号完整性。克服ISI的一种有效途径是在高速串行接口电路中采用均衡器来补偿信道的衰减，使接收到的信号尽可能地接近无失真，提高通信质量。

目前，应用于高速串行接口的均衡器主要有三种：前馈均衡器（FFE）、连续时间线性均衡器(CTLE)和判决反馈均衡器(DFE)，其中在高速串行接口的接收端应用最为广泛且均衡效果最为明显的是判决反馈均衡器。相比于其它种类的均衡器，判决反馈均衡器具有均衡能力强且不放大噪声等优点，但由于反馈环路的存在，判决反馈均衡器是非线性的，其设计复杂度和困难度也是最大的，因而判决反馈均衡器电路设计一直是高速串行接口电路设计中的难点之一。

根据采样时钟速率的不同，判决反馈均衡器分为全速、半速和1/4速率等结构，其中采样时钟速率越低的电路设计复杂度越高，但同时也可以降低高速串行接口接收端其它部分电路的复杂度，从总体上说会大大降低整个接收端系统的功耗。此外，根据反馈数据级数的不同，判决反馈均衡器还可以分为1抽头（tap）、2抽头和多抽头等结构，其中抽头数越多，均衡器的均衡能力越强，设计的复杂度和难度也越大。当高速串行接口的数据传输速率达到10Gbps甚至以上时，信道的衰减也越强，ISI也就越大，同时系统的功耗也将是一个突出问题。从均衡能力和功耗两方面考虑，设计一款同时具有低采样时钟速率和多个抽头的判决反馈均衡器是十分必要的。

目前针对低采样时钟速率的应用，一种新的技术即软判决技术被提出。这种技术的特点就是利用分别位于在加法器前后的采样保持模块和锁存器来对数据进行采样和判决，而不像之前经典的DFE结构是完全依靠位于加法器后面的级联的锁存器对数据进行判决。此技术的优势在于具有更快的判决反馈速度和更低的功耗，可以很好地应用到半速率或1/4速率的DFE结构中，但目前常见的最多只有2抽头的结构。本发明也是利用软判决技术，但是优化了采样保持模块，并将抽头数扩展到4，实现了1/4速率时钟采样、4抽头的DFE结构，同时具有低功耗和均衡器能力强的特点。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，均衡器电路采取1/4速率时钟采样、4抽头的结构，具有功耗低、均衡能力强以及设计复杂度低的特点。

为了实现上述目的，本发明采用的技术方案是：

一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，包括有四条结构相同的通路，依次为第一通路、第二通路、第三通路和第四通路，第一通路的上一通路为第四通路，第四通路的下一通路为第一通路；每条通路均由1个采样保持模块、1个加法器以及2个锁存器组成，采样保持模块利用1对相移为90度的时钟信号对当前输入的数据进行采样，得到1/4速率的数据，当前通路与下一通路具有共同的一个时钟信号；加法器的输入端分别接当前通路上得到的1/4速率数据、当前通路上二级锁存器的输出、下一通路上二级锁存器的输出以及其它两个通路上一级锁存器的输出；一级锁存器的输入端分别接当前通路上的加法器输出以及上一通路中与当前通路不同的时钟信号；二级锁存器的输入端分别接当前通路上的一级锁存器输出以及当前通路中与上一通路不同的时钟信号。

所述第一通路由第一采样保持模块、第一加法器、第一一级锁存器和第一二级锁存器组成，其中：

所述第一采样保持模块包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第一采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据，第一采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK3，第一采样保持模块的第二时钟输入端用于输入与CLK3相位相差90度的1/4速率时钟信号CLK4，第一采样保持模块的第一差分输出端用于输出采样保持后的第一路1/4速率数据；

所述第一加法器包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第一加法器的第一差分输入端用于输入采样保持后的第一路1/4速率数据，第一加法器的第二差分输入端用于输入反馈回的第一抽头的数据，第一加法器的第三差分输入端用于输入反馈回的第二抽头的数据，第一加法器的第四差分输入端用于输入反馈回的第三抽头的数据，第一加法器的第五差分输入端用于输入反馈回的第四抽头的数据，第一加法器的第一差分输出端用于输出第一路求和后的数据；

所述第一一级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第一一级锁存器的第一差分输入端用于输入第一路求和后的数据，第一一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK2和CLK4，第一一级锁存器的第一差分输出端用于输出第一路经过一级延迟后的数据；

所述第一二级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第一二级锁存器的第一差分输入端用于输入第一路经过一级延迟后的数据，第一二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK4和CLK2，第一二级锁存器的第一差分输出端用于输出第一路1/4速率的均衡后的输出数据。

所述第二通路由第二采样保持模块、第二加法器、第二一级锁存器和第二二级锁存器组成，其中：

所述第二采样保持模块包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第二采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据，第二采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK4，第二采样保持模块的第二时钟输入端用于输入与CLK4相位相差90度的1/4速率时钟信号CLK1，第二采样保持模块的第一差分输出端用于输出采样保持后的第二路1/4速率数据；

所述第二加法器包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第二加法器的第一差分输入端用于输入采样保持后的第二路1/4速率数据，第二加法器的第二差分输入端用于输入反馈回的第一抽头的数据，第二加法器的第三差分输入端用于输入反馈回的第二抽头的数据，第二加法器的第四差分输入端用于输入反馈回的第三抽头的数据，第二加法器的第五差分输入端用于输入反馈回的第四抽头的数据，第二加法器的第一差分输出端用于输出第二路求和后的数据；

所述第二一级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第二一级锁存器的第一差分输入端用于输入第二路求和后的数据，第二一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK3和CLK1，第二一级锁存器的第一差分输出端用于输出第二路经过一级延迟后的数据；

所述第二二级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第二二级锁存器的第一差分输入端用于输入第二路经过一级延迟后的数据，第二二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK1和CLK3，第二二级锁存器的第一差分输出端用于输出第二路1/4速率的均衡后的输出数据。

所述第三通路由第三采样保持模块、第三加法器、第三一级锁存器和第三二级锁存器组成，其中：

所述第三采样保持模块包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第三采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据，第三采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK1，第三采样保持模块的第二时钟输入端用于输入与CLK1相位相差90度的1/4速率时钟信号CLK2，第三采样保持模块的第一差分输出端用于输出采样保持后的第三路1/4速率数据；

所述第三加法器包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第三加法器的第一差分输入端用于输入采样保持后的第三路1/4速率数据，第三加法器的第二差分输入端用于输入反馈回的第一抽头的数据，第三加法器的第三差分输入端用于输入反馈回的第二抽头的数据，第三加法器的第四差分输入端用于输入反馈回的第三抽头的数据，第三加法器的第五差分输入端用于输入反馈回的第四抽头的数据，第三加法器的第一差分输出端用于输出第三路求和后的数据；

所述第三一级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第三一级锁存器的第一差分输入端用于输入第三路求和后的数据，第三一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK4和CLK2，第三一级锁存器的第一差分输出端用于输出第三路经过一级延迟后的数据；

所述第三二级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第三二级锁存器的第一差分输入端用于输入第三路经过一级延迟后的数据，第三二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK2和CLK4，第三二级锁存器的第一差分输出端用于输出第三路1/4速率的均衡后的输出数据。

所述第四通路由第四采样保持模块、第四加法器、第四一级锁存器和第四二级锁存器组成，其中：

所述第四采样保持模块包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第四采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据，第四采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK2，第四采样保持模块的第二时钟输入端用于输入与CLK2相位相差90度的1/4速率时钟信号CLK3，第四采样保持模块的第一差分输出端用于输出采样保持后的第四路1/4速率数据；

所述第四加法器包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第四加法器的第一差分输入端用于输入采样保持后的第四路1/4速率数据，第四加法器的第二差分输入端用于输入反馈回的第一抽头的数据，第四加法器的第三差分输入端用于输入反馈回的第二抽头的数据，第四加法器的第四差分输入端用于输入反馈回的第三抽头的数据，第四加法器的第五差分输入端用于输入反馈回的第四抽头的数据，第四加法器的第一差分输出端用于输出第四路求和后的数据；

所述第四一级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第四一级锁存器的第一差分输入端用于输入第四路求和后的数据，第四一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK1和CLK3，第四一级锁存器的第一差分输出端用于输出第四路经过一级延迟后的数据；

所述第四二级锁存器包括第一差分输入端、第二差分输入端和第一差分输出端；第四二级锁存器的第一差分输入端用于输入第四路经过一级延迟后的数据，第四二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK3和CLK1，第四二级锁存器的第一差分输出端用于输出第四路1/4速率的均衡后的输出数据。

所述采样保持模块采用CMOS传输门电路。

所述加法器采用电流模逻辑(CML)电路。

所述锁存器采用电流模逻辑(CML)电路。

本发明提出的判决反馈均衡器的工作原理如下：将接收到的高速串行数据分别输入到4个通路中。首先是采样保持模块利用1对相移为90度的时钟信号对当前输入的数据进行采样，得到1/4速率的数据；而上一周期判决出的1/4速率的数据通过2个级联的锁存器得到不同延迟的数据，通过合理的组合4个通路的延迟数据可以在每个通路中通过加法器实现4个抽头的反馈数据和当前的1/4速率的输入数据求和，得到当前判决出的1/4速率的数据，这样就完成了判决反馈的功能，以此实现补偿信道衰减、克服符号间干扰的目的。

本发明提供的电路实现了利用1/4速率时钟进行采样同时具有4个抽头的判决反馈均衡器，能够同时满足低功耗和强均衡能力的要求。

附图说明

图1是一种简化的高速串行接口收发机电路框图。

图2是1/4速率4抽头判决反馈均衡器框图。

图3是采样保持模块电路图。

图4是采样保持模块多相时钟示意图。

图5是加法器电路图.

图6是锁存器电路图。

图7是输入数据的眼图对比。

图8是输出数据的眼图对比。

具体实施方式

下面结合附图和实施例详细说明本发明的实施方式。

下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图1是一个简化的高速串行接口收发机电路框图。它包括1/4速率4抽头判决反馈均衡器100、4:1多路复用器（MUX）、时钟接收与发生器（Clock Receiver&Generator）、电流模逻辑驱动电路（CML Driver）以及偏置产生电路（Bias Generator）。时钟接收与发生器接收从外部输入的半速率的CML电平差分时钟信号，经过分频器和CML转CMOS电路，产生4个相移为90度的1/4速率的CMOS时钟信号CLK1，CLK2，CLK3和CLK4，这4个时钟信号作为采样时钟控制判决反馈均衡器和MUX的工作；此外，时钟接收与发生器还有另外一路是通过几个延迟buffer得到所需相位的半速率时钟信号CLK，用于MUX的最后一级。判决反馈均衡器100接收由外部输入并经过信道衰减的数据信号，在5个外部控制电压的控制下正常工作实现判决反馈的功能，输出4路1/4速率的数据信号。4:1MUX在DFE之后将这4路1/4速率的数据合成一路全速率数据，最终通过CML驱动电路输出到芯片外部，这样即实现了并-串-并的数据转换功能，并可以通过比较输入、输出的全速率数据得到误码率和浴缸曲线等，验证DFE的性能。另外，偏置产生电路为各个模块提供所需的电流偏置。

图2是1/4速率4抽头判决反馈均衡器100的系统框图，包括第一采样保持模块101、第二采样保持模块102、第三采样保持模块103、第四采样保持模块104、第一加法器105、第二加法器106、第三加法器107、第四加法器108、第一一级锁存器109、第二一级锁存器110、第三一级锁存器111、第四一级锁存器112、第一二级锁存器113、第二二级锁存器114、第三二级锁存器115和第四二级锁存器116。

第一采样保持模块101包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第一采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据DIN，第一采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK3，第一采样保持模块的第二时钟输入端用于输入与CLK3相位相差90度的1/4速率时钟信号CLK4，第一采样保持模块的第一差分输出端用于输出采样保持后的第一路1/4速率数据D1；

第二采样保持模块102包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第二采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据DIN，第二采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK4，第二采样保持模块的第二时钟输入端用于输入与CLK4相位相差90度的1/4速率时钟信号CLK1，第二采样保持模块的第一差分输出端用于输出采样保持后的第二路1/4速率数据D2；

第三采样保持模块103包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第三采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据DIN，第三采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK1，第三采样保持模块的第二时钟输入端用于输入与CLK1相位相差90度的1/4速率时钟信号CLK2，第三采样保持模块的第一差分输出端用于输出采样保持后的第三路1/4速率数据D3；

第四采样保持模块104包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第四采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据DIN，第四采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK2，第四采样保持模块的第二时钟输入端用于输入与CLK2相位相差90度的1/4速率时钟信号CLK3，第四采样保持模块的第一差分输出端用于输出采样保持后的第四路1/4速率数据D4；

第一加法器105包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第一加法器的第一差分输入端用于输入采样保持后的第一路1/4速率数据D1；第一加法器的第二差分输入端用于输入反馈回的第一抽头的数据，此数据来自于第四一级锁存器112的输出数据A4；第一加法器的第三差分输入端用于输入反馈回的第二抽头的数据，此数据来自于第三一级锁存器111的输出数据A3；第一加法器的第四差分输入端用于输入反馈回的第三抽头的数据，此数据来自于第二二级锁存器114的输出数据OUT2；第一加法器的第五差分输入端用于输入反馈回的第四抽头的数据，此数据来自于第一二级锁存器113的输出数据OUT1；第一加法器的第一差分输出端用于输出第一路求和后的数据S1；

第二加法器106包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第二加法器的第一差分输入端用于输入采样保持后的第二路1/4速率数据D2；第二加法器的第二差分输入端用于输入反馈回的第一抽头的数据，此数据来自于第一一级锁存器109的输出数据A1；第二加法器的第三差分输入端用于输入反馈回的第二抽头的数据，此数据来自于第四一级锁存器112的输出数据A4；第二加法器的第四差分输入端用于输入反馈回的第三抽头的数据，此数据来自于第三二级锁存器115的输出数据OUT3；第二加法器的第五差分输入端用于输入反馈回的第四抽头的数据，此数据来自于第二二级锁存器114的输出数据OUT2；第二加法器的第一差分输出端用于输出第二路求和后的数据S2；

第三加法器107包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第三加法器的第一差分输入端用于输入采样保持后的第三路1/4速率数据D3；第三加法器的第二差分输入端用于输入反馈回的第一抽头的数据，此数据来自于第二一级锁存器110的输出数据A2；第三加法器的第三差分输入端用于输入反馈回的第二抽头的数据，此数据来自于第一一级锁存器109的输出数据A1；第三加法器的第四差分输入端用于输入反馈回的第三抽头的数据，此数据来自于第四二级锁存器116的输出数据OUT4；第三加法器的第五差分输入端用于输入反馈回的第四抽头的数据，此数据来自于第三二级锁存器115的输出数据OUT3；第三加法器的第一差分输出端用于输出第三路求和后的数据S3；

第四加法器108包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端和第一差分输出端；第四加法器的第一差分输入端用于输入采样保持后的第四路1/4速率数据D4；第四加法器的第二差分输入端用于输入反馈回的第一抽头的数据，此数据来自于第三一级锁存器111的输出数据A3；第四加法器的第三差分输入端用于输入反馈回的第二抽头的数据，此数据来自于第二一级锁存器110的输出数据A2；第四加法器的第四差分输入端用于输入反馈回的第三抽头的数据，此数据来自于第一二级锁存器113的输出数据OUT1；第四加法器的第五差分输入端用于输入反馈回的第四抽头的数据，此数据来自于第四二级锁存器116的输出数据OUT4；第四加法器的第一差分输出端用于输出第四路求和后的数据S4；

第一一级锁存器109包括第一差分输入端、第二差分输入端和第一差分输出端；第一一级锁存器的第一差分输入端用于输入第一路求和后的数据S1，第一一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK2和CLK4，第一一级锁存器的第一差分输出端用于输出第一路经过一级延迟后的数据A1；

第二一级锁存器110包括第一差分输入端、第二差分输入端和第一差分输出端；第二一级锁存器的第一差分输入端用于输入第二路求和后的数据S2，第二一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK3和CLK1，第二一级锁存器的第一差分输出端用于输出第二路经过一级延迟后的数据A2；

第三一级锁存器111包括第一差分输入端、第二差分输入端和第一差分输出端；第三一级锁存器的第一差分输入端用于输入第三路求和后的数据S3，第三一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK4和CLK2，第三一级锁存器的第一差分输出端用于输出第三路经过一级延迟后的数据A3；

第四一级锁存器112包括第一差分输入端、第二差分输入端和第一差分输出端；第四一级锁存器的第一差分输入端用于输入第四路求和后的数据S4，第四一级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK1和CLK3，第四一级锁存器的第一差分输出端用于输出第四路经过一级延迟后的数据A4；

第一二级锁存器113包括第一差分输入端、第二差分输入端和第一差分输出端；第一二级锁存器的第一差分输入端用于输入第一路经过一级延迟后的数据A1，第一二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK4和CLK2，第一二级锁存器的第一差分输出端用于输出第一路1/4速率的均衡后的输出数据OUT1；

第二二级锁存器114包括第一差分输入端、第二差分输入端和第一差分输出端；第二二级锁存器的第一差分输入端用于输入第二路经过一级延迟后的数据A2，第二二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK1和CLK3，第二二级锁存器的第一差分输出端用于输出第二路1/4速率的均衡后的输出数据OUT2；

第三二级锁存器115包括第一差分输入端、第二差分输入端和第一差分输出端；第三二级锁存器的第一差分输入端用于输入第三路经过一级延迟后的数据A3，第三二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK2和CLK4，第三二级锁存器的第一差分输出端用于输出第三路1/4速率的均衡后的输出数据OUT3；

第四二级锁存器116包括第一差分输入端、第二差分输入端和第一差分输出端；第四二级锁存器的第一差分输入端用于输入第四路经过一级延迟后的数据A4，第四二级锁存器的第二差分输入端用于输入1/4速率的差分时钟信号CLK3和CLK1，第四二级锁存器的第一差分输出端用于输出第四路1/4速率的均衡后的输出数据OUT4。

图3是采样保持模块电路图，图4是相应的多相时钟示意图。本发明中的采样保持模块采用的是两个级联的CMOS传输门结构。其中DIN和DIP为第一差分输入端，DON和DOP为第一差分输出端，CLK3和CLK4分别为第一时钟输入端和第二时钟输入端。由于采用的是传输门结构，所以还需要CLK3和CLK4的反相时钟～CLK3和～CLK4来控制传输门的另一个栅极控制端。如多相时钟示意图所示，CLK1、CLK2、CLK3和CLK4为4个相对相移分别为90度的1/4速率CMOS时钟，所以CLK1可以作为CLK3的反相时钟（相位相差180度），CLK2可以作为CLK4的反相时钟。由于级联的两个传输门的栅极控制端分别输入两个相差为90度的1/4速率时钟信号，所以此结构可以对输入的全速率数据信号进行采样得到1/4速率的输出数据信号。

图5是加法器电路图。其中DN和DP为第一差分输入端，P1和N1、P2和N2、P3和N3、P4和N4分别为第二差分输入端、第三差分输入端、第四差分输入端和第五差分输入端，SN和SP为第一差分输出端。此外，本发明中的加法器还有5个外部电压控制端Vb、V1、V2、V3和V4，分别用来提供增益级的偏置以及4个抽头的系数。可以通过调整外部控制电压V1、V2、V3和V4来实现不同信道下的均衡系数的校准。

图6是锁存器电路图。本发明中的锁存器采用的是标准的CML锁存器结构，其中DIN和DIP是第一差分输入端，CLKN和CLKP是第二差分输入端，DON和DOP是第一差分输出端，Vb用来提供偏置。

图7和图8分别是输入、输出数据的眼图对比。当数据速率为10Gbps的PRBS7数据通过一段在奈奎斯特频率（5GHz）处对信号衰减22dB的信道后，输入到如图1所示的系统中，输入数据的眼图如图6中的左图所示，可见眼睛已经几乎完全闭合；而图6中的右图是图1所示系统的输出数据眼图，由左、右两图的对比可以明显地看出DFE的均衡效果。

本发明与现存技术相比，其大部分电路都使用CML结构，因此可以方便地用CML标准单元实现。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims

1.一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，包括有四条结构相同的通路，依次为第一通路、第二通路、第三通路和第四通路，第一通路的上一通路为第四通路，第四通路的下一通路为第一通路；每条通路均由1个采样保持模块、1个加法器以及2个锁存器组成，采样保持模块利用1对相移为90度的时钟信号对当前输入的数据进行采样，得到1/4速率的数据，当前通路与下一通路具有共同的一个时钟信号；加法器的输入端分别接当前通路上得到的1/4速率数据、当前通路上二级锁存器的输出、下一通路上二级锁存器的输出以及其它两个通路上一级锁存器的输出；一级锁存器的输入端分别接当前通路上的加法器输出以及上一通路中与当前通路不同的时钟信号；二级锁存器的输入端分别接当前通路上的一级锁存器输出以及当前通路中与上一通路不同的时钟信号。

2.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述第一通路由第一采样保持模块、第一加法器、第一一级锁存器和第一二级锁存器组成，其中：

3.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述第二通路由第二采样保持模块、第二加法器、第二一级锁存器和第二二级锁存器组成，其中：

4.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述第三通路由第三采样保持模块、第三加法器、第三一级锁存器和第三二级锁存器组成，其中：

5.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述第四通路由第四采样保持模块、第四加法器、第四一级锁存器和第四二级锁存器组成，其中：

6.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述采样保持模块采用CMOS传输门电路。

7.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述加法器采用电流模逻辑(CML)电路。

8.根据权利要求1所述的用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，所述锁存器采用电流模逻辑(CML)电路。