CN111345000B - 一种判决反馈均衡器及判决反馈均衡方法 - Google Patents

Abstract

本发明涉及一种1/K速率判决反馈均衡器(decision feedback equalizer，DFE)及判决反馈均衡方法。所述DFE包括：(i)加法电路，用于将K个符号间干扰(intersymbol interference，ISI)对消信号与所述DFE的输入信号进行合并；(ii)K个分支，每个分支包括重置为零(reset‑to‑zero，RZ)锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号；(iii)反馈电路，包括K个滤波器，每个滤波器用于从各个RZ锁存器接收各个RZ信号，生成各个ISI对消信号。所述方法包括：(i)根据K个对消信号和输入信号生成K个分支的输出信号；(ii)根据所述输出信号和时钟信号生成K个RZ信号；(iii)根据所述K个RZ信号生成所述K个ISI对消信号。

Description

一种判决反馈均衡器及判决反馈均衡方法

相关申请案交叉申请

本申请要求于2017年11月13日递交的发明名称为“一种判决反馈均衡器及判决反馈均衡方法”的第15/810,240号美国专利申请的在先申请优先权，其在先申请的内容以引用的方式并入本文。

技术领域

本发明涉及高数据速率下的反馈均衡领域，尤其涉及判决反馈均衡器及判决反馈均衡方法。

背景技术

信道带宽的有限性给大带宽数据传输带来了挑战。

在发生频率相关信号衰减的信道上，通常采用串行/解串器(serializer/deserializer，SerDes)链路来传送数据。这种信号衰减会导致符号间干扰(inter-symbolinterference，ISI)，从而影响接收端的信号质量。对于带宽有限所导致的信号失真进行补偿的一种方法是在SerDes链路上增加均衡功能。可以采用不同的均衡技术对发射机和接收机中的这种ISI进行补偿。一种类型的均衡器为接收机中的判决反馈均衡器(decisionfeedback equalizer，DFE)，例如，其可以对ISI进行补偿，并且能够在不放大噪声或串扰的情况下使信道响应平坦化。其中一种DFE为无限冲激响应(infinite impulse response，IIR)DFE，它能够消除多个ISI项。

按照传统的方式，1/K速率(如半速率、四分之一速率等)DFE需要在ISI消除之前将数据重新复用为全速率。重新复用为全速率需要额外的功率，并且使得DFE的反馈路径的时延增加，这对于最能体现DFE作用的高数据速率场景是不利的。

因此，针对高数据速率下的ISI消除问题，需要改进补偿方法和系统。

发明内容

本技术的目的为至少缓解传统DFE在高数据速率下消除ISI所面临的一些困难。

概括来说，本技术提供了一种无多路复用(multiplexer-less，mux-less)DFE，其不需要通过将数据重新复用为全速率来消除ISI。由于不需要将数据重新复用为全速率，可以至少有利于：(i)降低消除(或缓解)ISI所需要的的功率，(ii)减少DFE的总反馈时延，实现更高数据速率的操作。

根据本技术的一个方面，提供了一种用于1/K速率判决反馈均衡器(decisionfeedback equalizer，DFE)的设备。所述DFE包括加法电路，用于将K个符号间干扰(intersymbol interference，ISI)对消信号与所述DFE的输入信号进行合并。所述DFE还包括K个分支。每个分支包括重置为零(reset-to-zero，RZ)锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号。所述DFE还包括反馈电路，所述反馈电路包括K个滤波器。每个滤波器用于从各个RZ锁存器接收各个RZ信号，并根据所述各个RZ信号生成各个ISI对消信号。

在本技术的一些实现方式中，所述RZ锁存器中的两个RZ锁存器可以在所述时钟信号的相反相位上驱动。

在本技术的一些实现方式中，每个分支还可以包括置位-复位(set-reset，SR)锁存器，用于接收该分支的RZ信号。

在本技术的一些实现方式中，所述DFE可以包括两个分支。所述两个分支中第一分支和第二分支各自的RZ锁存器可以用于根据工作于1/2占空比的时钟信号，分别从所述加法电路接收第一输出信号和第二输出信号。所述反馈电路还可以包括所述两个分支中的第一分支的第一反馈回路，所述第一反馈回路可以用于将所述两个分支中的第二分支的SR锁存器的第一反馈抽头信号提供给所述加法电路。所述加法电路还可以用于将所述第一反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第一输出信号。所述反馈电路还可以包括所述两个分支中的第二分支的第二反馈回路，所述第二反馈回路可以用于将所述两个分支中的第一分支的SR锁存器的第二反馈抽头信号提供给所述加法电路。所述加法电路还可以用于将所述第二反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第二输出信号。

在本技术的一些实现方式中，所述第一反馈抽头信号和所述第二反馈抽头信号可以是非归零(non-return-to-zero，NRZ)信号。

在本技术的一些实现方式中，所述DFE可以包括四个分支。所述四个RZ锁存器中的每个RZ锁存器可以用于根据工作于1/4占空比的时钟信号接收所述加法电路的各个输出。对于所述四个分支中的每个分支，所述反馈电路还可以包括各个反馈回路，所述反馈回路可以用于将所述四个分支中至少一个其他分支的SR锁存器对应的反馈抽头信号提供给所述加法电路。所述加法电路可以用于将所述对应的反馈抽头信号与所述DFE的输入信号以及所述四个ISI对消信号进行合并，以生成所述加法电路的各个输出信号。

在本技术的一些实现方式中，所述DFE可以包括四个分支。所述四个RZ锁存器中的每个RZ锁存器可以用于根据工作于1/2占空比的时钟信号接收所述加法电路的各个输出信号。对于所述四个分支中的每个分支，所述反馈电路还可以包括与门，所述与门可以用于根据其他时钟信号接收相应的RZ信号并输出各个修改后的RZ信号。所述其他时钟信号可以使得所述各个修改后的RZ信号在所述时钟信号的四分之三周期内被重置为零参考电压。对于所述四个分支中的每个分支，所述反馈电路还可以包括各个反馈回路，所述反馈回路可以用于将所述四个分支中的至少一个其他分支的RZ锁存器对应的反馈抽头信号提供给所述加法电路。所述加法电路还可以用于将所述对应的反馈抽头信号与所述DFE的输入信号以及所述四个ISI对消信号进行合并，以生成所述加法电路的各个输出。所述四个滤波器中的每个滤波器可以用于从各个与门接收各个修改后的RZ信号，并根据所述各个修改后的RZ信号生成各个ISI对消信号。

在本技术的一些实现方式中，所述多个滤波器中的每个滤波器可以为无源滤波器。

在本技术的一些实现方式中，所述多个滤波器中的每个滤波器可以为无限冲激响应(infinite impulse response，IIR)滤波器。

根据本技术的一个方面，提供了一种包括K个分支的1/K速率判决反馈均衡器(decision feedback equalizer，DFE)电路中实现的方法。所述方法包括：所述DFE电路根据K个符号间干扰(intersymbol interference，ISI)对消信号和所述DFE电路的输入信号生成所述K个分支的输出信号。所述方法还包括：所述DFE电路根据所述输出信号和时钟信号生成K个归零(return-to-zero，RZ)信号。所述方法还包括：所述DFE电路根据所述K个RZ信号中的各个RZ信号分别生成所述K个ISI对消信号中的每一个ISI对消信号。

在本技术的一些实现方式中，生成所述K个ISI对消信号中的每一个ISI对消信号可以包括：所述DFE电路对所述K个RZ信号中的各个RZ信号进行滤波。

在本技术的一些实现方式中，所述方法还可以包括：所述DFE电路输出所述K个RZ信号。

在本技术的一些实现方式中，所述方法还可以包括：所述DFE电路根据所述K个RZ信号中的各个RZ信号分别生成K个非归零(non-return-to-zero，NRZ)信号中的每一个NRZ信号。

在本技术的一些实现方式中，所述方法还可以包括：所述DFE电路输出所述K个NRZ信号。

在本技术的一些实现方式中，生成所述输出信号还可以包括：所述DFE电路根据所述K个ISI对消信号、所述DFE电路的输入信号和所述K个分支中其他分支的NRZ信号，生成所述K个分支中每个分支对应的输出信号。另外，生成所述K个RZ信号还可以包括：所述DFE电路根据所述各个输出信号和所述时钟信号生成所述K个RZ信号中的每一个RZ信号。

在本技术的一些实现方式中，根据所述输出信号和所述时钟信号生成所述K个RZ信号还可以包括：所述DFE电路根据所述输出信号和所述时钟信号的第一相位生成所述K个RZ信号中的第一RZ信号，所述DFE电路根据所述输出信号和所述时钟信号的第二相位生成所述K个RZ信号中的第二RZ信号。所述时钟信号的第一相位和第二相位彼此相反。

在本技术的一些实现方式中，根据所述输出信号和所述时钟信号生成所述K个RZ信号还可以包括：所述DFE电路根据所述各个输出信号和各个时钟信号生成所述K个RZ信号。

在本技术的一些实现方式中，所述方法还可以包括：所述DFE电路使得所述各个时钟信号工作于1/2占空比或1/4占空比。

本技术的实现方式均包括上述目的和方面中至少一个，但不一定同时包括这些目的和方面。应理解，本技术的某些方面是为了试图达到上述目的，但可能并不满足该目的，也可能满足本文未具体阐述的其他目的。

通过以下描述、附图和所附权利要求书，可以明显看出本技术实现方式的其他或替代性特征、方面和优点。

附图说明

下面仅通过示例的方式结合附图对本发明实施例进行说明，其中：

图1是一种具有IIR滤波器和多路复用器(multiplexer，MUX)的DFE的半速率架构的示意性框图；

图2是第一实施例提供的一种无MUX DFE的半速率架构的示意性框图；

图3是第二实施例提供的一种包括两个置位-复位(set-reset，SR)锁存器的无MUXDFE的半速率架构的示意性框图；

图4是图3中半速率的无MUX DFE的时序图；

图5是第三实施例提供的一种包括两个SR锁存器和两个反馈回路的无MUX DFE的半速率架构的示意性框图；

图6是图5中无MUX DFE的加法电路的一个替代实施例；

图7是第四实施例提供的一种无MUX DFE的四分之一速率架构的示意性框图；

图8是第五实施例提供的一种包括两个SR锁存器的无MUX DFE的四分之一速率架构的示意性框图；

图9是图8中四分之一速率的无MUX DFE的时序图；

图10是一种包括四个反馈回路的无MUX DFE的四分之一速率架构的示意性框图；

图11是图10中无MUX DFE的加法电路的一个替代实施例；

图12是一种包括四个其他反馈回路和四个与门的无MUX DFE的四分之一速率架构的示意性框图；

图13是无MUX DFE可执行的判决反馈均衡方法的流程示意图。

具体实施方式

本发明的各个方面主要解决与高数据速率下存在的符号间干扰(inter-symbolinterference，ISI)相关的一个或多个问题。例如，在高数据速率(如每秒10、20甚至30吉比特)下，半速率无限冲激响应(infinite impulse response，IIR)判决反馈均衡器(decision feedback equalizer，DFE)架构比全速率结构具有更高的功率效率。按照传统的方式，IIR DFE需要在消除ISI之前将数据重新复用为全速率。将数据重新复用为全速率会导致多路复用器(multiplexer，MUX)需要更多的工作功率。另外，复用还会使得反馈时延增加，这对高数据速率是不利的，因为总反馈时延应保持在(全速率)数据流的1个单位间隔(unit interval，UI)以内。在某些情况下，由于MUX需要由时钟驱动，将数据重新复用为全速率还可能会增加SerDes链路的时钟缓冲器上的负载。

参见附图，图1示出了一种具有偶数分支120和奇数分支121的半速率IIR DFE100。该半速率IIR DFE 100将一个全速率输入数据信号101解复用为两个并行的半速率非归零(non-return-to-zero，NRZ)数据信号，即偶数NRZ数据信号102和奇数NRZ数据信号103。特别地，所述全速率数据信号101被解复用为(i)一个包括所述全速率数据信号101的偶数数据位的偶数NRZ数据信号102，以及(ii)一个包括所述全速率数据信号101的奇数数据位的奇数NRZ输出数据信号103。

两个NRZ锁存器106由时钟199驱动，用于对所述全速率数据信号101进行采样，其中所述时钟199的速率为驱动所述全速率数据信号101的时钟速率的一半。所述NRZ锁存器106在所述时钟199的相反相位上驱动，从而一个所述NRZ锁存器106生成所述偶数NRZ数据信号102的偶数数据位，另一个生成所述奇数NRZ数据信号103的奇数数据位。分别位于各个NRZ锁存器106前面的加法电路112和113用于将所述半速率IIR DFE 100的不同信号与所述全速率数据信号101进行合并。

所述半速率IIR DFE 100还包括具有第一反馈抽头信号(即偶数NRZ数据信号102)的第一反馈回路108和具有第二反馈抽头信号(即奇数NRZ数据信号103)的第二反馈回路109。第一反馈抽头信号和第二反馈抽头信号都是常规的离散类型，并且可以通过独立调整的方式来匹配信道冲激响应的第一后标。在半速率架构中，前一个数据位由DFE对立的一半判决，从而(i)奇数数据路径(即奇数分支121)的第一反馈抽头信号由偶数数据位反馈，(ii)偶数数据路径(即偶数分支120)的第二反馈抽头信号由奇数数据位反馈。由于信道冲激响应中的其他后标引起的ISI通过IIR滤波器104的ISI对消数据信号111补偿。

需要说明的是，将一个所述半速率NRZ数据信号(即偶数NRZ数据信号102或奇数NRZ数据信号103)馈送到IIR滤波器104中不足以得到期望的响应，因为在这种情况下，正确消除ISI需要将IIR滤波器104的冲激响应与完整比特序列进行卷积，而不仅仅是与偶数NRZ数据信号102的偶数数据位或者奇数NRZ数据信号103的奇数数据位进行卷积。这就是获取适合于驱动IIR滤波器104的输入的给定信号比较困难的原因。

因此，如图1所示，正确消除ISI需要将IIR滤波器104的冲激响应与全速率数据信号101的完整比特序列(全速率输入)进行卷积。为此，采用一个由时钟198驱动(在时钟199的两个相位上驱动)的2∶1 MUX 110分别将偶数NRZ数据信号102和奇数NRZ数据信号103的偶数数据位和奇数数据位进行交织，形成一个适合于驱动IIR滤波器104的输入的全速率数据信号114。

然而，如前所述，由于MUX 110工作需要电力，将偶数NRZ数据信号102与奇数NRZ数据信号103进行复用会产生功耗。此外，由于半速率IIR DFE 100的反馈路径上存在MUX110，因此将偶数NRZ数据信号102与奇数NRZ数据信号103进行复用会带来额外的反馈时延。另外，由于MUX 110需要由时钟198驱动，会增加时钟缓冲器上的负载。

因此，在本技术的一些实施例中，提供了不需要对1/K速率数据信号进行复用的1/K速率(例如，半速率、四分之一速率等)DFE，从而也就不需要在其架构中实现MUX。这种1/K速率DFE与需要将1/K速率数据信号重新复用为全速率以驱动其滤波器的输入的1/K速率DFE相比，可以降低功率需求，减少反馈时延。

参见图2，图2示出了一个半速率无MUX DFE 200，其具有两个分支，即偶数分支220和奇数分支221。半速率无MUX DFE 200接收全速率数据信号201(即输入数据流)，并将其发送到加法电路212，其中分支220和221源于所述加法电路212。

通常来说，加法电路可以包括一个或多个加法放大器，用于将两个或多个输入上的电压合并为一个或多个输出电压。所述加法电路可以用于至少通过加上或者减去至少部分输入电压方式进行电压合并，这主要取决于电压符号(即负或正)以及本技术的各种实现方式。

然而，对于半速率无MUX DFE 200接收全速率数据信号201的方式不做限定，例如，可以通过光纤等有线连接的方式或者通过无线连接的方式接收全速率数据信号201。

在图2所示的实施例中，加法电路212用于将ISI对消信号214和215与半速率无MUXDFE 200的全速率数据信号201进行合并，以生成输出数据信号216。例如，加法电路212可以用于通过从全速率数据信号201中减去两个ISI对消信号214和215来将ISI对消信号214和215与全速率数据信号201进行合并。在下文中将进一步详细描述如何生成ISI对消信号214和215。

分支220和分支221各自包括一个重置为零(reset-to-zero，RZ)锁存器206，例如但不限于，强臂(strongarm)锁存器，双尾(double-tail)锁存器等。通常来说，与图1所示的NRZ锁存器106不同，例如，RZ锁存器用于接收一个全速率数据信号并输出一个数据信号，其中所述信号在每个脉冲之间“重置为零”。换句话说，RZ锁存器所输出的信号在其每个脉冲之间被重置为复位参考电压。

每个RZ锁存器206由时钟299驱动，用于对所述加法电路212的输出数据信号216进行采样，其中所述时钟299的速率为驱动所述全速率数据信号201的时钟速率的一半。所述RZ锁存器206在所述时钟299的相反相位上驱动，从而所述分支220的RZ锁存器206生成所述偶数RZ数据信号202的偶数数据位，所述分支221的RZ锁存器206生成奇数RZ数据信号203的奇数数据位。然而，应理解的是，所述RZ锁存器206可以分别由周期相同、彼此相位相差180度的两个时钟驱动。

半速率无MUX DFE 200还包括反馈电路252。通常来说，反馈电路252用于生成ISI对消信号，这些ISI对消信号又被加法电路212用于生成输出数据信号216。

为此，反馈电路252具有两个滤波器204。在本实施例中，滤波器204为IIR滤波器，但并非在本技术的每个实现方式中都是如此。例如，滤波器204可以是IIR滤波器以外的其他无源滤波器。在另一示例中，滤波器204可以为有源滤波器。在又一示例中，滤波器204可以为不同阶数的滤波器，如一阶滤波器，二阶滤波器等。滤波器204可根据全速率数据信号201的信道脉冲响应进行调整。

一个所述滤波器204与所述分支220相关联，接收所述偶数RZ数据信号202作为输入，并生成相应的ISI对消信号214，另一个所述滤波器204与所述分支221相关联，接收所述奇数RZ数据信号203作为输入，并生成相应的ISI对消信号215。然后将两个ISI对消信号214和215反馈到加法电路212，与全速率数据信号201进行合并，以消除至少一部分ISI。通过将ISI对消信号214和215与全速率数据信号201进行合并，加法电路212生成输出数据信号216。例如，加法电路212可以从全速率数据信号201中减去ISI对消信号214和215，以生成输出数据信号216。与全速率数据信号201相比，输出数据信号216至少有一部分ISI被消除。

需要说明的是，半速率无MUX DFE 200将全速率数据信号201解复用为(i)一个包括所述全速率数据信号201的偶数数据位的偶数RZ数据信号202，以及(ii)一个包括所述全速率数据信号201的偶数数据位的奇数RZ数据信号203。

还需要说明的是，所述半速率无MUX DFE 200的反馈时延低于图1所述的半速率DFE 100的反馈时延，这是因为与包括MUX 110的半速率DFE 100相比，所述半速率无MUXDFE 200的反馈路径上的部件更少。

鉴于信号的一个(1)UI与该信号的数据速率成反比，并且DFE仅限于处理UI大于所述DFE的反馈时延的全速率数据信号，在本技术的一些实现方式中，所述半速率无MUX DFE200可以处理的全速率数据信号的数据速率比所述半速率DFE 100能够处理的全速率数据信号更高。

在本技术的另一实施例中，参见图3，图3示出了一种具有两个分支320和321的半速率无MUX DFE 300。所述半速率无MUX DFE 300至少有一些部件与所述半速率无MUX DFE200的至少一些部件的配置和功能类似。

加法电路312，RZ锁存器306和反馈电路352(包括滤波器304)分别与加法电路212，RZ锁存器206和反馈电路252(包括滤波器204)的配置和功能相似。

例如，加法电路312可以分别为分支320和321生成输出数据信号316，其方法类似于加法电路212分别为分支220和221生成输出数据信号216。

在另一个示例中，滤波器304可以分别生成ISI对消信号314和315，其方法类似于滤波器204分别生成ISI对消信号214和215。如果全速率数据信号301(即输入数据信号)的数据速率与全速率数据信号201的数据速率相同，则在相反相位上驱动RZ锁存器306的时钟399可以与在相反相位上驱动RZ锁存器206的时钟299相同。与全速率数据信号301相比，输出数据信号316至少有一部分ISI被消除。

然而，与半速率无MUX DFE 200的两个分支220和221不同，半速率无MUX DFE 300的分支320和321还分别包括一个置位-复位(set-reset，SR)锁存器350。应理解的是，在不脱离本技术范围的情况下，SR锁存器350可以选自高电平有效SR锁存器和低电平有效SR锁存器中的至少一个。需要说明的是，SR锁存器350不是反馈电路352的一部分(即不处于半速率无MUX DFE 300的反馈路径上)，因此，与半速率无MUX DFE 200相比，不会增加半速率无MUX DFE 300的反馈时延。

通常来说，一个SR锁存器可用于根据RZ数据信号来生成NRZ数据信号。因此，当SR锁存器350接收到分支320的偶数RZ数据信号302时，分支320的SR锁存器350生成具有全速率数据信号301的偶数数据位的偶数NRZ数据信号330。类似地，当SR锁存器350接收到分支321的奇数RZ数据信号303时，分支321的SR锁存器350生成具有全速率数据信号301的奇数数据位的奇数NRZ数据信号331。

因此，可以说半速率无MUX DFE 300将全速率数据信号301解复用为(i)偶数NRZ数据信号330和(ii)奇数NRZ输出数据信号331。

参见图4，图4示出了一种时序图400，该时序图示出了半速率无MUX DFE 300的至少一些数据信号是如何在时间上关联的。时序图400的底部示出了时间轴480，而时序图400的顶部示出了时钟399的时钟时间线499。在时间轴480上，任意选取了多个时刻401、402、403、404、405、406和407，这些时刻彼此之间的间隔为全速率数据信号301的一个(1)UI的时间长度。

需要说明的是，时序图400仅用于说明的目的。在本技术的不同实现方式中，以下结合图4描述的至少一些数据信号和事件的时序可能与时序图400所阐述的内容不完全对应。

时间线421在时间上表征了加法电路312的输出数据信号316。示例性地，输出数据信号316被划分成与其各个脉冲相关联的多个脉冲周期420。由于输出数据信号316的脉冲代表输出数据信号316的各个数据位，因此多个脉冲周期420与输出数据信号316的各个数据位相关联。

多个脉冲周期420包括时间上连续的脉冲周期430、431、432、433、434和435。因此，例如，脉冲周期430、432和434与输出数据信号316的各个偶数数据位相关联，而脉冲周期431、433和435与输出数据信号316的各个奇数位数据相关联。

操作时间线422在时间上表征了分支320的RZ锁存器306的评估阶段450、452和454以及复位阶段451、453和455。在本示例中，分支320的RZ锁存器306由时钟399驱动，从而RZ锁存器306根据时钟时间线499的上升沿评估输出数据信号316。

例如，评估阶段450、452和454根据时钟时间线499的上升沿分别开始于时刻401、403和405，根据时钟时间线499的下降沿分别结束于时刻402、404和406。在同一示例中，复位阶段451、453和455根据时钟时间线499的下降沿分别开始于时刻402、404和406，根据时钟时间线499的上升沿分别结束于时刻403、405和407。

操作时间线424在时间上表征了分支321的RZ锁存器306的评估阶段462、464和466以及复位阶段461、463和455。相对于分支330的RZ锁存器306，分支331的RZ锁存器306在时钟399的相反相位上驱动。这意味着分支321的RZ锁存器306根据时钟399的下降沿评估输出数据信号316，而不是根据时钟时间线499的上升沿评估输出数据信号316。

例如，评估阶段462、464和466根据时钟399的下降沿开始于时刻402、404和406开始，根据时钟时间线499的上升沿结束于时刻403、405和407。在同一示例中，复位阶段461、463和465根据时钟399的上升沿开始于时刻401、403和405，根据时钟时间线499的下降沿结束于时刻402、404和406。

需要说明的是，调整时钟399的相位，从而在全速率数据信号301的“眼睛”的中心位置对输出数据信号316的各个数据位的值进行采样。因此，如图所示，时钟时间线499的上升沿和下降沿与所述多个脉冲周期420中的每个脉冲周期的中间或近似中间的位置对齐。

应理解的是，时钟399的相位可以通过时钟和数据恢复电路(未示出)或用于驱动RZ锁存器306并对输出数据信号316的各个数据位的值进行采样的任何其他合适的机制进行调整。此外，在一些实施例中，1/K速率DFE的RZ锁存器由彼此相位相差360/K度的各个时钟来驱动，所述1/K速率DFE还可以包括辅助校准电路，用于确保所述各个时钟的相位彼此适当地错开。

时间线423在时间上表征了分支320的RZ锁存器306的偶数RZ数据信号302。在时刻401，分支320的RZ锁存器306的评估阶段450开始，并且在时刻402复位阶段451开始之前的这段时间内，对输出数据信号316的值440进行采样并作为偶数RZ数据信号302的一部分发送出去。

所述值440代表与脉冲周期430相关联的一个偶数数据位。例如，所述值440可以对应于在时刻401采样的输出数据信号316的电压，该电压代表与脉冲周期430相关联的所述偶数数据位，其中所述偶数数据位可以是逻辑“1”或逻辑“0”。

在时刻402，复位阶段451开始，并且在时刻403评估阶段452开始之前的这段时间内，分支320的RZ锁存器306将偶数RZ数据信号302“重置为零”。这意味着偶数RZ数据信号302在时刻402和403之间重置为零电压或任何其他合适的复位参考电压。

在时刻403，评估阶段452开始，并且在时刻404复位阶段453开始之前的这段时间内，对输出数据信号316的值442进行采样并作为偶数RZ数据信号302的一部分发送出去。所述值442代表与脉冲周期432相关联的另一个偶数数据位，其方式类似于所述值440如何代表与脉冲周期430相关联的一个偶数数据位。

同样地，在时刻404，复位阶段453开始，并且在时刻405评估阶段454开始之前的这段时间内，分支320的RZ锁存器306将偶数RZ数据信号302“重置为零”。分支320的RZ锁存器306在复位阶段453期间将偶数RZ数据信号302“重置为零”，其方式类似于分支320的RZ锁存器306如何在复位阶段451将偶数RZ数据信号302“重置为零”。

类似地，在时刻405，评估阶段454开始，并且在时刻406复位阶段455开始之前的这段时间内，对输出数据信号316的值444进行采样并作为偶数RZ数据信号302的一部分发送出去。所述值444代表与脉冲周期434相关联的又一个偶数位，其方式类似于所述值440如何代表与脉冲周期430相关联的一个偶数数据位。

需要说明的是，由于在分支320的RZ锁存器306的复位阶段451、453和455期间分支320的RZ锁存器306的输出(即偶数RZ数据信号302)被重置为复位参考电压，使得代表输出数据信号316的各个偶数数据位的所述值440、442和444在时间线423上示例性地相互间隔给定的“重置为零”周期。因此，偶数RZ数据信号302为具有输出数据信号316的偶数数据位(由所述值440、442和444表示)的一个RZ数据信号。

时间线425在时间上表征了分支321的RZ锁存器306的奇数RZ数据信号303。在各个评估阶段462、464和466期间，分支321的RZ锁存器306对输出数据信号316进行采样。需要说明的是，分支321的RZ锁存器306的评估阶段462、464和466分别对应分支320的RZ锁存器306的复位阶段451、453和455。换句话说，由于分支331的RZ锁存器206与分支330的RZ锁存器306在时钟399的相反相位上驱动，因此当分支330的RZ锁存器306处于复位阶段时，分支331的RZ锁存器306处于评估阶段，反之亦然。

因此，在分支321的RZ锁存器306的评估阶段462、464和466期间，对各个值441、443和445进行采样并作为奇数RZ数据信号303的一部分发送出去。所述值441、443和445分别代表与脉冲周期431、433和435相关联的各个奇数数据位。

由于在分支321的RZ锁存器306的复位阶段461、463和465期间分支321的RZ锁存器306的输出(即奇数RZ数据信号303)被重置为复位参考电压，使得代表输出数据信号316的各个奇数数据位的所述值441、443和445在时间线425上示例性地相互间隔给定的“重置为零”周期。因此，奇数RZ数据信号303为具有输出数据信号316的奇数数据位(由所述值441、443和445表示)的一个RZ数据信号。

时间线426在时间上表征了分支320的SR锁存器350的偶数NRZ数据信号330。在时刻401，相应的SR锁存器350接收到偶数RZ数据信号302的值440，该SR锁存器350将所述值440作为偶数NRZ数据信号330的一部分发送出去。在时刻402，即使相应的SR锁存器350接收到偶数RZ数据信号302的复位参考电压的值，相应的SR锁存器350仍继续将所述值440作为偶数NRZ数据信号330的一部分发送出去。相应的SR锁存器350将所述值440作为偶数NRZ数据信号330的一部分发送出去，直到时刻403接收到偶数RZ数据信号302的值442，相应的SR锁存器350将所述值442作为偶数NRZ数据信号330的一部分发送出去。相应的SR锁存器350将所述值442作为偶数NRZ数据信号330的一部分发送出去，直到时刻405接收到偶数RZ数据信号302的值444，相应的SR锁存器350将所述值444作为偶数NRZ数据信号330的一部分发送出去。

因此，偶数NRZ数据信号330为具有输出数据信号316的偶数数据位(由所述值440、442和444表示)的一个NRZ数据信号(即不含“重置为零”周期)。需要说明的是，由所述值440、442和444表示的每个偶数数据位与偶数NRZ数据信号330的各个脉冲周期相关联，其分别是输出数据信号316的各个脉冲周期430、432和434的两倍长。

时间线427在时间上表征了分支321的SR锁存器350的奇数NRZ数据信号331。在时刻402，相应的SR锁存器350接收到奇数RZ数据信号303的值441，该SR锁存器350将所述值441作为奇数NRZ数据信号331的一部分发送出去。在时刻403，相应的SR锁存器350接收到奇数RZ数据信号303的复位参考电压的值，该SR锁存器350继续将所述值441作为奇数NRZ数据信号331的一部分发送出去。相应的SR锁存器350将所述值441作为奇数NRZ数据信号331的一部分发送出去，直到时刻404接收到奇数RZ数据信号303的值443，相应的SR锁存器350将所述值443作为奇数NRZ数据信号331的一部分发送出去。相应的SR锁存器350将所述值443作为奇数NRZ数据信号331的一部分发送出去，直到时刻406接收到奇数RZ数据信号303的值445，相应的SR锁存器350将所述值445作为奇数NRZ数据信号331的一部分发送出去。

因此，奇数NRZ数据信号331为具有输出数据信号316的奇数数据位(由所述值441、443和445表示)的一个NRZ数据信号。需要说明的是，由所述值440、442和444表示的每个奇数数据位与奇数NRZ数据信号331的各个脉冲周期相关联，其分别是输出数据信号316的各个脉冲周期431、433和435的两倍长。

应理解的是，半速率无MUX DFE 200的至少一些数据信号可以在时间上相关联，其方式类似于半速率无MUX DFE 300的至少一些数据信号如何在时间上相关联。因此，半速率无MUX DFE 200的时序图(未示出)可以类似于图4所示的半速率无MUX DFE 300的时序图，只是不包括时间线426和427。

参见图5，在本技术的又一个实施例中，图5示出了一种具有两个分支520和521的半速率无MUX DFE 500。所述半速率无MUX DFE 500至少有一些部件与所述半速率无MUXDFE 300的至少一些部件的配置和功能类似。

例如，RZ锁存器506、RS锁存器550和滤波器504分别与RZ锁存器306、RS锁存器350和滤波器304的配置和功能类似。如果全速率数据信号501(即输入数据信号)的数据速率与全速率数据信号301的数据速率相同，则在相反相位上驱动RZ锁存器506的时钟599与在相反相位上驱动RZ锁存器306的时钟399相同。

然而，与具有反馈电路352和加法电路312的半速率无MUX DFE 300不同，半速率无MUX DFE 500具有反馈电路552和加法电路512。关于半速率无MUX DFE 500如何用于生成偶数NRZ数据信号530和奇数NRZ数据信号531，以及反馈电路552和加法电路512如何进行配置和工作，下文将进行更为详细的介绍。

除了分别向加法电路512提供相应的ISI对消信号514和515的滤波器504之外，反馈电路552还包括第一反馈回路518和第二反馈回路519。第一反馈回路518将分支520的SR锁存器550的第一反馈抽头信号(即偶数NRZ数据信号530)提供给加法电路512。第二反馈回路519将分支521的SR锁存器550的第二反馈抽头信号(即奇数NRZ数据信号531)提供给加法电路512。

加法电路512用于为分支520和521分别生成不同的输出信号。例如，加法电路512用于为分支520生成输出数据信号516，为分支521生成输出数据信号517。

更具体地，加法电路512用于根据(i)ISI对消信号514，(ii)ISI对消信号515，(iii)第一反馈回路518的第一反馈抽头信号，(iv)第二反馈回路519的第二反馈抽头信号和(v)全速率数据信号501，分别为分支520和521生成相应的输出数据信号516和输出数据信号517。因此，加法电路512用于将其输入信号的不同组合进行合并以生成不同的输出信号。

加法电路512用于将第二反馈回路519的第二反馈抽头信号以及ISI对消信号514和515与全速率数据信号501进行合并，以生成输出数据信号516。例如，加法电路512可以用于从全速率数据信号501中减去第二反馈回路519的第二反馈抽头信号以及ISI对消信号514和515，以生成输出数据信号516。

需要说明的是，第二反馈回路519的第二反馈抽头信号用于对信道脉冲响应的第一后标进行补偿，而ISI对消信号514和515用于对信道脉冲响应中的其他后标进行补偿。

加法电路512用于将第一反馈回路518的第一反馈抽头信号以及ISI对消信号514和515与全速率数据信号501进行合并，以生成输出数据信号517。例如，加法电路512可以用于从全速率数据信号501中减去第一反馈回路518的第一反馈抽头信号以及ISI对消信号514和515，以生成输出数据信号517。

需要说明的是，第一反馈回路518的第一反馈抽头信号用于对信道脉冲响应的第一后标进行补偿，而ISI对消信号514和515用于对信道脉冲响应中的其他后标进行补偿。

还需要说明的是，分支520的RZ锁存器506用于根据输出信号516生成偶数RZ数据信号502，其方式类似于图3所示的分支320的RZ锁存器306用于根据输出信号316生成偶数RZ数据信号302。另外，分支521的RZ锁存器506用于根据输出信号517生成奇数RZ数据信号503，其方式类似于分支321的RZ锁存器306用于根据输出信号316生成奇数RZ数据信号303。

还需要说明的是，RS锁存器550用于根据偶数RZ数据信号502和奇数RZ数据信号503分别生成偶数NRZ数据信号530和奇数NRZ数据信号531，其方式类似于锁存器350用于根据偶数RZ数据信号302和奇数RZ数据信号303分别生成偶数NRZ数据信号330和奇数NRZ数据信号331。

应理解的是，半速率无MUX DFE 500的至少一些数据信号可以在时间上相关联，其方式类似于半速率无MUX DFE 300的至少一些数据信号如何在时间上相关联。因此，半速率无MUX DFE 500的时序图(未示出)可以类似于图4所示的半速率无MUX DFE 300的时序图400。

在一个非限制性示例中，结合图6，作为加法电路512的一个实施例，半速率无MUXDFE 500可以包括加法电路612。该加法电路612包括两个加法子电路614和616，其用于接收加法电路612的输入信号的不同组合。

例如，加法子电路614用于接收全速率数据信号501，第二反馈回路519的第二反馈抽头信号(即奇数NRZ数据信号531)以及ISI对消信号514和515。因此，加法子电路614用于将第二反馈回路519的第二反馈抽头信号以及ISI对消信号514和515与全速率数据信号501进行合并，以生成输出数据信号516。

在同一示例中，加法子电路616用于接收全速率数据信号501，第一反馈回路518的第一反馈抽头信号(即偶数NRZ数据信号530)以及ISI对消信号514和515。因此，加法子电路616用于将第一反馈回路518的第一反馈抽头信号以及ISI对消信号514和515与全速率数据信号501进行合并，以生成输出数据信号517。

应理解的是，除了加法子电路614和616之外，加法电路612还可以包括辅助加法子电路(未示出)，用于将ISI对消信号514和515合并为公共ISI对消信号(未示出)，然后该公共ISI对消信号可以分别被加法子电路614和616接收。这样，加法子电路614可以将公共ISI对消信号和第二反馈回路519的第二反馈抽头信号(即奇数NRZ数据信号531)与全速率数据信号501进行合并。类似地，加法子电路616可以将公共ISI对消信号和第一反馈回路518的第一反馈抽头信号(即偶数NRZ数据信号530)与全速率数据信号501进行合并。

还应理解的是，加法子电路614和616可以分别集成到相应的RZ锁存器506中。这意味着可以在分支520的RZ锁存器506中执行将第二反馈回路519的第二反馈抽头信号以及ISI对消信号514和515与全速率数据信号501进行组合，以生成输出数据信号516。这也意味着，可以在分支521的RZ锁存器506中执行将第一反馈回路518的第一反馈抽头信号以及ISI对消信号514和515与全速率数据信号501进行合并，以生成输出数据信号517。

在本技术的另一实施例中，参见图7，图7示出了一种具有四个分支720、721、722和723的四分之一速率无MUX DFE 700。四分之一速率无MUX DFE 700接收一个全速率数据信号701(即输入数据信号)，并将其发送到加法电路712。分支720、721、722和723分别包括一个RZ锁存器706，其用于从加法电路712接收输出数据信号716。

RZ锁存器706分别由时钟799、798、797和796驱动，这些时钟的速率为驱动全速率数据信号701的时钟速率的四分之一，并且这些时钟用于对加法电路712的输出数据信号716进行采样。时钟799与时钟798的相位相差其周期的25％(90度)。时钟798与时钟797的相位相差其周期的25％。时钟797与时钟796的相位相差其周期的25％。

需要说明的是，时钟799、798、797和796用于工作于25％占空比(即1/4占空比)，这意味着各个RZ锁存器706分别由各个时钟799、798、797和796驱动，以便在所述各个时钟799、798、797和796的每个周期的四分之一内对加法电路712的输出数据信号716进行采样。

四分之一速率无MUX DFE 700还包括反馈电路752。所述反馈电路752具有四个滤波器704。在本实施例中，滤波器704为IIR滤波器，但是，如前所述，并非在本技术的每个实现方式中都是如此。滤波器704的配置和功能类似于图5所示的滤波器504。

分支720的滤波器704接收分支720的RZ锁存器706输入的第一RZ数据信号702，并生成相应的ISI对消信号714。分支721的滤波器704接收分支721的RZ锁存器706输入的第二RZ数据信号703，并生成相应的ISI对消信号715。分支722的滤波器704接收分支722的RZ锁存器706输入的第三RZ数据信号705，并生成相应的ISI对消信号724。分支723的滤波器704接收分支723的RZ锁存器706输入的第四RZ数据信号707，并生成相应的ISI对消信号725。然后，所述加法电路712接收到全部四个ISI对消信号714、715、724和725，其与全速率数据信号701进行合并，以消除至少一部分ISI。通过将ISI对消信号714、715、724和725与全速率数据信号701进行合并，加法电路712生成输出数据信号716。与全速率数据信号701相比，输出数据信号716至少有一部分ISI被消除。

四分之一速率无MUX DFE 700将全速率数据信号701解复用为第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707。第一RZ数据信号702具有第一数据位和全速率数据信号701的第一数据位之后的每个第四数据位。第二RZ数据信号703具有第二数据位(即紧跟在全速率数据信号701的第一数据位之后的顺序数据位)和全速率数据信号701的第二数据位之后的每个第四数据位。第三RZ数据信号705具有第三数据位(即紧跟在全速率数据信号701的第二数据位之后的顺序数据位)和全速率数据信号701的第三数据位之后的每个第四数据位。第四RZ数据信号707具有第四数据位(即紧跟在全速率数据信号701的第三数据位之后的顺序数据位)和全速率数据信号701的第四数据位之后的每个第四数据位。

在本技术的另一实施例中，参见图8，图8示出了一种具有四个分支820、821、822和823的四分之一速率无MUX DFE 800。所述四分之一速率无MUX DFE 800至少有一些部件与所述四分之一速率无MUX DFE 700的至少一些部件的配置和功能类似。

加法电路812、RZ锁存器806和反馈电路852(包括滤波器804)分别与加法电路712、RZ锁存器706和反馈电路752(包括滤波器704)的配置和功能类似。例如，加法电路812可以生成输出数据信号816，其方式类似于加法电路712如何生成输出数据信号716。同样地，RZ锁存器806可以分别生成第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807，其方式类似于RZ锁存器706如何分别生成第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707。此外，滤波器804可以生成各个ISI对消信号814、815、824和825，其方式类似于滤波器704如何生成各个ISI对消信号714、715、724和725。如果全速率数据信号801(即输入数据信号)的数据速率与全速率数据信号701的数据速率相同，则时钟899、898、897和896可以分别与时钟799、798、797和796相同。

然而，与四分之一速率无MUX DFE 700的四个分支720、721、722和723不同，四分之一速率无MUX DFE 800的分支820、821、822和823还分别包括一个SR锁存器850。SR锁存器850的配置和功能可以与图3所示的SR锁存器350类似。

这样，当SR锁存器850接收到分支820的第一RZ数据信号802时，分支820的SR锁存器850生成具有输出数据信号816的第一数据位和第一数据位之后的每个第四数据位(对应于全速率数据信号801的第一数据位和第一数据位之后的每个第四数据位)的第一NRZ数据信号830。当SR锁存器850接收到分支821的第二RZ数据信号803时，分支821的SR锁存器850生成具有输出数据信号816的第二数据位和第二数据位之后的每个第四数据位(对应于全速率数据信号801的第二数据位和第二数据位之后的每个第四数据位)的第二NRZ数据信号831。当SR锁存器850接收到分支822的第三RZ数据信号805时，分支822的SR锁存器850生成具有输出数据信号816的第三数据位和第三数据位之后的每个第四数据位(对应于全速率数据信号801的第三数据位和第三数据位之后的每个第四数据位)的第三NRZ数据信号832。当SR锁存器850接收到分支823的第四RZ数据信号807时，分支823的SR锁存器850生成具有全速率数据信号816的第四数据位和第四数据位之后的每个第四数据位(对应于全速率数据信号801的第四数据位和第四数据位之后的每第四数据位)的第四NRZ数据信号833。

参见图9，图9示出了一种时序图900，该时序图示出了四分之一速率无MUX DFE800的至少一些数据信号是如何在时间上关联的。时序图900的底部示出了时间轴980，该时间轴980为时序图900的所有其他元素所共用。在时间轴980上，任意选取了多个时刻901、902、903、904、905、906、907、908和909，这些时刻彼此之间的间隔为全速率数据信号801的一个(1)UI的长度。

需要说明的是，时序图900仅用于说明的目的。在本技术的不同实现方式中，以下结合图9描述的至少一些数据信号和事件的时序可能与时序图900所阐述的内容不完全对应。

时间线919在时间上表征了加法电路812的输出数据信号816。示例性地，输出数据信号816被划分成与其各个脉冲相关联的多个脉冲周期920。由于输出数据信号816的脉冲代表输出数据信号816的各个数据位，因此多个脉冲周期920与输出数据信号816的各个数据位相关联。多个脉冲周期920包括时间上连续的脉冲周期930、931、932、933、934、935、936和937。

参见时钟899、898、897和896分别对应的时钟时间线999、998、997和996，时钟899与时钟898的相位相差其周期的25％(90度)，时钟898与时钟897的相位相差其周期的25％，时钟897与时钟896的相位相差其周期的25％。

需要说明的是，时钟899、898、897和896用于工作于25％占空比，这意味着各个RZ锁存器806分别由各个时钟899、898、897和896驱动，以便在所述各个时钟899、898、897和896的每个周期的四分之一内对加法电路812的输出数据信号816进行采样。除非另有说明，时钟时间线999、998、997和996分别在相应时钟899、898、897和896的每个周期的四分之一内上升和下降。

操作时间线921在时间上表征了分支820的RZ锁存器806的评估阶段950和952以及复位阶段951和953。分支820的RZ锁存器806根据时钟时间线999的上升沿以及相应时钟899的25％占空比评估输出数据信号816。换句话说，分支820的RZ锁存器806用于在时钟899的每个周期的25％内评估输出数据信号816，在时钟899的每个周期的其余75％内重置输出数据信号816。

例如，评估阶段950和952根据时钟时间线999的上升沿分别开始于时刻901和905，并根据时钟时间线999的下降沿分别结束于时刻902和906(时钟899的各周期的第一个四分之一周期)。在同一示例中，复位阶段951和953根据时钟时间线999的下降沿分别开始于时刻902和906，并根据时钟时间线999的上升沿分别结束于时刻905和909(时钟899的各周期的其他四分之三周期)。

操作时间线923在时间上表征了分支821的RZ锁存器806的评估阶段960和962以及复位阶段961和963。分支821的RZ锁存器806根据时钟时间线998的上升沿以及相应时钟898的25％占空比来评估输出数据信号816。换句话说，分支821的RZ锁存器806用于在时钟898的每个周期的25％内评估输出数据信号816，在时钟898的每个周期的其余75％内重置输出数据信号816。

操作时间线925在时间上表征了分支822的RZ锁存器806的评估阶段970和972以及复位阶段971和973。分支822的RZ锁存器806根据时钟时间线997的上升沿以及相应时钟897的25％占空比来评估输出数据信号816。换句话说，分支822的RZ锁存器806用于在时钟897的每个周期的前25％内评估输出数据信号816，在时钟897的每个周期的其余75％内重置输出数据信号816。

操作时间线927在时间上表征了分支823的RZ锁存器806的评估阶段974和976以及复位阶段975和977。分支823的RZ锁存器806根据时钟时间线996的上升沿以及相应时钟896的25％占空比来评估输出数据信号816。换句话说，分支823的RZ锁存器806用于在时钟896的每个周期的前25％内评估输出数据信号816，在时钟896的每个周期的其余75％重置输出数据信号816。

需要说明的是，调整时钟899、898、897和896的相位，从而在输出数据信号816的眼睛的中心位置对输出数据信号816的各个数据位的值进行采样，并且使得这些时钟的相位彼此相差90度。

时间线922在时间上表征了分支820的RZ锁存器806的第一RZ数据信号802。在时刻901，分支820的RZ锁存器806的评估阶段950开始，并且在时刻902复位阶段851开始之前的这段时间内，对输出数据信号816的值940进行采样并作为第一RZ数据信号802的一部分发送出去。如前所述，由于分支820的RZ锁存器806用于根据相应时钟899的25％占空比进行评估，分支820的RZ锁存器806在时钟899的每个周期的25％内对输出数据信号816进行评估。所述值940代表与脉冲周期930相关联的输出数据信号816的第一数据位。

在时刻902，复位阶段951开始，并且在时刻905评估阶段952开始之前的这段时间内，分支820的RZ锁存器806将第一RZ数据信号802“重置为零”。换句话说，在时钟899的每个周期的其余75％内，第一RZ数据信号802被重置为复位参考电压。

在时刻905，分支820的RZ锁存器806的评估阶段952开始，并且在时刻406复位阶段953开始之前的这段时间内，对输出数据信号816的值944进行采样并作为第一RZ数据信号802的一部分发送出去。所述值944代表与脉冲周期934相关联的输出数据信号816的第五数据位。

时间线924在时间上表征了分支821的RZ锁存器806的第二RZ数据信号803。分支821的RZ锁存器806的评估阶段960开始，并且在复位阶段961开始之前的这段时间内，对输出数据信号816的值941进行采样并作为第二RZ数据信号803的一部分发送出去。由于分支821的RZ锁存器806用于根据相应时钟898的25％占空比进行评估，分支821的RZ锁存器806在时钟898的每个周期的前25％内对输出数据信号816进行评估。所述值941代表与脉冲周期931相关联的输出数据信号816的第二数据位。

复位阶段961开始，并且在评估阶段962开始之前的这段时间内，分支821的RZ锁存器806将第二RZ数据信号803“重置为零”。换句话说，在时钟898的每个周期的其余75％内，第二RZ数据信号803被重置为复位参考电压。

分支821的RZ锁存器806的评估阶段962开始，并且在复位阶段963开始之前的这段时间内，对输出数据信号816的值945进行采样并作为第二RZ数据信号802的一部分发送出去。所述值945代表与脉冲周期935相关联的输出数据信号816的第六数据位。

时间线926在时间上表征了分支822的RZ锁存器806的第三RZ数据信号805。分支822的RZ锁存器806的评估阶段970开始，并且在复位阶段971开始之前的这段时间内，对输出数据信号816的值942进行采样并作为第三RZ数据信号805的一部分发送出去。由于分支822的RZ锁存器806用于根据相应时钟897的25％占空比进行评估，分支822的RZ锁存器806在时钟897的每个周期的前25％内对评估输出数据信号816进行评估。所述值942代表与脉冲周期932相关联的输出数据信号816的第三数据位。

复位阶段971开始，并且在评估阶段972开始之前的这段时间内，分支822的RZ锁存器806将第三RZ数据信号805“重置为零”。换句话说，在时钟897的每个周期的其余75％内，第三RZ数据信号805被重置为复位参考电压。

分支822的RZ锁存器806的评估阶段972开始，并且在复位阶段973开始之前的这段时间内，对输出数据信号816的值946进行采样并将作为第三RZ数据信号805的一部分发送出去。所述值946表示与脉冲周期936相关联的输出数据信号816的第七数据位。

时间线928在时间上表征了分支823的RZ锁存器806的第四RZ数据信号807。分支823的RZ锁存器806的评估阶段974开始，并且在复位阶段975开始之前的这段时间内，对输出数据信号816的值943进行采样并作为第四RZ数据信号807的一部分发送出去。由于分支823的RZ锁存器806用于根据相应时钟896的25％占空比进行评估，分支823的RZ锁存器806在时钟896的每个周期的前25％内对输出数据信号816进行评估。所述值943表示与脉冲周期933相关联的输出数据信号816的第四数据位。

复位阶段975开始，并且在评估阶段976开始之前的这段时间内，分支823的RZ锁存器806将第四RZ数据信号807“重置为零”。换句话说，在时钟896的每个周期的其余75％内，第四RZ数据信号807被重置为复位参考电压。

分支823的RZ锁存器806的评估阶段976开始，并且在复位阶段977开始之前的这段时间内，对输出数据信号816的值947进行采样并作为第四RZ数据信号807的一部分发送出去。所述值947代表与脉冲周期937相关联的输出数据信号816的第八数据位。

时间线980在时间上表征了分支820的SR锁存器850的第一NRZ数据信号830。在时刻901，相应的SR锁存器850接收到第一RZ数据信号802的值940，该SR锁存器850将所述值940作为第一NRZ数据信号830的一部分发送出去。在时刻902，即使相应的SR锁存器850接收到第一RZ数据信号802的复位参考电压的值，相应的SR锁存器850仍继续将所述值940作为第一NRZ数据信号830的一部分发送出去。相应的SR锁存器850将所述值940作为第一NRZ数据信号830的一部分发送出去，直到时刻905接收到第一RZ数据信号802的值944，相应的SR锁存器850将所述值944作为第一NRZ数据信号830的一部分发送出去。

时间线981在时间上表征了分支821的SR锁存器850的第二NRZ数据信号831。在时刻902，相应的SR锁存器850接收到第二RZ数据信号803的值941，该SR锁存器850将所述值941作为第二NRZ数据信号831的一部分发送出去。在时刻903，即使相应的SR锁存器850接收到第二RZ数据信号803的复位参考电压的值，相应的SR锁存器850仍继续将所述值941作为第二NRZ数据信号831的一部分发送出去。相应的SR锁存器850将所述值941作为第二NRZ数据信号831的一部分发送出去，直到时刻906接收到第二RZ数据信号803的值945，相应的SR锁存器850将所述值945作为第二NRZ数据信号831的一部分发送出去。

时间线982在时间上表征了分支822的SR锁存器850的第三NRZ数据信号832。在时刻903，相应的SR锁存器850接收到第三RZ数据信号805的值942，该SR锁存器850将所述值942作为第三NRZ数据信号832的一部分发送出去。在时刻904，即使相应的SR锁存器850接收到第三RZ数据信号805的复位参考电压的值，相应的SR锁存器850仍继续将所述值942作为第三NRZ数据信号832的一部分发送出去。相应的SR锁存器850将所述值942作为第三NRZ数据信号832的一部分发送出去，直到时刻907接收到第三RZ数据信号805的值946，相应的SR锁存器850将所述值946作为第三NRZ数据信号832的一部分发送出去。

时间线983在时间上表征了分支823的SR锁存器850的第四NRZ数据信号833。在时刻904，相应的SR锁存器850接收到第四RZ数据信号807的值943，该SR锁存器850将所述值943作为第四NRZ数据信号833的一部分发送出去。在时刻905，即使相应的SR锁存器850接收到第四RZ数据信号807的复位参考电压的值，相应的SR锁存器850仍继续将所述值943作为第四NRZ数据信号833的一部分发送出去。相应的SR锁存器850将所述值943作为第四NRZ数据信号833的一部分发送出去，直到时刻908接收到第四RZ数据信号807的值947，相应的SR锁存器850将所述值947作为第四NRZ数据信号833的一部分发送出去。

应理解的是，四分之一速率无MUX DFE 700的至少一些数据信号可以在时间上相关联，其方式类似于四分之一速率无MUX DFE 800的至少一些数据信号如何在时间上相关联。因此，半速率无MUX DFE 700的时序图(未示出)可以类似于图9所示的四分之一速率无MUX DFE 800的时序图900，只是不包括时间线980、981、982和983。

在本技术的又一个实施例中，参见图10，图10示出了一种具有四个分支1020、1021、1022和1023的四分之一速率无MUX DFE 1000。所述四分之一速率无MUX DFE 1000至少有一些部件与所述四分之一速率无MUX DFE 800的至少一些组件的配置和功能类似。

例如，RZ锁存器1006、RS锁存器1050和滤波器1004分别与RZ锁存器806、RS锁存器850和滤波器804的配置和功能类似。如果全速率数据信号1001(即输入数据信号)的数据速率与全速率数据信号801的数据速率相同，则时钟1099、1098、1097和1096可以分别与时钟899、898、897和896相同。

然而，与具有反馈电路852和加法电路812的四分之一速率无MUX DFE 800不同，四分之一速率的无MUX DFE 1000具有反馈电路1052和加法电路1012。对于四分之一速率无MUX DFE 1000如何用于生成第一NRZ数据信号1030、第二NRZ数据信号1031、第三NRZ数据信号1032和第四NRZ数据信号1033，以及反馈电路1052和加法电路1012如何配置和工作，下文将进行更详细地描述。

除了向加法电路1012提供各个ISI对消信号1014、1015、1024和1025的滤波器1004之外，反馈电路1052还包括第一反馈回路1034、第二反馈回路1035、第三反馈回路1036和第四反馈回路1037。第一反馈回路1034将分支1020的SR锁存器1050的第一反馈抽头信号(即第一NRZ数据信号1030)提供给加法电路1012。第二反馈回路1035将分支1021的SR锁存器1050的第二反馈抽头信号(即第二NRZ数据信号1031)提供给加法电路1012。第三反馈回路1036将分支1022的SR锁存器1050的第三反馈抽头信号(即第三NRZ数据信号1032)提供给加法电路1012。第四反馈回路1037将分支1023的SR锁存器1050的第四反馈抽头信号(即第四NRZ数据信号1033)提供给加法电路1012。

加法电路1012用于为分支1020、1021、1022和1023分别生成不同的输出信号。例如，加法电路512用于为分支1020、1021、1022和1023分别生成输出数据信号1016、1017、1018和1019。

加法电路1012用于根据(i)ISI对消信号1014，(ii)ISI对消信号1015，(iii)ISI对消信号1024，(iv)ISI对消信号1025，(v)第一反馈回路1034的第一反馈抽头信号，(vi)第二反馈回路1035的第二反馈抽头信号，(vii)第三反馈回路1036的第三反馈抽头信号，(viii)第一反馈回路1037的第四反馈抽头信号和(ix)全速率数据信号1001，分别为分支1020、1021、1022和1023生成相应的输出数据信号1016、1017、1018和1019。然而，需要说明的是，加法电路1012用于将其输入信号的不同组合进行合并以生成不同的输出信号。

加法电路1012用于将第四反馈回路1037的第四反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1016。例如，加法电路1012可以用于从全速率数据信号1001中减去第四反馈回路1037的第四反馈抽头信号以及ISI对消信号1014、1015、1024和1025，以生成输出数据信号1016。

需要说明的是，第四反馈回路1037的第四反馈抽头信号(即第四NRZ数据信号1033)用于对信道脉冲响应的第一后标进行补偿，而ISI对消信号1014、1015、1024和1025用于对信道脉冲响应中的其他后标进行补偿。

加法电路1012用于将第一反馈回路1034的第一反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1017。

需要说明的是，第一反馈回路1034的第一反馈抽头信号(即第一NRZ数据信号1030)用于对信道脉冲响应的第一后标进行补偿，而ISI对消信号1014、1015、1024和1025用于信道脉冲响应中的其他后标进行补偿。

加法电路1012用于将第二反馈回路1035的第二反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1018。

需要说明的是，所述第二反馈回路1035的第二反馈抽头信号(即第二NRZ数据信号1031)用于对信道脉冲响应的第一后标进行补偿，而ISI对消信号1014、1015、1024和1025用于对信道脉冲响应中的其他后标进行补偿。

加法电路1012用于将第三反馈回路1036的第三反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1019。

需要说明的是，所述第三反馈回路1036的第三反馈抽头信号(即第三NRZ数据信号1032)用于对信道脉冲响应的第一后标进行补偿，而ISI对消信号1014、1015、1024和1025用于对信道脉冲响应中的其他后标进行补偿。

还需要说明的是，各个分支1020、1021、1022和1023的RZ锁存器1006用于根据各个输出信号1016、1017、1018和1019分别生成第一RZ数据信号1002、第二RZ数据信号1003、第三RZ数据信号1005和第四RZ数据信号1007，其方式类似于图8所示的各个分支820、821、822和823的RZ锁存器806用于根据输出信号816分别生成第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807。

还需要说明的是，RS锁存1050用于根据第一RZ数据信号1002、第二RZ数据信号1003、第三RZ数据信号1005和第四RZ数据信号1007分别生成第一NRZ数据信号1030、第二NRZ数据信号1031、第三NRZ数据信号1032和第四NRZ数据信号1033，其方式类似于RS锁存850用于根据第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807分别生成第一NRZ数据信号830、第二NRZ数据信号831、第三NRZ数据信号832和第四NRZ数据信号833。

应理解的是，四分之一速率无MUX DFE 1000的至少一些数据信号可以在时间上相关联，其方式类似于四分之一速率无MUX DFE 800的至少一些数据信号如何在时间上相关联。因此，四分之一速率的无MUX DFE 1000的时序图(未示出)可以类似于图9所示的无四分之一速率无MUX DFE 800的时序图900。

在一个非限制性示例中，结合图11，四分之一速率无MUX DFE 1000可以包括加法电路1112，而不是加法电路1012。所述加法电路1112包括四个加法子电路1114、1116、1118和1120，其用于接收加法电路1112的输入信号的不同组合。

例如，加法子电路1114用于接收全速率数据信号1001、第二反馈回路1037的第四反馈抽头信号(即第四NRZ数据信号1033)以及ISI对消信号1014、1015、1024和1025。因此，加法子电路1114用于将第二反馈回路1037的第四反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1016。

在同一示例中，加法子电路1116用于接收全速率数据信号1001、第一反馈回路1034的第一反馈抽头信号(即第一NRZ数据信号1030)以及ISI对消信号1014、1015、1024和1025。因此，加法子电路1116用于将第一反馈回路1034的第一反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1017。

在同一示例中，加法子电路1118用于接收全速率数据信号1001、第二反馈回路1035的第二反馈抽头信号(即第二NRZ数据信号1031)以及ISI对消信号1014、1015、1024和1025。因此，加法子电路1118用于将第二反馈回路1035的第二反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1018。

在同一示例中，加法子电路1120用于接收全速率数据信号1001、第三反馈回路1036的第三反馈抽头信号(即第三NRZ数据信号1032)以及ISI对消信号1014、1015、1024和1025。因此，加法子电路1120用于将第三反馈回路1036的第三反馈抽头信号以及ISI对消信号1014、1015、1024和1025与全速率数据信号1001进行合并，以生成输出数据信号1019。

应理解的是，除了加法子电路1114、1116、1118和1120之外，加法电路1112还可以包括辅助加法子电路(未示出)，用于将ISI对消信号1014、1015、1024和1025合并为公共ISI对消信号(未示出)，然后可以将该公共ISI对消信号分别提供给加法子电路1114、1116、1118和1120。

在本技术的又一实施例中，结合图12，图12示出了一种具有四个分支1220、1221、1222和1223的四分之一速率无MUX DFE 1200。所述分支1120、1221、1222和1223分别包括一个相应的RZ锁存器1206和RS锁存器1250。然而，应理解的是，可以省略四分之一速率无MUXDFE 1200的RS锁存器1250。分支1220、1221、1222和1223各自的RZ锁存器1206分别接收输出数据信号1216、1217、1218和1219。

分支1220、1221、1222和1223各自的RZ锁存器1206分别由时钟1299、1298、1297和1296驱动。时钟1299、1298、1297和1296的速率是驱动全速率数据信号1201(即输入数据信号)的时钟速率的四分之一，类似于图8所示的四分之一速率无MUX DFE 800的时钟899、898、897和896的速率也是驱动全速率数据信号801的时钟速率的四分之一。

然而，与时钟899、898、897和896不同，时钟1299、1298、1297和1296用于工作于50％占空比(即1/2占空比)，而不是用于工作于25％占空比。这意味着，各个RZ锁存器1206由各个时钟1299、1298、1297和1296驱动，以便在所述各个时钟1299、1298、1297和1296的每个周期的二分之一内对加法电路1212的各个输出数据信号1216、1217、1218和1219进行采样。

时钟1298与时钟1299的相位相差其周期的25％(90度)。时钟1297与时钟1298的相位相差其周期的25％。时钟1296与时钟1297的相位相差其周期的25％。应理解的是，分支1220和1222的RZ锁存器1206可以由时钟1299和1297中的任一个在其相反相位上驱动，而不是分别由时钟1299和1297驱动。类似地，分支1221和1223的RZ锁存器1206可以由时钟1298和1296中的任一个在其相反相位上驱动，而不是分别由时钟1298和1296驱动。

分支1220、1221、1222和1223各自的RZ锁存器1206分别生成第一RZ输出数据信号1202、第二RZ输出数据信号1203、第三RZ输出数据信号1205和第四RZ输出数据信号1207。由于RZ锁存器1206由各个时钟1299、1298、1297和1296按照50％占空比驱动，因此第一RZ输出数据信号1202、第二RZ输出数据信号1203、第三RZ输出数据信号1205和第四RZ输出数据信号1207在时钟1299、1298、1297和1296的每个周期的二分之一内分别发送输出数据信号1216、1217、1218和1219的值，而在时钟1299、1298、1297和1296的每个周期的另外二分之一内被重置为复位参考电压。第一RZ输出数据信号1202、第二RZ输出数据信号1203、第三RZ输出数据信号1205和第四RZ输出数据信号1207还被各自的SR锁存器1250接收，所述SR锁存器1250分别生成第一NRZ数据信号1230、第二NRZ数据信号1231、第三NRZ数据信号1232和第四NRZ数据信号1232。

四分之一速率无MUX DFE 1200还包括反馈电路1252。反馈电路1252包括第一反馈回路1234、第二反馈回路1235、第三反馈回路1236和第四反馈回路1237，分别将分支1220、1221、1222和1223的第一、第二、第三和第四反馈抽头信号提供给加法电路1212。第一、第二、第三和第四反馈信号分别为第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207，它们分别发送各个输出数据信号1216、1217、1218和1219的值，由于驱动各个RZ锁存器1204的各个时钟1299、1298、1297和1296的占空比为50％，各个输出数据信号1216、1217、1218和1219将在二分之一内内被重置为复位参考电压。

反馈电路1252还包括四个滤波器1208和四个与门1280。每一个所述与门1280用于接收第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207中相应的RZ数据信号。每一个所述与门1280由时钟1281、1282、1283和1284中相应的时钟驱动。各个时钟1281、1282、1283和1284使得当与门1280接收到相应的第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207时，所述与门1280用于输出各个修改后的RZ数据信号1290、1291、1292和1293，所述各个修改后的RZ数据信号1290、1291、1292和1293在75％的时间内被重置为复位参考电压。

滤波器1204用于接收各个修改后的RZ数据信号1290、1291、1292和1293，其方式类似于滤波器1104用于接收RZ数据信号1102、1103、1105和1107。从而，滤波器1204生成相应的ISI对消信号1214、1215、1224和1225。所述ISI对消信号由所述加法电路1212接收。

加法电路1212将ISI对消信号1214、1215、1224和1225以及第四反馈回路1237的第四反馈抽头信号与全速率数据信号1201进行合并，以生成输出数据信号1216。加法电路1212将ISI对消信号1214、1215、1224和1225以及第一反馈回路1234的第一反馈抽头信号与全速率数据信号1201进行合并，以生成输出数据信号1217。加法电路1212将ISI对消信号1214、1215、1224和1225以及第二反馈回路1235的第二反馈抽头信号与全速率数据信号1201进行合并，以生成输出数据信号1218。加法电路1212将ISI对消信号1214、1215、1224和1225以及第三反馈回路1236的第三反馈抽头信号与全速率数据信号1201进行合并，以生成输出数据信号1219。

在本技术的另一实施例中，结合图13，图13示出了一种判决反馈均衡方法1300的流程图。方法1300包括多个操作，这些操作可以按照不同的顺序执行，其中一些操作可能同时执行，还有一些操作是可选的。方法1300可由包括K个分支的1/K速率无MUX DFE执行，例如，由图2、3、5、7、8、10和12分别示出的无MUX DFE 200、300、500、700、800、1000和1200中的至少一个执行。

所述方法1300始于操作1302：所述1/K速率无MUX DFE根据K个ISI对消信号和所述1/K速率无MUX DFE的全速率数据信号生成所述K个分支的输出数据信号。

例如，在操作1302中，图2所示的半速率无MUX DFE 200根据ISI对消信号214和215以及全速率数据信号201生成其两个分支220和221的输出信号216。ISI对消信号214和215以及全速率数据信号201可以由加法电路212接收。加法电路212可以将ISI对消信号214和215以及全速率数据信号201合并为到输出数据信号216。

如前所述，加法电路可以至少通过加上或者减去至少部分输入电压的方式进行电压合并，这主要取决于电压符号(即负或正)和本技术的各种实现方式。

在操作1302的另一示例中，图3所示的半速率无MUX DFE 300根据ISI对消信号314和315以及全速率数据信号301生成其两个分支320和321的输出信号316，其方式类似于半速率无MUX DFE 200根据ISI对消信号214和215以及全速率数据信号201生成其两个分支220和221的输出信号216。

在操作1302的又一示例中，图7所示的四分之一速率无MUX DFE 700根据ISI对消信号714、715、724和725以及全速率数据信号701生成其四个分支720、721、722和723的输出信号716。ISI对消信号714、715、724和725以及全速率数据信号701可以由加法电路712接收。加法电路712可以将ISI对消信号714、715、724和725以及全速率数据信号701合并为输出数据信号716。

在操作1302的又一示例中，图8所示的四分之一速率无MUX DFE 800根据ISI对消信号814、815、824和825以及全速率数据信号801生成其四个分支820、821、822和823的输出信号816，其方式类似于所述四分之一速率无MUX DFE 700根据ISI对消信号714、715、724和725以及全速率数据信号701生成其四个分支720、721、722和723的输出信号716。

在本技术的一些实施例中，所述方法1300可以包括子操作1322：根据K个ISI对消信号、全速率数据信号和K个NRZ数据信号，生成1/K速率无MUX DFE的K个分支对应的输出数据信号。

例如，在子操作1322中，图5所示的半速率无MUX DFE 500为其分支520生成输出数据信号516，为其分支521的输出数据信号517。半速率无MUX DFE 500根据ISI对消信号514和514、全速率数据信号501和分支521的奇数NRZ数据信号531生成输出数据信号516。半速率DFE 500根据ISI对消信号514和514、全速率数据信号501和分支520的偶数NRZ数据信号530生成输出数据信号517。

应理解的是，半速率无MUX DFE 500可以采用加法电路512或612(参见图6)将ISI对消信号514和514、全速率数据信号501和分支521的奇数NRZ数据信号531合并为输出数据信号516。还应理解的是，半速率无MUX DFE 500可以采用加法电路512或和612将ISI对消信号514和514、全速率数据信号501和偶数NRZ数据信号530合并为输出数据信号517。

在子操作1322的另一示例中，图10所示的四分之一速率无MUX DFE 1000为其分支1020生成输出数据信号1016，为其分支1021生成输出数据信号1017，为其分支1022生成输出数据信号1018，为其分支1023的输出数据信号1019。四分之一速率无MUX DFE 1000根据ISI对消信号1014、1015、1024和1025、全速率数据信号1001和分支1023的第四NRZ数据信号1033生成输出数据信号1016。四分之一速率无MUX DFE 1000根据ISI对消信号1014、1015、1024和1025、全速率数据信号1001和分支1020的第一NRZ数据信号1030生成输出数据信号1017。四分之-速率无MUX DFE 1000根据ISI对消信号1014、1015、1024和1025、全速率数据信号1001和分支1021的第二NRZ数据信号1031生成输出数据信号1018。四分之一速率无MUXDFE 1000根据ISI对消信号1014、1015、1024和1025、全速率数据信号1001和分支1022的第三NRZ数据信号1032生成输出数据信号1019。

应理解的是，四分之一速率无MUX DFE 1000可以采用加法电路1012或1112(参见图10或图11)将ISI对消信号1014、1015、1024和1025、全速率数据信号1001和第四NRZ数据信号1033合并为输出数据信号1016。还应理解的是，四分之一速率DFE 1000可以采用加法电路1012或1112将ISI对消信号1014、1015、1024和1025、全速率数据信号1001和第一NRZ数据信号1030合并为输出数据信号1017。还应理解的是，四分之一速率无MUX DFE 1000可以采用加法电路1012或1112将ISI对消信号1014、1015、1024和1025、全速率数据信号1001和第二NRZ数据信号1031合并为输出数据信号1018。还应理解的是，四分之一速率无MUX DFE1000可以采用加法电路1012或1112将ISI对消信号1014、1015、1024和1025、全速率数据信号1001和第三NRZ数据信号1032合并为输出数据信号1019。

还应理解的是，所述方法1300可以包括根据ISI对消信号1214、1215、1224和1225，全速率数据信号1201，以及RZ数据信号1202、1203、1205和1207，为图12所示的四分之一速率无MUX DFE 1200的分支1220、1221、1222和1223生成输出数据信号1216、1217、1218和1219。然而，需要说明的是，RZ数据信号1202、1203、1205和1207仅在各个时钟1299、1298、1297和1296的每个周期的二分之一内被重置为复位参考电压，而RZ数据信号1002、1003、1005和1007则在各个时钟1099、1098、1097和1096的每个周期的四分之三内被重置为复位参考电压。

四分之一速率无MUX DFE 1200为其分支1220生成输出数据信号1216，为其分支1221生成输出数据信号1217，为其分支1222生成输出数据信号1218，为其分支1223生成输出数据信号1219。四分之一速率DFE 1200根据ISI对消信号1214、1215、1224和1225、全速率数据信号1201和分支1223的第四RZ数据信号1233生成输出数据信号1216。四分之一速率DFE 1200根据ISI对消信号1214、1215、1224和1225、全速率数据信号1201和分支1220的第一RZ数据信号1230生成输出数据信号1217。四分之一速率无MUX DFE 1200根据ISI对消信号1214、1215、1224和1225、全速率数据信号1201和分支1221的第二RZ数据信号1231生成输出数据信号1218。四分之一速率无MUX DFE 1200根据ISI对消信号1214、1215、1224和1225、全速率数据信号1201和分支1222的第三NRZ数据信号1232生成输出数据信号1219。

接着，所述方法1300还包括操作1304：1/K速率无MUX DFE根据输出数据信号和时钟生成K个RZ数据信号。

例如，在操作1304中，图2所示的半速率无MUX DFE 200根据输出数据信号216和时钟299生成偶数RZ数据信号202和奇数RZ数据信号203。分支220的RZ锁存器206可以接收输出数据信号216，并可以根据时钟299生成偶数RZ数据信号202。分支221的RZ锁存器206可以接收输出数据信号216，并可以根据时钟299生成奇数RZ数据信号203。

如前所述，每个RZ锁存器206由时钟299驱动，用于对加法电路212的输出数据信号216进行采样，其中所述时钟299的速率为驱动全速率数据信号201的时钟速率的一半。RZ锁存器206在时钟299的相反相位上驱动，从而分支220的RZ锁存器206生成偶数RZ数据信号202的偶数数据位，分支221的RZ锁存器206生成奇数RZ数据信号203的奇数数据位。然而，应理解的是，RZ锁存器206可以分别由周期相同、彼此相位相差180度的两个时钟驱动。

在操作1304的另一示例中，图3所示的半速率无MUX DFE 300根据输出数据信号316和时钟399生成偶数RZ数据信号302和奇数RZ数据信号303，其方式类似于半速率无MUXDFE 200根据输出数据信号216和时钟299生成偶数RZ数据信号202和奇数RZ数据信号203。

在操作1304的另一示例中，图7所示的四分之一速率无MUX DFE 700根据输出数据信号716和各个时钟799、798、797和796生成第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707。分支720的RZ锁存706可以接收输出数据信号716，并可以根据时钟799生成第一RZ数据信号702。分支721的RZ锁存706可以接收输出数据信号716，并可以根据时钟798生成第二RZ数据信号703。分支722的RZ锁存706可以接收输出数据信号716，并可以根据时钟797生成第三RZ数据信号705。分支723的RZ锁存706可以接收输出数据信号716，并可以根据时钟796生成第四RZ数据信号707。

如前所述，RZ锁存706可以分别由各个时钟799、798、797和796驱动，这些时钟的速率为驱动全速率数据信号701的时钟速率的四分之一，并且这些时钟可以用于对加法电路712的输出数据信号716进行采样。

在操作1304的又一示例中，图8所示的四分之一速率无MUX DFE 800根据输出数据信号816和各个时钟899、898、897和896生成第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807，其方式类似于所述四分之一速率无MUX DFE 700根据输出数据信号716和各个时钟799、798、797和796生成第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707。

在本技术的其他实施例中，所述方法1300可以包括子操作1334：1/K速率无MUXDFE可以根据各个输出数据信号和时钟生成K个RZ数据信号。

例如，在子操作1334中，图5所示的半速率无MUX DFE 500根据输出数据信号516和时钟599生成(i)偶数RZ数据信号502，根据输出数据信号517和时钟599生成(ii)奇数RZ数据信号503。分支520的RZ锁存506可以接收输出数据信号516，并可以根据时钟599生成偶数RZ数据信号502，分支521的RZ锁存506可以接收输出数据信号517，并可以根据时钟599生成奇数RZ数据信号503。

应理解的是，所述方法1300可以包括子操作1324：RZ锁存506可以在时钟599的相对相位上驱动。

应理解的是，所述方法1300可以包括子操作1344：1/K速率无MUX DFE可以根据各个输出数据信号和各个时钟生成K个RZ数据信号。

如前所述，应理解的是，半速率无MUX DFE 500的RZ锁存器506可以由各个彼此相位相差180度的时钟驱动。

在子操作1344的一示例中，图8所示的四分之一速率无MUX DFE 800根据输出数据信号816和时钟899生成(i)第一RZ数据信号802，根据输出数据信号817和时钟898生成(ii)第二RZ数据信号803，根据输出数据信号818和时钟897生成(iii)第三RZ数据信号805，根据输出数据信号819和时钟896生成(iv)第四RZ数据信号807。

在子操作1344的另一示例中，图10所示的四分之一速率无MUX DFE 1000根据输出数据信号1016和时钟1099生成(i)第一RZ数据信号1002，根据输出数据信号1017和时钟1098生成(ii)第二RZ数据信号1003，根据输出数据信号1018和时钟1097生成(iii)第三RZ数据信号1005，根据输出数据信号1019和时钟1096生成(iv)第四RZ数据信号1007。

在子操作1344的又一示例中，图12所示的四分之一速率无MUX DFE 1200根据输出数据信号1216和时钟1299生成(i)第一RZ数据信号1202，根据输出数据信号1217和时钟1298生成(ii)第二RZ数据信号1203，根据输出数据信号1218和时钟1297生成(iii)第三RZ数据信号1205，根据输出数据信号1219和时钟1296生成(iv)第四RZ数据信号1207。

应理解的是，所述方法1300可以包括操作1314：时钟可以工作于1/2占空比(50％占空比)。例如，各个DFE 200、300、500和1200使得时钟299、399、599和1299工作于1/2占空比。这意味着各个RZ锁存器(i)206、(ii)306、(iii)506和(iv)1206分别由时钟(i)299、(ii)399、(iii)599和(iv)1299、1298、1297和1296驱动，以便在各个时钟(i)299、(ii)399、(iii)599和(iv)1299、1298、1297和1296的每个周期的二分之一内对输出数据信号(i)216、(ii)316、(iii)516和517以及(iv)1216、1217、1218和1219进行采样。

应理解的是，所述方法1300可以包括操作1314：时钟可以工作于1/4占空比(25％占空比)。例如，各个无MUX DFE 700、800和1000使得时钟799、798、797、796、899、898、897、896、1099、1098、1097和1096工作于1/4占空比。这意味着各个RZ锁存器(i)706、(ii)806和(iii)1006分别由各个时钟(i)799、798、797和796、(ii)899、898、897和896以及(iii)1099、1098、1097和1096驱动，以便在各个时钟(i)799、798、797和796、(ii)899、898、897和896以及(iii)1099、1098、1097和1096的每个周期的四分之一内对输出数据信号(i)716、(ii)816以及(iii)1016、1017、1018和1019进行采样。

还应理解的是，如果时钟在75％的时间处于高电平，则1/K速率无MUX DFE的RZ锁存器可以根据各个时钟的下降沿工作。

接着，所述方法1300还包括操作1306：1/K速率无MUX DFE根据K个RZ数据信号中的各个RZ数据信号生成K个ISI对消信号中的每一个ISI对消信号。

例如，在操作1306中，图2所示的半速率无MUX DFE 200分别根据偶数RZ数据信号202和奇数RZ数据信号203生成ISI对消信号214和215。在操作1306的另一示例中，图3所示的半速率无MUX DFE 300分别根据偶数RZ数据信号302和奇数RZ数据信号303生成ISI对消信号314和315。在操作1306的又一示例中，图5所示的半速率无MUX DFE 500分别根据偶数RZ数据信号502和和奇数RZ数据信号503生成ISI对消信号514和515。在操作1306的又一示例中，图7所示的四分之一速率无MUX DFE 700分别根据第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707生成ISI对消信号714、715、724和725。在操作1306的又一示例中，图8所示的四分之一速率无MUX DFE 800分别根据第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807生成ISI对消信号814、815、824和825。在操作1306的又一示例中，图10所示的四分之一速率无MUX DFE 1000分别根据第一RZ数据信号1002、第二RZ数据信号1003、第三RZ数据信号1005和第四RZ数据信号1007生成ISI对消信号1014、1015、1024和1025。

在操作1306的一个典型示例中，图12所示的四分之一速率无MUX DFE 1200分别根据第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207生成ISI对消信号1214、1215、1224和1225。在本示例中，所述四分之一速率无MUX DFE1200分别根据第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207生成ISI对消信号1214、1215、1224和1225包括，四分之一速率无MUX DFE1200分别根据第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207以及各个时钟信号1281、1282、1283和1284，生成各个修改后的RZ数据信号1290、1291、1292和1293，并根据所述各个修改后的RZ数据信号1290、1291、1292和1293生成ISI对消信号1214、1215、1224和1225。

应理解的是，操作1306可以包括子操作1326：1/K速率无MUX DFE对K个RZ数据信号中的各个RZ数据信号进行滤波，以生成相应的K个ISI对消信号。

例如，在子操作1326中，图2所示的半速率无MUX DFE 200可以采用滤波器204对偶数RZ数据信号202和奇数RZ数据信号203进行滤波。类似地，图3所示的半速率无MUX DFE300可以采用滤波器304对偶数RZ数据信号302和奇数RZ数据信号303进行滤波，图5所示的半速率无MUX DFE 500可以采用滤波器504对偶数RZ数据信号502和奇数RZ数据信号503进行滤波。类似地，图7所示的四分之一速率无MUX DFE 700可以采用滤波器704对第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707进行滤波，图8所示的四分之一速率无MUX DFE 800可以采用滤波器804对第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807进行滤波，图10所示的四分之一速率无MUX DFE 1000可以采用滤波器1104对第一RZ数据信号1002、第二RZ数据信号1003、第三RZ数据信号1005和第四RZ数据信号1007进行滤波。

应理解的是，图12所示的四分之一速率无MUX DFE 1200采用滤波器1204对修改后的RZ数据信号1290、1291、1292和1293进行滤波，而不是对RZ数据信号1202、1203、1205和1207进行滤波。

应理解的是，所述方法1300还可以包括操作1308：1/K速率无MUX DFE输出K个RZ数据信号。例如，半速率无MUX DFE 200可以输出偶数RZ数据信号202和奇数RZ数据信号203。在另一示例中，四分之一速率无MUX DFE 700可以输出第一RZ数据信号702、第二RZ数据信号703、第三RZ数据信号705和第四RZ数据信号707。

应理解的是，所述方法1300还可以包括操作1310：1/K速率无MUX DFE分别根据K个RZ数据信号生成K个NRZ数据信号。例如，半速率无MUX DFE 300可以分别根据偶数RZ数据信号302和奇数RZ数据信号303生成偶数NRZ数据信号330和奇数NRZ数据信号331，半速率无MUX DFE 500可以分别根据偶数RZ数据信号502和奇数RZ数据信号503生成偶数NRZ数据信号530和奇数NRZ数据信号531。在另一示例中，四分之一速率无MUX DFE 800可以分别根据第一RZ数据信号802、第二RZ数据信号803、第三RZ数据信号805和第四RZ数据信号807生成第一NRZ数据信号830、第二NRZ数据信号831、第三NRZ数据信号832和第四NRZ数据信号833，四分之一速率无MUX DFE 1000可以分别根据第一RZ数据信号1002、第二RZ数据信号1003、第三RZ数据信号1005和第四RZ数据信号1007生成第一NRZ数据信号1030、第二NRZ数据信号1031、第三NRZ数据信号1032和第四NRZ数据信号1033，四分之一速率无MUX DFE 1200可以分别根据第一RZ数据信号1202、第二RZ数据信号1203、第三RZ数据信号1205和第四RZ数据信号1207生成第一NRZ数据信号1230、第二NRZ数据信号1231、第三NRZ数据信号1232和第四NRZ数据信号1233。

应理解的是，所述方法1300还可以包括操作1312：1/K速率无MUX DFE输出K个NRZ数据信号。例如，半速率无MUX DFE 300可以输出偶数NRZ数据信号330和奇数NRZ数据信号331，半速率无MUX DFE 500可以输出偶数NRZ数据信号530和奇数NRZ数据信号531。在另一示例中，四分之一速率无MUX DFE 800可以输出第一NRZ数据信号830、第二NRZ数据信号831、第三NRZ数据信号832和第四NRZ数据信号833，四分之一速率无MUX DFE 1000可以输出第一NRZ数据信号1030、第二NRZ数据信号1031、第三NRZ数据信号1032和第四NRZ数据信号1033，四分之一速率无MUX DFE 1200可以输出第一NRZ数据信号1230、第二NRZ数据信号1231、第三NRZ数据信号1232和第四NRZ数据信号1233。

本领域普通技术人员将意识到，关于各种1/K速率无MUX DFE和各种判决反馈均衡方法的描述仅仅是示意性的，而非旨在以任何方式进行限定。得益于本发明，本领域普通技术人员容易得到其他实施例。此外，可以针对高数据速率下ISI相关的现有需求和问题，通过对本文公开的至少部分1/K速率无MUX DFE和判决反馈均衡方法进行自定义，以提供有价值的方案。为了清楚起见，本文仅对所公开的至少部分1/K速率无MUX DFE和至少判决反馈均衡方法的实现方式的部分常规特征进行示意和描述。特别地，特征的组合不限于上述描述中所呈现的那些，因为所附权利要求中列出的元素的组合构成本发明的组成部分。当然，应理解，在开发所公开的至少部分1/K速率无MUX DFE和判决反馈均衡方法的任何此类实际实现方案时，可能需要做出许多实现方式特定的决策，以实现开发人员的具体目标，例如，遵循应用、系统和业务相关的约束条件，并且这些具体目标会因实现方式的不同而不同，也因开发人员的不同而不同。此外，需要理解的是，开放过程中的努力可能是复杂且耗时的，但得益于本发明，对于高数据率下的反馈均衡领域的普通技术人员来说，这仍然是一项常规的工程。

根据本发明，可以通过各种类型的操作系统、计算平台、网络设备、计算机程序或通用机器实现本文中所描述的部件、进程操作和数据结构中的至少一个。此外，本领域普通技术人员将认识到，也可以使用非通用性的设备，例如硬连线设备、现场可编程门阵列(field programmable gate array，FPGA)、专用集成电路(application specificintegrated circuit，ASIC)等。如果包括一系列操作的方法由计算机、通过操作连接到存储器的处理器或机器实现时，这些操作可存储为可由所述机器、处理器或计算机读取的一系列指令，并且可存储在非瞬时性有形介质上。

应理解的是，1/K速率的无MUX DFE可以在使用SerDes接口进行通信和其他数据传输目的的大量设备中实现。SerDes接口可以用于有线或无线网络路由器、光纤通信系统、数据存储设备等。所述1/K速率无MUX DFE可以在有线或无线通信设备中实现，例如，在智能手机和平板电脑中实现，例如，用于帮助向其各种集成电路发送信息和/或从其各种集成电路接收信息。例如，1/K速率的无MUX DFE可以辅助向射频集成电路(radio frequencyintegrated circuit，RFIC)发送信息和/或从其接收信息。1/K速率无MUX DFE可以在用于移动电话、无线计算机网络和其他无线通信的基站中实现。1/K速率的无MUX DFE可以实现为通用串行总线(Universal Serial Bus，USB)电路、高清多媒体接口(High-DefinitionMultimedia Interface，HDMI)电路等。然而，需要说明的是，可以实现1/K速率无MUX DFE的各种设备在上文中仅作为示例而未穷举，并且不旨在穷举可以实现1/K速率无MUX DFE的设备。在不脱离本技术的范围的情况下，上文没有穷举的其他设备可以实现本技术的其他实现方式中的1/K速率无MUX DFE。

本文所描述的系统和模块可以包括适用于本文所描述的目的的软件、固件、硬件或其任意组合。软件和其他模块可以由处理器执行并驻留在服务器、工作站、个人计算机、计算机化平板电脑、个人数字助理(personal digital assistant，PDA)和适合本文描述的目的的其他设备的存储器上。软件和其他模块可以通过本地存储器、网络、浏览器或其他应用，或通过适合本文描述的目的的其他方式访问。本文描述的数据结构可以包括适用于本文描述的目的的计算机文件、变量、编程阵列、编程结构或任何电子信息存储方案或方法或其任意组合。

上述说明书通过以示例方式提供的非限制性的说明性实施例对本发明进行了描述。这些说明性实施例可以任意修改。权利要求的范围不应受到示例中阐述的实施例的限制，而应给予与整体描述一致的最宽泛的解释。

Claims (18)

1.一种1/K速率判决反馈均衡器DFE，其特征在于，所述DFE包括：

加法电路，用于将K个符号间干扰ISI对消信号与所述DFE的输入信号进行合并；

K个分支，每个分支包括：

重置为零RZ锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号；

反馈电路，包括：

K个滤波器，每个滤波器用于：

从各个RZ锁存器接收各个RZ信号；

根据所述各个RZ信号生成各个ISI对消信号。

2.根据权利要求1所述的DFE，其特征在于，所述RZ锁存器中的两个RZ锁存器在所述时钟信号的相反相位上驱动。

3.根据权利要求1所述的DFE，其特征在于，每个分支还包括置位-复位SR锁存器，用于接收所述分支的RZ信号。

4.根据权利要求3所述的DFE，其特征在于，

所述DFE包括两个分支；

所述两个分支中第一分支和第二分支各自的RZ锁存器用于根据工作于1/2占空比的时钟信号，分别从所述加法电路接收第一输出信号和第二输出信号；

所述反馈电路还包括：

所述两个分支中第一分支的第一反馈回路，用于将所述两个分支中第二分支的SR锁存器的第一反馈抽头信号提供给所述加法电路，所述加法电路还用于将所述第一反馈抽头信号与所述DFE的输入信号以及两个ISI对消信号进行合并，以生成所述加法电路的第一输出信号；

所述两个分支中第二分支的第二反馈回路，用于将所述两个分支中第一分支的SR锁存器的第二反馈抽头信号提供给所述加法电路，所述加法电路还用于将所述第二反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第二输出信号。

5.根据权利要求4所述的DFE，其特征在于，所述第一反馈抽头信号和所述第二反馈抽头信号为非归零NRZ信号。

6.根据权利要求3所述的DFE，其特征在于，

所述DFE包括四个分支；

四个RZ锁存器中的每个RZ锁存器用于根据工作于1/4占空比的时钟信号接收所述加法电路的各个输出；

对于所述四个分支中的每个分支，所述反馈电路还包括各个反馈回路，用于将所述四个分支中至少一个其他分支的SR锁存器对应的反馈抽头信号提供给所述加法电路，所述加法电路用于将所述对应的反馈抽头信号与所述DFE的输入信号以及四个ISI对消信号进行合并，以生成所述加法电路的各个输出信号。

7.根据权利要求1所述的DFE，其特征在于，

所述DFE包括四个分支；

四个RZ锁存器中的每个RZ锁存器用于根据工作于1/2占空比的时钟信号接收所述加法电路的各个输出信号；

对于所述四个分支中的每一个分支，所述反馈电路还包括：

与门，用于根据其他时钟信号接收相应的RZ信号并输出各个修改后的RZ信号，所述其他时钟信号使得所述各个修改后的RZ信号在所述时钟信号的四分之三周期内被重置为零参考电压；

各个反馈回路，用于将所述四个分支中至少一个其他分支的RZ锁存器对应的反馈抽头信号提供给所述加法电路，所述加法电路还用于将所述对应的反馈抽头信号与所述DFE的输入信号以及四个ISI对消信号进行合并，以生成所述加法电路的各个输出；

四个滤波器中的每个滤波器用于从各个与门接收各个修改后的RZ信号，并根据所述各个修改后的RZ信号生成各个ISI对消信号。

8.根据权利要求1至7任一项所述的DFE，其特征在于，所述K个滤波器中的多个滤波器中的每个滤波器为无源滤波器。

9.根据权利要求1至7任一项所述的DFE，其特征在于，所述K个滤波器中的多个滤波器中的每个滤波器为无限冲激响应IIR滤波器。

10.一种包括K个分支的1/K速率判决反馈均衡DFE电路中实现的方法，其特征在于，所述方法包括：

所述DFE电路根据K个符号间干扰ISI对消信号和所述DFE电路的输入信号生成所述K个分支的输出信号；

所述DFE电路根据所述输出信号和时钟信号生成K个归零RZ信号；

所述DFE电路根据所述K个RZ信号中的各个RZ信号分别生成所述K个ISI对消信号中的每一个ISI对消信号。

11.根据权利要求10所述的方法，其特征在于，生成所述K个ISI对消信号中的每一个ISI对消信号包括：所述DFE电路对所述K个RZ信号中的各个RZ信号进行滤波。

12.根据权利要求10所述的方法，其特征在于，所述方法还包括：所述DFE电路输出所述K个RZ信号。

13.根据权利要求10至12任一项所述的方法，其特征在于，所述方法还包括：所述DFE电路根据所述K个RZ信号中的各个RZ信号分别生成K个非归零NRZ信号中的每一个NRZ信号。

14.根据权利要求13所述的方法，其特征在于，所述方法还包括：所述DFE电路输出所述K个NRZ信号。

15.根据权利要求14所述的方法，其特征在于，

生成所述输出信号还包括：所述DFE电路根据所述K个ISI对消信号、所述DFE电路的输入信号和所述K个分支中其他分支的NRZ信号，生成所述K个分支中每个分支对应的输出信号；

生成所述K个RZ信号还包括：所述DFE电路根据所述各个输出信号和所述时钟信号生成所述K个RZ信号中的每一个RZ信号。

16.根据权利要求10所述的方法，其特征在于，根据所述输出信号和所述时钟信号生成所述K个RZ信号还包括：所述DFE电路根据所述输出信号和所述时钟信号的第一相位生成所述K个RZ信号中的第一RZ信号，所述DFE电路根据所述输出信号和所述时钟信号的第二相位生成所述K个RZ信号中的第二RZ信号，其中，所述时钟信号的第一相位和第二相位彼此相反。

17.根据权利要求10至12任一项所述的方法，其特征在于，根据所述输出信号和所述时钟信号生成所述K个RZ信号还包括：所述DFE电路根据所述各个输出信号和各个时钟信号生成所述K个RZ信号。

18.根据权利要求15所述的方法，其特征在于，所述方法还包括：所述DFE电路使得所述各个时钟信号工作于1/2占空比或1/4占空比。

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