JP2004522359A - シングル・エンド中間タップ終端高速デジタル・シグナリングのためのプリエンファシス方式のための方法および回路 - Google Patents
シングル・エンド中間タップ終端高速デジタル・シグナリングのためのプリエンファシス方式のための方法および回路 Download PDFInfo
- Publication number
- JP2004522359A JP2004522359A JP2003504615A JP2003504615A JP2004522359A JP 2004522359 A JP2004522359 A JP 2004522359A JP 2003504615 A JP2003504615 A JP 2003504615A JP 2003504615 A JP2003504615 A JP 2003504615A JP 2004522359 A JP2004522359 A JP 2004522359A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- logic
- logical
- driver circuit
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000011664 signaling Effects 0.000 title description 6
- 239000000872 buffer Substances 0.000 claims description 56
- 230000005540 biological transmission Effects 0.000 claims description 27
- 238000012544 monitoring process Methods 0.000 claims description 18
- 230000008054 signal transmission Effects 0.000 claims description 18
- 230000004044 response Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 230000001419 dependent effect Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000002500 effect on skin Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0286—Provision of wave shaping within the driver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
- Amplifiers (AREA)
- Gyroscopes (AREA)
Abstract
送信された論理信号をプリエンファシスする方法および回路。本方法および回路は、シングル・エンド中間タップ終端入出力線に応用することができる。一実施形態において、ドライバ回路は、そのドライバ回路によって送信された信号の論理値(すなわち、論理0、論理1、または論理低、論理高)を監視するように構成することができる。本ドライバ回路は、送信される次の論理信号の論理値と、第1の先に送信された信号および第2の先に送信された信号とを比較することができる。送信される次の論理信号の論理値、ならびに第1および第2論理信号の論理値に基づいて、次の論理信号のプリエンファシスを行うことができる。第1および第2論理信号が同じ論理値を有し、次の論理信号が異なる値を有する場合、次の論理値をプリエンファシスすることができる。次の論理信号が、第1論理信号または第2論理信号のいずれかと等価である論理値を有する場合、その信号は、プリエンファシスなしで送信することができる。
Description
【0001】
(発明の背景)
1.発明の分野
本発明は、電子システムに関し、より詳細には高速デジタル・シグナリングに関する。
【0002】
2.関連技術の説明
デジタル・システムの動作スピードは近年著しく増加した。ドライバからレシーバに1GB/sのデータ・レートでデータを送信することができるシステムが一般化している。レシーバ回路が送信されたデータを確実に適切に復元するためには、特定の条件が満たされなければならない。
【0003】
アイ・パターンは、デジタル・シグナリング技術においてよく知られている。アイ・パターンを定義するパラメータは、セットアップ時間および保持時間の両方を含む。アイ・パターンはしばしば、ソース同期線およびリンクなど様々なタイプのデジタル入出力リンクを特徴付けるために使用される。ソース同期入出力は、送信されたデータ信号とともにソースにおけるクロック信号を送信することを含む。ソース同期レシーバが送信されたデータを適切に復元するために、アイ・パターンは、転送されたクロックを基準にして充分なセットアップ時間および保持時間を見込んでおかなければならない。
【0004】
ソース同期データ線および他の多数のタイプの高速デジタル・シグナリング・リンクは通常、中間タップ終端(CTT)入出力バッファとして知られているものを含む。図1は、例示的CTT入出力バッファを示す。CTT入出力バッファ10は、送信線14によって結合されたドライバ回路12およびレシーバ回路19を含む。送信線14は、プルアップ抵抗16およびプルダウン抵抗18が存在するので、中間タップ終端と称する。これらの2つの抵抗は、等しい抵抗値でよい。これらの抵抗の抵抗値は、送信線を効果的に終端させるように選択され、それによって反射および他の送信線効果を防止または最小化することができる。しかし、送信線の効果的終端にもかかわらず、信号劣化を引き起こす要素は依然存在する。
【0005】
周波数依存分散は、送信線上を送信される信号に影響する可能性のある1つの要素である。周波数依存分散は、送信線媒体から生じる表皮効果および誘電損失などの要素からもたらされる。周波数依存分散は、信号エッジ劣化および振幅減衰をもたらす可能性がある。これらの効果は、部分的には高データ・レートのため、GB/sのシグナリング速度でより深刻になる可能性がある。問題をさらに大きくするのは、低から高および/または高から低の遷移上での信号エッジの高周波数含有量である。
【0006】
周波数依存分散は、データ依存ジッタとして知られているものに陥る可能性がある。データ依存ジッタは、様々な周波数成分に関連付けられたデータ・パターンに対する周波数依存タイミング遅延として観測することができる。データ依存ジッタは、アイ・パターンを歪ませ、それによって妥当なセットアップおよび保持ウインドウを減少させる。したがって、送信されたデジタル信号のための許容可能なセットアップおよび保持時間は、著しく減少する可能性がある。これは、高速デジタル・シグナリング・オペレーションの信頼性を著しく減少させる可能性がある。
【0007】
周波数依存分散およびその結果としてのデータ依存ジッタと戦うために開発された一手法がプリエンファシスとして知られている。プリエンファシスは、高速デジタル・システムにおいて送信されたデジタル信号のドライブ強度を増加することを含む。図2Aおよび2Bは、伝統的デジタル信号送信とプリエンファシスされたデジタル信号送信との相違を示す。図2Aに示す信号は、プリエンファシスなしで送信されている。図2Bでは、低から高または高から低の遷移のそれぞれにおいて、比較信号(comparative signal)がプリエンファシスされる。ここに示すように、プリエンファシスは、1つの全ビット時間に及ぶほど充分強くすることができる。次に送信された信号の論理値がプリエンファシスされた信号と同じであれば、ドライブ強度は、通常のドライブ強度に戻してエンファシス(強調)を止めることができる。同じ論理値の連続送信は通常、プリエンファシスされない。
【0008】
図2Bに示すように、送信された論理信号のプリエンファシスの間に、この手法に伴う著しいオーバヘッドがある。高から低および低から高の遷移の全てに対するプリエンファシスは、送信された信号のデータ整合性を改善することができるが、電力消費が著しく増加する可能性がある。さらに、何らかのデジタル信号送信をプリエンファシスすることは、データ整合性を改善することができるが、遷移のそれぞれおよび全てに対するプリエンファシスを実施することは、データ整合性に著しい改善を加えることができない。
【0009】
(発明の概要)
送信された論理信号をプリエンファシスするための方法および回路が提供される。本方法および回路は、シングル・エンド中間タップ終端入出力線、またはプリエンファシスに適合する他のタイプの信号送信回路/媒体に応用することができる。一実施態様において、ドライバ回路は、そのドライバ回路によって送信された信号の論理値(すなわち論理0、論理1、または論理低、論理高)を監視するように構成される。ドライバ回路は、送信される次の論理信号の論理値と、第1の以前に送信された信号および第2の以前に送信された信号とを比較する。次の論理信号のプリエンファシスは、送信される次の論理信号の論理値、ならびに第1および第2の論理信号の論理値に基づいて行うことができる。第1および第2の論理信号が、同じ論理値を有し、次の論理信号が異なる値を有する場合、次の論理値はプリエンファシスされる。次の論理信号が、第1論理信号または第2論理信号のいずれかに等価な論理値を有する場合、その信号はプリエンファシスなしで送信される。
【0010】
一実施態様において、ドライバ回路は、監視回路、比較回路、および出力回路を含む。監視回路は、ドライバ回路によって送信された論理信号の論理値または状態を監視するように構成される。比較回路は、最近送信された論理信号の諸論理値を比較するように構成される。比較回路は、送信される次の論理信号をプリエンファシスすべきかどうかを判断する。比較回路は、プリエンファシス・コントローラを含んでもよい。次の論理信号がプリエンファシスで送信される場合、プリエンファシス・コントローラは、出力回路に結合され第1または第2のいずれかのイネーブル信号を生成するように構成されてもよい。送信される次の論理信号が論理高信号(または論理1)であり、プリエンファシスされる場合、第1イネーブル信号をアサートする。同様に、送信される次の論理信号が論理低信号(または論理0)であり、プリエンファシスされる場合、第2イネーブル回路をアサートする。
【0011】
一実施態様において、出力バッファは、第1出力バッファおよび第2出力バッファを含む。第1および第2出力バッファは、共通の出力を共用することができる。通常の(すなわちプリエンファシスでない)信号送信中に、第1出力バッファは、送信された論理信号をドライブすることができ、一方、第2出力バッファは非活動状態のままでよい。プリエンファシスを有する信号送信中は、第1および第2出力バッファの両方が活動状態であってよい。第1および第2出力バッファが共通の出力を共用するので、第2出力バッファを活動状態にすることは、送信された信号に追加的ドライブ強度を与え、それによって希望するプリエンファシスを与えることができる。
【0012】
したがって、様々な実施態様において、送信された論理信号をプリエンファシスする本方法および回路は、高データ整合性を有する高速デジタル信号送信が可能である。送信された論理信号を特定の条件下でのみプリエンファシスすることによって、電力消費の著しい節約を行うことができる。
【0013】
次の詳細な説明を読み、添付の図面を参照すれば、本発明の他の形態が明らかになろう。
【0014】
本発明は、様々な修正および代替形態が可能であるが、その具体的実施形態を図面に例として示し、本明細書に詳細に述べる。しかし、図面およびその説明は、本発明を開示された特定の形態に限定するものではなく、対照的に、本発明は、添付の請求の範囲によって定義される本発明の精神および範囲に該当するすべての修正、等価物、および代替例をカバーするものであることを理解されたい。
【0015】
(発明の詳細な説明)
次に図3に移ると、デジタル信号遷移が条件付きでプリエンファシスされる方法の一実施形態を示す一例示的タイミング図を示す。プリエンファシスのない信号遷移のタイミング図を比較のために含める。タイミング・パターン20は、プリエンファシスなしで送信されたデータ・パターンを示す。タイミング・パターン22は、選択された遷移にプリエンファシスを与えた送信されたデータ・パターンを示す。タイミング図に示すように、
第1プリエンファシスは、論理信号の同じ論理値または論理状態が2ビット時間経過した後に送信される信号の論理値が反対になるときに行われる。次いで次の論理信号がプリエンファシスされて送信される。プリエンファシスされた信号は、増加されたドライブ強度で送信される。増加されたドライブ強度を有する送信は、通常の(プリエンファシスのない)送信より大きい電圧、通常の送信より大きい電流、または両方を有する信号を含む。ここに示す例において、プリエンファシスを有する第1送信の後に、プリエンファシスされた送信と同じ論理値を有する2つの追加された送信を示している。これらの2ビット時間の間は論理状態が不変のままなので、これらの2つの送信は通常の送信である。同じ論理値の2ビット時間後に遷移が行われているので、これらの2ビット時間後の次の遷移は、プリエンファシスされる。したがって、ここに示す実施形態では、2ビット時間以上の同じ論理状態に続いて遷移が行われるときに、デジタル信号のためのプリエンファシスが行われる。
【0016】
図4は、図3に示す実施形態の信号がプリエンファシスされる条件を示す真理値表であり、プリエンファシスが行われる条件をさらに示す。真理値表の左側では、4つの条件付き入力が使用されて、送信時に次のデジタル信号がプリエンファシスされるべきかどうかが判断される。条件は、第2論理信号A(n−2)の論理値、第1論理信号A(n−1)の論理値、送信される次の論理信号A(n)の論理値、および事前イネーブルの信号(pre−enable)の状態の論理値である。事前イネーブル信号は、アサートされるときに、特定の条件が満たされるときにプリエンファシスが行われるようにする。この実施形態では、事前イネーブル信号がデアサートされるとき、プリエンファシスは行われない。事前イネーブル信号は以下にさらに詳細に議論する。第2論理信号は、第1論理信号の前に送信され、第1論理信号は、次の論理信号の前に送信される。
【0017】
この真理値表の目的では、論理0および論理低が等価であると仮定する。さらに、論理信号は、その信号が論理0または論理低であるときにデアサートされると仮定する。同様に、この実施例では論理1および論理高は等価であり、信号は論理1または論理高状態でアサートされると仮定する。この実施例は、アサートまたはデアサートされた論理信号を特定の論理レベルや定義に限定するものではないことに留意されたい。対照的に、本明細書に開示された実施形態および実施例は例示的であり、論理0および/または論理1、論理高および/または論理低、あるいはアサート/デアサートの定義が本明細書に議論された定義と異なる実施形態も本開示の範囲内である。
【0018】
真理値表の第1行において、A(n−2)およびA(n−1)は論理0であり、次の論理信号A(n)は論理1である。したがって、この実施形態において低から高の遷移を含むという、次の論理信号のプリエンファシスのための条件は満たされる。真理値表の第2行において、A(n−2)およびA(n−1)は論理1であるが、A(n)は論理0である。したがって、次の論理信号のプリエンファシスのための条件は再び満たされ、したがって高から低の遷移に対するプリエンファシスが行われる。真理値表の第3および第4行では、A(n−2)およびA(n−1)は異なる論理値であり、したがってプリエンファシスのための条件は満たされず、次の遷移に対するプリエンファシスは行われない。真理値表の第5および第6行では、A(n−1)とA(n)の論理値が等価であり、したがってA(n−2)の論理値にかかわらず、A(n)の送信中のプリエンファシスは行われない。真理値表の最終行では、事前イネーブル信号がデアサートされ、したがって、第1、第2および次の論理信号の状態にかかわらず、プリエンファシスは行われない。
【0019】
次に図5に移ると、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態のブロック図を示す。ドライバ回路50は、選択論理回路51、プリエンファシス・コントローラ56、および出力回路58を含む。選択論理回路は、監視回路52および比較回路54を含む。様々な機能ブロックを異なる形態に組合わせる他の実施形態が可能であり検討される。例えば、いくつかの実施形態は、監視回路と比較回路によって実行される機能を単一ブロックに組合わせることができる。同様に、いくつかの実施形態において、プリエンファシス・コントローラによって実行される機能は比較回路に統合することができる。一般に、本実施形態の機能ブロックによって実行される様々な機能は、特定の実施例に適合する任意の方法で組合わせることができる。
【0020】
選択論理回路51は、送信される次のデータ信号A(n)を出力回路58にドライブするように構成することができる。同様に、プリエンファシス・コントローラ56は、プリエンファシスが行われるときに、信号を出力回路58にドライブする。ここに示す実施形態において、n_en信号は、高から低の遷移に対してプリエンファシスが行われることをイネーブルし、かつ示す一方、p_en信号は、低から高の遷移に対してプリエンファシスが行われることをイネーブルし、かつ示す。いくつかの実施形態では、n_enおよびp_en信号を異なるソースにおいて生成することができる。他の実施形態では、n_enおよびp_en信号が、本来同じソースから生成される互いの補数でよい。プリエンファシス・コントローラ56は、本実施形態において、比較回路54からプリエンファシス信号を受け取ることに応答して、イネーブル信号の1つを生成する。いくつかの実施形態では、プリエンファシス信号をイネーブル信号として使用することもできる。プリエンファシス・コントローラ56は、事前イネーブル信号を受け取るように構成することもまたでき、この信号は、アサートされると、適切な条件が満たされるときにプリエンファシスが行われることをイネーブルすることができる。事前イネーブル信号をデアサートすることは、条件にかかわらずプリエンファシスが行われることを阻止する。
【0021】
監視回路52は、ドライバ回路51によって送信された論理信号の値を監視するように構成されている。ここに示す実施形態において、監視回路51は、送信される次の論理信号を、集積回路の内部論理回路から受け取ることができる。監視回路は、以前に送信された論理信号の論理値を記憶すること、および送信される次の論理信号の論理値を記憶することのために、フリップフロップまたはレジスタなど様々な記憶デバイスを含むことができる。これらの論理信号の論理値は、比較回路54に転送することができる。
【0022】
比較回路54は、以前に送信された2つの論理信号A(n−2)およびA(n−1)の論理値と、送信される次の論理信号A(n)の値を比較する。A(n−1)はA(n)の前に送信され、A(n−2)はA(n−1)の前に送信されることに留意されたい。以前に送信された信号の論理状態は、プリエンファシスが行われるべきかどうかを判断するために、次の論理信号の状態と比較される。以前に送信された2つの論理信号が同じ論理値であり、次の論理信号が異なる論理値である場合、図4に示す真理値表にしたがって、次の論理信号の送信中にプリエンファシスを行う。第1論理信号A(n−1)の論理値が、第2論理信号A(n−2)の論理値と異なる場合、A(n)の論理値にかかわらず、プリエンファシスは行われない。同様に、A(n−2)の論理値がA(n)の論理値に等しい場合、A(n−1)の値にかかわらず、プリエンファシスは行われない。
【0023】
出力回路58は、次の論理信号A(n)を受け取り、その出力回路が結合されているレシーバにその信号をドライブように構成されている。出力回路58は、次の論理信号の送信をプリエンファシスすることをイネーブルする回路を含む。プリエンファシスは、本実施形態に示すp_enまたはn_en信号などのイネーブル信号を受け取ることに応答して行う。
【0024】
次に図6Aに移ると、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態の略図を示す。ドライバ回路50の図に示す実施形態は、選択論理回路51および出力回路58を含む。この特定の実施形態では、選択論理回路51は、監視回路52、比較論理回路54、およびプリエンファシス・コントローラ56を含む。出力回路58は、第1出力バッファ59−1と第2出力バッファ59−2を含む。
【0025】
ここに示す実施形態において、送信される次の論理信号A(n)は、監視回路52内のシフト・レジスタによって受け取られる。出力回路58によって信号A(n)を受け取ることもできる。監視回路52のシフト・レジスタは、A(n)の論理値、ならびにA(n−1)およびA(n−2)の論理値を取り込むように構成されている。それぞれのクロック・サイクルで、シフト・レジスタ内の論理値はシフト・レジスタ内で1つ分シフトされる。したがって、監視回路のシフト・レジスタは、任意のクロック・サイクルに対してA(n)、A(n−1)、およびA(n−2)の状態を格納することができる。
【0026】
比較回路54は、監視回路52内に格納された値に基づいて、A(n)に対するプリエンファシスを実行するかどうかを判断するように構成されている。ここに示す実施形態において、比較回路54は、2つの3入力ANDゲートに対する入力に基づいて、プリエンファシス信号を生成するように構成されている。プリエンファシス信号をアサートすることは、ドライバ回路50による送信時にA(n)がプリエンファシスされるべきであることを示す。これらの第1ANDゲート(「1」)は、A(n)が論理1で、A(n−1)とA(n−2)の両方が論理0である場合に、プリエンファシス信号をアサートする。第2ANDゲート(「2」)は、A(n)が論理0で、A(n−1)とA(n−2)が論理1である場合に、プリエンファシス信号をアサートする。いずれかのANDゲートによって生成されると、図に示すORゲートを介してプリエンファシス信号をプリエンファシス・コントローラ56に伝える。
【0027】
プリエンファシス・コントローラ56は、プリエンファシス信号を比較論理回路54から受け取り、次の論理信号A(n)および事前イネーブル信号pre_enを受け取るように構成されている。アサートされると事前イネーブル信号は、適切な条件が発生するときにプリエンファシスを行わせる。デアサートされるとき、プリエンファシスは行われない。プリエンファシス・コントローラ56は、2つの可能なイネーブル信号p_enまたはn_enの1つを生成するように構成される。p_enイネーブル信号は、A(n)の送信時に論理低から高(または論理0から1)の遷移が行われる場合に生成される。n_en信号は、A(n)の送信時に論理高から低(または論理1つから0)の遷移が行われる場合に生成される。プリエンファシスのための条件が満たされない場合、事前イネーブル信号のアサートにもかかわらず、いずれのイネーブル信号も生成されない。
【0028】
出力回路58は、本実施形態で、2つの出力バッファ、すなわち出力バッファ59−1および出力バッファ59−2を含む。これらの出力バッファのそれぞれは、2つのトランジスタを有するCMOS(相補型金属酸化膜半導体)出力バッファである。出力バッファ59−1は、トランジスタQ1およびQ2を含み、これらは、Q1のソースおよびQ2のドレイン間の共通電気ノードを共用する。共通電気ノードは、出力バッファの出力として機能する。同様に、出力バッファ59−2は、トランジスタQ3およびQ4を含み、Q3のソースをQ4のドレインに接続する点において出力ノードを有する。出力バッファ59−1および59−2の出力ノードは、互いに電気的に接続され、したがってそれらの出力ノードに共通の出力を与える。
【0029】
ここに示す実施形態において、出力バッファ59−1は、通常の論理信号送信(すなわちプリエンファシスのない信号送信)をドライブするように構成されている。出力バッファ59−2は、通常の信号送信中にアイドルのままであるように構成される。送信される信号A(n)が、論理高である場合、その信号は、入力に示されているインバータを介して出力バッファ59−1に伝えることができ、論理低になる。次いで論理低信号は、トランジスタQ1をターンオンし、それによって出力の電圧レベルをドレインのポテンシャル近くのレベル(本実施形態ではVDD)にプルダウンする。送信される次の信号が論理低レベルである場合、(インバータにより)Q2の入力において論理高が現れ、それによってQ2をターンオンし、出力の電圧レベルをQ2のソースのポテンシャル(本実施形態ではVSS)にする。
【0030】
プリエンファシスされた送信中に、両方の出力バッファ59−1および59−2を活動状態にすることができる。送信される次の論理信号A(n)が論理高であり、p_en信号がアサートされる場合、Q3のゲートに結合されているNANDゲートが強制的に論理低レベルにされ、それによってQ3をターンオンする。インバータがトランジスタ・ゲートを論理低レベルにすると、Q1は同時にターンオンする。このように、Q1とQ3が同時にターンオンすると、共通出力での電圧レベルは、Q1のみがターンオンした場合よりVDDに近くすることができる。さらに、共通出力での電流レベルは、Q1のみがターンオンした場合より大きくすることができる。同様に、A(n)が論理低レベルでプリエンファシスされるべきである場合、Q2およびQ4の両方を、送信中に同時にターンオンすることができ、Q2のみがターンオンされる場合より電圧レベルをVSSにより近くする。同時に動作している両方のトランジスタによって流し出される電流レベルは、Q2のみが動作している場合より大きくすることができる。
【0031】
図6Bは、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の代替実施形態の略図である。図6Bに示すドライバ回路50の実施形態は、監視回路52、比較回路54、および選択論理回路51を含む。選択論理回路51にはプリエンファシス・コントローラ56を含む。ドライバ回路50は、出力バッファ59−1および59−2を有する出力回路58も含む。出力バッファ59−1および59−2は、図6Aに示す実施形態と同様の方法で動作し、出力バッファ59−1が通常の信号送信をドライブし、出力バッファ59−1および59−2の両方が、プリエンファシスされた送信をドライブすることに関連して動作する。
【0032】
図6Bに示す実施形態は、ダブル・データ・レート(DDR)で動作するシステム内の論理信号をドライブするように構成することができる。DDRシステムでは、クロックの立ち上がりエッジおよび立ち下がりエッジの両方を、クロック・デバイスをトリガするために使用することができる。これにより、例えば500MHzクロックを有するシステムが、毎秒1ギガビットでデータを送信することが可能になる。図6Bのドライバ回路50は、4つのd型フリップフロップを含み、フリップフロップAおよびCは、クロック信号の立ち上がりエッジでトリガされ、フリップフロップBおよびDは、クロック信号の立ち下がりエッジでトリガされる。クロック信号は、マルチプレクサ1および2に結合することもまたできる。フリップフロップAからの一出力は、クロック・サイクルの低部分中にマルチプレクサ1を通過することが可能であり、一方フリップフロップBからの一出力は、クロック信号の高部分中に通過することができる。同様に、フリップフロップCの一出力は、クロック・サイクルの低部分中にマルチプレクサ2を通貨することができ、一方フリップフロップDからの出力は、クロック・サイクルの高部分中にマルチプレクサを通過することができる。
【0033】
監視回路52は、この特定の実施形態に示すように、フリップフロップAおよびB、ならびにマルチプレクサ1を備える。ドライバ回路50によって送信される論理信号は、一代替方法では、回路に入力DAおよびDBから入力させる。動作の一実施形態において、ドライバ回路50への入力は、第1信号を入力DAから、次の入力を入力DBへ、第3入力をDAへ、第4入力をDBへなどのように入力させる。DAを介した論理信号入力は、クロック信号の次の立ち上がりエッジに続いてフリップフロップAを介して伝えることができ、次のクロック信号の低部分中に、マルチプレクサ1を介して伝えることができる。DBを介した論理信号入力は、クロック信号の立ち下がりエッジに続いてフリップフロップBを介し、クロック信号の高部分中にマルチプレクサ1を介して伝えることができる。任意の時点でのマルチプレクサ1の出力は、A(n)、すなわち送信される次の論理信号でよい。
【0034】
プリエンファシス・コントローラ56は、この特定の実施形態において比較論理回路54を含む。比較論理回路54は、2つのインバータおよび排他的ORゲートを備える。ドライバ回路50を介した信号のタイミングにより、比較論理回路54の入力に現れる信号は、以前に送信された2つの論理信号A(n−2)およびA(n−1)である。その2つの信号が等価な論理値である場合、マルチプレクサ2を介してプリエンファシス・コントローラ56のNANDゲートに論理1を伝えることができる。論理1がマルチプレクサから受け取られるときに事前イネーブル信号がアサートされる場合、NANDゲートの出力は論理低である。この実施形態において、n_enおよびp_en信号は、(インバータを介した伝搬遅延を見込んで)同時にアサートすることができる。n_en信号は、論理0(または論理低)としてアサートすることができ、一方p_en信号は、論理1(または論理高)としてアサートされる。図6Aに示す実施形態とは対照的に、プリエンファシス信号は提示されないが、n_enおよびp_enのアサートは、A(n)が送信時にプリエンファシスされるべきであることを示す。A(n)が論理高である場合、トランジスタQ1およびQ3は(伝搬遅延を見込んで)同時にターンオンされ、A(n)が送信される論理高レベルをプリエンファシスする。A(n)が論理低である場合、Q2およびQ4は(再び伝搬遅延を見込んで)同時にターンオンされ、それによって、A(n)が送信される論理低レベルをプリエンファシスする。
【0035】
図6Cは、図6B内の回路の動作を示すタイミング図である。先に述べたように、図6Bに示す回路は、DDRシステム用に構成される。クロック・サイクルの立ち上がりエッジにおいて、データ入力DAをフリップフロップAにラッチすることができる。クロック・サイクルの高部分中に、フリップフロップAの出力は、マルチプレクサ1を介して、何らかの伝搬遅延後に、最終的には回路の出力(「out」)に伝えることができる。クロック・サイクルの立ち下がりエッジ時に、データ入力DBをフリップフロップBにラッチすることができる。クロック・サイクルの次の低部分中に、データを、マルチプレクサ1を介して回路の出力に伝えることができる。したがって、図6Bに示すドライバ回路50の実施形態の出力は、クロック・サイクルの連続する高および低部分時に入力DAおよびDBによってそれぞれ交互にドライブされる。
【0036】
本発明を特定の実施形態を参照しながら述べたが、本実施形態が例示的であり、本発明の範囲がそのように限定されないことが理解されよう。記載した実施形態に対する任意の変形形態、修正、追加、および改善が可能である。これらの変形形態、修正、追加および改善は、次の請求の範囲に詳述する発明の範囲内にある。
【図面の簡単な説明】
【図1】
シングル・エンド中間タップ終端入出力バッファの一実施形態の略図である(従来技術)。
【図2】
プリエンファシスのないデジタル信号送信の一例示的タイミング図(A)と遷移が行われる各信号のためにプリエンファシスが行われるデジタル信号送信の一例示的タイミング図(B)である(従来技術)。
【図3】
デジタル信号遷移が条件付きでプリエンファシスされる方法の一実施形態を示す一例示的タイミング図である。
【図4】
図3に示す実施形態の信号がプリエンファシスされる条件を示す真理値表である。
【図5】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態のブロック図である。
【図6A】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態の略図である。
【図6B】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一代替実施形態の略図である。
【図6C】
図6B内の回路のオペレーションを示すタイミング図である。
(発明の背景)
1.発明の分野
本発明は、電子システムに関し、より詳細には高速デジタル・シグナリングに関する。
【0002】
2.関連技術の説明
デジタル・システムの動作スピードは近年著しく増加した。ドライバからレシーバに1GB/sのデータ・レートでデータを送信することができるシステムが一般化している。レシーバ回路が送信されたデータを確実に適切に復元するためには、特定の条件が満たされなければならない。
【0003】
アイ・パターンは、デジタル・シグナリング技術においてよく知られている。アイ・パターンを定義するパラメータは、セットアップ時間および保持時間の両方を含む。アイ・パターンはしばしば、ソース同期線およびリンクなど様々なタイプのデジタル入出力リンクを特徴付けるために使用される。ソース同期入出力は、送信されたデータ信号とともにソースにおけるクロック信号を送信することを含む。ソース同期レシーバが送信されたデータを適切に復元するために、アイ・パターンは、転送されたクロックを基準にして充分なセットアップ時間および保持時間を見込んでおかなければならない。
【0004】
ソース同期データ線および他の多数のタイプの高速デジタル・シグナリング・リンクは通常、中間タップ終端(CTT)入出力バッファとして知られているものを含む。図1は、例示的CTT入出力バッファを示す。CTT入出力バッファ10は、送信線14によって結合されたドライバ回路12およびレシーバ回路19を含む。送信線14は、プルアップ抵抗16およびプルダウン抵抗18が存在するので、中間タップ終端と称する。これらの2つの抵抗は、等しい抵抗値でよい。これらの抵抗の抵抗値は、送信線を効果的に終端させるように選択され、それによって反射および他の送信線効果を防止または最小化することができる。しかし、送信線の効果的終端にもかかわらず、信号劣化を引き起こす要素は依然存在する。
【0005】
周波数依存分散は、送信線上を送信される信号に影響する可能性のある1つの要素である。周波数依存分散は、送信線媒体から生じる表皮効果および誘電損失などの要素からもたらされる。周波数依存分散は、信号エッジ劣化および振幅減衰をもたらす可能性がある。これらの効果は、部分的には高データ・レートのため、GB/sのシグナリング速度でより深刻になる可能性がある。問題をさらに大きくするのは、低から高および/または高から低の遷移上での信号エッジの高周波数含有量である。
【0006】
周波数依存分散は、データ依存ジッタとして知られているものに陥る可能性がある。データ依存ジッタは、様々な周波数成分に関連付けられたデータ・パターンに対する周波数依存タイミング遅延として観測することができる。データ依存ジッタは、アイ・パターンを歪ませ、それによって妥当なセットアップおよび保持ウインドウを減少させる。したがって、送信されたデジタル信号のための許容可能なセットアップおよび保持時間は、著しく減少する可能性がある。これは、高速デジタル・シグナリング・オペレーションの信頼性を著しく減少させる可能性がある。
【0007】
周波数依存分散およびその結果としてのデータ依存ジッタと戦うために開発された一手法がプリエンファシスとして知られている。プリエンファシスは、高速デジタル・システムにおいて送信されたデジタル信号のドライブ強度を増加することを含む。図2Aおよび2Bは、伝統的デジタル信号送信とプリエンファシスされたデジタル信号送信との相違を示す。図2Aに示す信号は、プリエンファシスなしで送信されている。図2Bでは、低から高または高から低の遷移のそれぞれにおいて、比較信号(comparative signal)がプリエンファシスされる。ここに示すように、プリエンファシスは、1つの全ビット時間に及ぶほど充分強くすることができる。次に送信された信号の論理値がプリエンファシスされた信号と同じであれば、ドライブ強度は、通常のドライブ強度に戻してエンファシス(強調)を止めることができる。同じ論理値の連続送信は通常、プリエンファシスされない。
【0008】
図2Bに示すように、送信された論理信号のプリエンファシスの間に、この手法に伴う著しいオーバヘッドがある。高から低および低から高の遷移の全てに対するプリエンファシスは、送信された信号のデータ整合性を改善することができるが、電力消費が著しく増加する可能性がある。さらに、何らかのデジタル信号送信をプリエンファシスすることは、データ整合性を改善することができるが、遷移のそれぞれおよび全てに対するプリエンファシスを実施することは、データ整合性に著しい改善を加えることができない。
【0009】
(発明の概要)
送信された論理信号をプリエンファシスするための方法および回路が提供される。本方法および回路は、シングル・エンド中間タップ終端入出力線、またはプリエンファシスに適合する他のタイプの信号送信回路/媒体に応用することができる。一実施態様において、ドライバ回路は、そのドライバ回路によって送信された信号の論理値(すなわち論理0、論理1、または論理低、論理高)を監視するように構成される。ドライバ回路は、送信される次の論理信号の論理値と、第1の以前に送信された信号および第2の以前に送信された信号とを比較する。次の論理信号のプリエンファシスは、送信される次の論理信号の論理値、ならびに第1および第2の論理信号の論理値に基づいて行うことができる。第1および第2の論理信号が、同じ論理値を有し、次の論理信号が異なる値を有する場合、次の論理値はプリエンファシスされる。次の論理信号が、第1論理信号または第2論理信号のいずれかに等価な論理値を有する場合、その信号はプリエンファシスなしで送信される。
【0010】
一実施態様において、ドライバ回路は、監視回路、比較回路、および出力回路を含む。監視回路は、ドライバ回路によって送信された論理信号の論理値または状態を監視するように構成される。比較回路は、最近送信された論理信号の諸論理値を比較するように構成される。比較回路は、送信される次の論理信号をプリエンファシスすべきかどうかを判断する。比較回路は、プリエンファシス・コントローラを含んでもよい。次の論理信号がプリエンファシスで送信される場合、プリエンファシス・コントローラは、出力回路に結合され第1または第2のいずれかのイネーブル信号を生成するように構成されてもよい。送信される次の論理信号が論理高信号(または論理1)であり、プリエンファシスされる場合、第1イネーブル信号をアサートする。同様に、送信される次の論理信号が論理低信号(または論理0)であり、プリエンファシスされる場合、第2イネーブル回路をアサートする。
【0011】
一実施態様において、出力バッファは、第1出力バッファおよび第2出力バッファを含む。第1および第2出力バッファは、共通の出力を共用することができる。通常の(すなわちプリエンファシスでない)信号送信中に、第1出力バッファは、送信された論理信号をドライブすることができ、一方、第2出力バッファは非活動状態のままでよい。プリエンファシスを有する信号送信中は、第1および第2出力バッファの両方が活動状態であってよい。第1および第2出力バッファが共通の出力を共用するので、第2出力バッファを活動状態にすることは、送信された信号に追加的ドライブ強度を与え、それによって希望するプリエンファシスを与えることができる。
【0012】
したがって、様々な実施態様において、送信された論理信号をプリエンファシスする本方法および回路は、高データ整合性を有する高速デジタル信号送信が可能である。送信された論理信号を特定の条件下でのみプリエンファシスすることによって、電力消費の著しい節約を行うことができる。
【0013】
次の詳細な説明を読み、添付の図面を参照すれば、本発明の他の形態が明らかになろう。
【0014】
本発明は、様々な修正および代替形態が可能であるが、その具体的実施形態を図面に例として示し、本明細書に詳細に述べる。しかし、図面およびその説明は、本発明を開示された特定の形態に限定するものではなく、対照的に、本発明は、添付の請求の範囲によって定義される本発明の精神および範囲に該当するすべての修正、等価物、および代替例をカバーするものであることを理解されたい。
【0015】
(発明の詳細な説明)
次に図3に移ると、デジタル信号遷移が条件付きでプリエンファシスされる方法の一実施形態を示す一例示的タイミング図を示す。プリエンファシスのない信号遷移のタイミング図を比較のために含める。タイミング・パターン20は、プリエンファシスなしで送信されたデータ・パターンを示す。タイミング・パターン22は、選択された遷移にプリエンファシスを与えた送信されたデータ・パターンを示す。タイミング図に示すように、
第1プリエンファシスは、論理信号の同じ論理値または論理状態が2ビット時間経過した後に送信される信号の論理値が反対になるときに行われる。次いで次の論理信号がプリエンファシスされて送信される。プリエンファシスされた信号は、増加されたドライブ強度で送信される。増加されたドライブ強度を有する送信は、通常の(プリエンファシスのない)送信より大きい電圧、通常の送信より大きい電流、または両方を有する信号を含む。ここに示す例において、プリエンファシスを有する第1送信の後に、プリエンファシスされた送信と同じ論理値を有する2つの追加された送信を示している。これらの2ビット時間の間は論理状態が不変のままなので、これらの2つの送信は通常の送信である。同じ論理値の2ビット時間後に遷移が行われているので、これらの2ビット時間後の次の遷移は、プリエンファシスされる。したがって、ここに示す実施形態では、2ビット時間以上の同じ論理状態に続いて遷移が行われるときに、デジタル信号のためのプリエンファシスが行われる。
【0016】
図4は、図3に示す実施形態の信号がプリエンファシスされる条件を示す真理値表であり、プリエンファシスが行われる条件をさらに示す。真理値表の左側では、4つの条件付き入力が使用されて、送信時に次のデジタル信号がプリエンファシスされるべきかどうかが判断される。条件は、第2論理信号A(n−2)の論理値、第1論理信号A(n−1)の論理値、送信される次の論理信号A(n)の論理値、および事前イネーブルの信号(pre−enable)の状態の論理値である。事前イネーブル信号は、アサートされるときに、特定の条件が満たされるときにプリエンファシスが行われるようにする。この実施形態では、事前イネーブル信号がデアサートされるとき、プリエンファシスは行われない。事前イネーブル信号は以下にさらに詳細に議論する。第2論理信号は、第1論理信号の前に送信され、第1論理信号は、次の論理信号の前に送信される。
【0017】
この真理値表の目的では、論理0および論理低が等価であると仮定する。さらに、論理信号は、その信号が論理0または論理低であるときにデアサートされると仮定する。同様に、この実施例では論理1および論理高は等価であり、信号は論理1または論理高状態でアサートされると仮定する。この実施例は、アサートまたはデアサートされた論理信号を特定の論理レベルや定義に限定するものではないことに留意されたい。対照的に、本明細書に開示された実施形態および実施例は例示的であり、論理0および/または論理1、論理高および/または論理低、あるいはアサート/デアサートの定義が本明細書に議論された定義と異なる実施形態も本開示の範囲内である。
【0018】
真理値表の第1行において、A(n−2)およびA(n−1)は論理0であり、次の論理信号A(n)は論理1である。したがって、この実施形態において低から高の遷移を含むという、次の論理信号のプリエンファシスのための条件は満たされる。真理値表の第2行において、A(n−2)およびA(n−1)は論理1であるが、A(n)は論理0である。したがって、次の論理信号のプリエンファシスのための条件は再び満たされ、したがって高から低の遷移に対するプリエンファシスが行われる。真理値表の第3および第4行では、A(n−2)およびA(n−1)は異なる論理値であり、したがってプリエンファシスのための条件は満たされず、次の遷移に対するプリエンファシスは行われない。真理値表の第5および第6行では、A(n−1)とA(n)の論理値が等価であり、したがってA(n−2)の論理値にかかわらず、A(n)の送信中のプリエンファシスは行われない。真理値表の最終行では、事前イネーブル信号がデアサートされ、したがって、第1、第2および次の論理信号の状態にかかわらず、プリエンファシスは行われない。
【0019】
次に図5に移ると、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態のブロック図を示す。ドライバ回路50は、選択論理回路51、プリエンファシス・コントローラ56、および出力回路58を含む。選択論理回路は、監視回路52および比較回路54を含む。様々な機能ブロックを異なる形態に組合わせる他の実施形態が可能であり検討される。例えば、いくつかの実施形態は、監視回路と比較回路によって実行される機能を単一ブロックに組合わせることができる。同様に、いくつかの実施形態において、プリエンファシス・コントローラによって実行される機能は比較回路に統合することができる。一般に、本実施形態の機能ブロックによって実行される様々な機能は、特定の実施例に適合する任意の方法で組合わせることができる。
【0020】
選択論理回路51は、送信される次のデータ信号A(n)を出力回路58にドライブするように構成することができる。同様に、プリエンファシス・コントローラ56は、プリエンファシスが行われるときに、信号を出力回路58にドライブする。ここに示す実施形態において、n_en信号は、高から低の遷移に対してプリエンファシスが行われることをイネーブルし、かつ示す一方、p_en信号は、低から高の遷移に対してプリエンファシスが行われることをイネーブルし、かつ示す。いくつかの実施形態では、n_enおよびp_en信号を異なるソースにおいて生成することができる。他の実施形態では、n_enおよびp_en信号が、本来同じソースから生成される互いの補数でよい。プリエンファシス・コントローラ56は、本実施形態において、比較回路54からプリエンファシス信号を受け取ることに応答して、イネーブル信号の1つを生成する。いくつかの実施形態では、プリエンファシス信号をイネーブル信号として使用することもできる。プリエンファシス・コントローラ56は、事前イネーブル信号を受け取るように構成することもまたでき、この信号は、アサートされると、適切な条件が満たされるときにプリエンファシスが行われることをイネーブルすることができる。事前イネーブル信号をデアサートすることは、条件にかかわらずプリエンファシスが行われることを阻止する。
【0021】
監視回路52は、ドライバ回路51によって送信された論理信号の値を監視するように構成されている。ここに示す実施形態において、監視回路51は、送信される次の論理信号を、集積回路の内部論理回路から受け取ることができる。監視回路は、以前に送信された論理信号の論理値を記憶すること、および送信される次の論理信号の論理値を記憶することのために、フリップフロップまたはレジスタなど様々な記憶デバイスを含むことができる。これらの論理信号の論理値は、比較回路54に転送することができる。
【0022】
比較回路54は、以前に送信された2つの論理信号A(n−2)およびA(n−1)の論理値と、送信される次の論理信号A(n)の値を比較する。A(n−1)はA(n)の前に送信され、A(n−2)はA(n−1)の前に送信されることに留意されたい。以前に送信された信号の論理状態は、プリエンファシスが行われるべきかどうかを判断するために、次の論理信号の状態と比較される。以前に送信された2つの論理信号が同じ論理値であり、次の論理信号が異なる論理値である場合、図4に示す真理値表にしたがって、次の論理信号の送信中にプリエンファシスを行う。第1論理信号A(n−1)の論理値が、第2論理信号A(n−2)の論理値と異なる場合、A(n)の論理値にかかわらず、プリエンファシスは行われない。同様に、A(n−2)の論理値がA(n)の論理値に等しい場合、A(n−1)の値にかかわらず、プリエンファシスは行われない。
【0023】
出力回路58は、次の論理信号A(n)を受け取り、その出力回路が結合されているレシーバにその信号をドライブように構成されている。出力回路58は、次の論理信号の送信をプリエンファシスすることをイネーブルする回路を含む。プリエンファシスは、本実施形態に示すp_enまたはn_en信号などのイネーブル信号を受け取ることに応答して行う。
【0024】
次に図6Aに移ると、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態の略図を示す。ドライバ回路50の図に示す実施形態は、選択論理回路51および出力回路58を含む。この特定の実施形態では、選択論理回路51は、監視回路52、比較論理回路54、およびプリエンファシス・コントローラ56を含む。出力回路58は、第1出力バッファ59−1と第2出力バッファ59−2を含む。
【0025】
ここに示す実施形態において、送信される次の論理信号A(n)は、監視回路52内のシフト・レジスタによって受け取られる。出力回路58によって信号A(n)を受け取ることもできる。監視回路52のシフト・レジスタは、A(n)の論理値、ならびにA(n−1)およびA(n−2)の論理値を取り込むように構成されている。それぞれのクロック・サイクルで、シフト・レジスタ内の論理値はシフト・レジスタ内で1つ分シフトされる。したがって、監視回路のシフト・レジスタは、任意のクロック・サイクルに対してA(n)、A(n−1)、およびA(n−2)の状態を格納することができる。
【0026】
比較回路54は、監視回路52内に格納された値に基づいて、A(n)に対するプリエンファシスを実行するかどうかを判断するように構成されている。ここに示す実施形態において、比較回路54は、2つの3入力ANDゲートに対する入力に基づいて、プリエンファシス信号を生成するように構成されている。プリエンファシス信号をアサートすることは、ドライバ回路50による送信時にA(n)がプリエンファシスされるべきであることを示す。これらの第1ANDゲート(「1」)は、A(n)が論理1で、A(n−1)とA(n−2)の両方が論理0である場合に、プリエンファシス信号をアサートする。第2ANDゲート(「2」)は、A(n)が論理0で、A(n−1)とA(n−2)が論理1である場合に、プリエンファシス信号をアサートする。いずれかのANDゲートによって生成されると、図に示すORゲートを介してプリエンファシス信号をプリエンファシス・コントローラ56に伝える。
【0027】
プリエンファシス・コントローラ56は、プリエンファシス信号を比較論理回路54から受け取り、次の論理信号A(n)および事前イネーブル信号pre_enを受け取るように構成されている。アサートされると事前イネーブル信号は、適切な条件が発生するときにプリエンファシスを行わせる。デアサートされるとき、プリエンファシスは行われない。プリエンファシス・コントローラ56は、2つの可能なイネーブル信号p_enまたはn_enの1つを生成するように構成される。p_enイネーブル信号は、A(n)の送信時に論理低から高(または論理0から1)の遷移が行われる場合に生成される。n_en信号は、A(n)の送信時に論理高から低(または論理1つから0)の遷移が行われる場合に生成される。プリエンファシスのための条件が満たされない場合、事前イネーブル信号のアサートにもかかわらず、いずれのイネーブル信号も生成されない。
【0028】
出力回路58は、本実施形態で、2つの出力バッファ、すなわち出力バッファ59−1および出力バッファ59−2を含む。これらの出力バッファのそれぞれは、2つのトランジスタを有するCMOS(相補型金属酸化膜半導体)出力バッファである。出力バッファ59−1は、トランジスタQ1およびQ2を含み、これらは、Q1のソースおよびQ2のドレイン間の共通電気ノードを共用する。共通電気ノードは、出力バッファの出力として機能する。同様に、出力バッファ59−2は、トランジスタQ3およびQ4を含み、Q3のソースをQ4のドレインに接続する点において出力ノードを有する。出力バッファ59−1および59−2の出力ノードは、互いに電気的に接続され、したがってそれらの出力ノードに共通の出力を与える。
【0029】
ここに示す実施形態において、出力バッファ59−1は、通常の論理信号送信(すなわちプリエンファシスのない信号送信)をドライブするように構成されている。出力バッファ59−2は、通常の信号送信中にアイドルのままであるように構成される。送信される信号A(n)が、論理高である場合、その信号は、入力に示されているインバータを介して出力バッファ59−1に伝えることができ、論理低になる。次いで論理低信号は、トランジスタQ1をターンオンし、それによって出力の電圧レベルをドレインのポテンシャル近くのレベル(本実施形態ではVDD)にプルダウンする。送信される次の信号が論理低レベルである場合、(インバータにより)Q2の入力において論理高が現れ、それによってQ2をターンオンし、出力の電圧レベルをQ2のソースのポテンシャル(本実施形態ではVSS)にする。
【0030】
プリエンファシスされた送信中に、両方の出力バッファ59−1および59−2を活動状態にすることができる。送信される次の論理信号A(n)が論理高であり、p_en信号がアサートされる場合、Q3のゲートに結合されているNANDゲートが強制的に論理低レベルにされ、それによってQ3をターンオンする。インバータがトランジスタ・ゲートを論理低レベルにすると、Q1は同時にターンオンする。このように、Q1とQ3が同時にターンオンすると、共通出力での電圧レベルは、Q1のみがターンオンした場合よりVDDに近くすることができる。さらに、共通出力での電流レベルは、Q1のみがターンオンした場合より大きくすることができる。同様に、A(n)が論理低レベルでプリエンファシスされるべきである場合、Q2およびQ4の両方を、送信中に同時にターンオンすることができ、Q2のみがターンオンされる場合より電圧レベルをVSSにより近くする。同時に動作している両方のトランジスタによって流し出される電流レベルは、Q2のみが動作している場合より大きくすることができる。
【0031】
図6Bは、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の代替実施形態の略図である。図6Bに示すドライバ回路50の実施形態は、監視回路52、比較回路54、および選択論理回路51を含む。選択論理回路51にはプリエンファシス・コントローラ56を含む。ドライバ回路50は、出力バッファ59−1および59−2を有する出力回路58も含む。出力バッファ59−1および59−2は、図6Aに示す実施形態と同様の方法で動作し、出力バッファ59−1が通常の信号送信をドライブし、出力バッファ59−1および59−2の両方が、プリエンファシスされた送信をドライブすることに関連して動作する。
【0032】
図6Bに示す実施形態は、ダブル・データ・レート(DDR)で動作するシステム内の論理信号をドライブするように構成することができる。DDRシステムでは、クロックの立ち上がりエッジおよび立ち下がりエッジの両方を、クロック・デバイスをトリガするために使用することができる。これにより、例えば500MHzクロックを有するシステムが、毎秒1ギガビットでデータを送信することが可能になる。図6Bのドライバ回路50は、4つのd型フリップフロップを含み、フリップフロップAおよびCは、クロック信号の立ち上がりエッジでトリガされ、フリップフロップBおよびDは、クロック信号の立ち下がりエッジでトリガされる。クロック信号は、マルチプレクサ1および2に結合することもまたできる。フリップフロップAからの一出力は、クロック・サイクルの低部分中にマルチプレクサ1を通過することが可能であり、一方フリップフロップBからの一出力は、クロック信号の高部分中に通過することができる。同様に、フリップフロップCの一出力は、クロック・サイクルの低部分中にマルチプレクサ2を通貨することができ、一方フリップフロップDからの出力は、クロック・サイクルの高部分中にマルチプレクサを通過することができる。
【0033】
監視回路52は、この特定の実施形態に示すように、フリップフロップAおよびB、ならびにマルチプレクサ1を備える。ドライバ回路50によって送信される論理信号は、一代替方法では、回路に入力DAおよびDBから入力させる。動作の一実施形態において、ドライバ回路50への入力は、第1信号を入力DAから、次の入力を入力DBへ、第3入力をDAへ、第4入力をDBへなどのように入力させる。DAを介した論理信号入力は、クロック信号の次の立ち上がりエッジに続いてフリップフロップAを介して伝えることができ、次のクロック信号の低部分中に、マルチプレクサ1を介して伝えることができる。DBを介した論理信号入力は、クロック信号の立ち下がりエッジに続いてフリップフロップBを介し、クロック信号の高部分中にマルチプレクサ1を介して伝えることができる。任意の時点でのマルチプレクサ1の出力は、A(n)、すなわち送信される次の論理信号でよい。
【0034】
プリエンファシス・コントローラ56は、この特定の実施形態において比較論理回路54を含む。比較論理回路54は、2つのインバータおよび排他的ORゲートを備える。ドライバ回路50を介した信号のタイミングにより、比較論理回路54の入力に現れる信号は、以前に送信された2つの論理信号A(n−2)およびA(n−1)である。その2つの信号が等価な論理値である場合、マルチプレクサ2を介してプリエンファシス・コントローラ56のNANDゲートに論理1を伝えることができる。論理1がマルチプレクサから受け取られるときに事前イネーブル信号がアサートされる場合、NANDゲートの出力は論理低である。この実施形態において、n_enおよびp_en信号は、(インバータを介した伝搬遅延を見込んで)同時にアサートすることができる。n_en信号は、論理0(または論理低)としてアサートすることができ、一方p_en信号は、論理1(または論理高)としてアサートされる。図6Aに示す実施形態とは対照的に、プリエンファシス信号は提示されないが、n_enおよびp_enのアサートは、A(n)が送信時にプリエンファシスされるべきであることを示す。A(n)が論理高である場合、トランジスタQ1およびQ3は(伝搬遅延を見込んで)同時にターンオンされ、A(n)が送信される論理高レベルをプリエンファシスする。A(n)が論理低である場合、Q2およびQ4は(再び伝搬遅延を見込んで)同時にターンオンされ、それによって、A(n)が送信される論理低レベルをプリエンファシスする。
【0035】
図6Cは、図6B内の回路の動作を示すタイミング図である。先に述べたように、図6Bに示す回路は、DDRシステム用に構成される。クロック・サイクルの立ち上がりエッジにおいて、データ入力DAをフリップフロップAにラッチすることができる。クロック・サイクルの高部分中に、フリップフロップAの出力は、マルチプレクサ1を介して、何らかの伝搬遅延後に、最終的には回路の出力(「out」)に伝えることができる。クロック・サイクルの立ち下がりエッジ時に、データ入力DBをフリップフロップBにラッチすることができる。クロック・サイクルの次の低部分中に、データを、マルチプレクサ1を介して回路の出力に伝えることができる。したがって、図6Bに示すドライバ回路50の実施形態の出力は、クロック・サイクルの連続する高および低部分時に入力DAおよびDBによってそれぞれ交互にドライブされる。
【0036】
本発明を特定の実施形態を参照しながら述べたが、本実施形態が例示的であり、本発明の範囲がそのように限定されないことが理解されよう。記載した実施形態に対する任意の変形形態、修正、追加、および改善が可能である。これらの変形形態、修正、追加および改善は、次の請求の範囲に詳述する発明の範囲内にある。
【図面の簡単な説明】
【図1】
シングル・エンド中間タップ終端入出力バッファの一実施形態の略図である(従来技術)。
【図2】
プリエンファシスのないデジタル信号送信の一例示的タイミング図(A)と遷移が行われる各信号のためにプリエンファシスが行われるデジタル信号送信の一例示的タイミング図(B)である(従来技術)。
【図3】
デジタル信号遷移が条件付きでプリエンファシスされる方法の一実施形態を示す一例示的タイミング図である。
【図4】
図3に示す実施形態の信号がプリエンファシスされる条件を示す真理値表である。
【図5】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態のブロック図である。
【図6A】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態の略図である。
【図6B】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一代替実施形態の略図である。
【図6C】
図6B内の回路のオペレーションを示すタイミング図である。
Claims (28)
- 送信された論理信号をプリエンファシスする方法であって、
ドライバ回路によって送信された論理信号の論理値を監視すること、
第1論理信号が次の論理信号を送信する前に送信され、第2論理信号が第1論理信号を送信する前に送信されるとき、次の論理信号の論理値と第1論理信号の論理値および第2論理信号の論理値とを比較すること、
第1論理信号の論理値と第2論理信号の論理値が等価であり、次の論理信号の論理値が第1論理信号の論理値に等価でない場合に、次の論理信号をプリエンファシスするように構成されているドライバ回路で次の論理信号を送信することを含む方法。 - 第1論理信号の論理値が第2論理信号の論理値と等価でない場合に、次の論理信号をプリエンファシスせずに送信することをさらに含む請求項1に記載の方法。
- 第1論理信号の論理値が次の論理信号の論理値と等価である場合に、次の論理信号の論理値をプリエンファシスせずに次の論理信号を送信することをさらに含む請求項2に記載の方法。
- プリエンファシスが、次の論理信号のドライブ強度を増加させることを含む請求項1に記載の方法。
- ドライバ回路が、第1出力バッファおよび第2出力バッファを有する出力回路を含む請求項4に記載の方法。
- 通常の論理信号送信のために第1出力バッファが活動状態にされ、プリエンファシスされる論理信号送信のために第1出力バッファと第2出力バッファの両方が活動状態にされる請求項5に記載の方法。
- ドライバ回路が、前記監視および前記比較を実行するように構成される選択論理回路を含む請求項6に記載の方法。
- プリエンファシスされた論理信号送信のために第2出力バッファを活動状態にするように選択論理回路が構成される請求項7に記載の方法。
- 選択論理回路が、論理1をプリエンファシスしまたは論理0をプリエンファシスするように第2出力バッファを構成する請求項8に記載の方法。
- 事前イネーブル信号を受け取り、第1イネーブル信号および第2イネーブル信号を生成するように構成されたプリエンファシス・コントローラをドライバ回路がさらに備える請求項9に記載の方法。
- 第1イネーブル信号のアサートに応答して、論理1信号にプリエンファシスを提供するように、第2出力バッファが構成される請求項10に記載の方法。
- 第2イネーブル信号のアサートに応答して、論理0信号にプリエンファシスを与えるように第2出力バッファが構成される請求項10に記載の方法。
- 第1イネーブル信号がデアサートされ、第2イネーブル信号がデアサートされるときに、第2出力バッファが非活動状態にされ、次の論理信号が第1出力バッファによってドライブされる請求項10に記載の方法。
- 事前イネーブル信号がデアサートされるときに、第2出力バッファが非活動状態であり、すべての論理信号が第1出力バッファによってドライブされる請求項10に記載の方法。
- 送信された論理回路をプリエンファシスするように構成されるドライバ回路であって、
ドライバ回路によって送信された論理信号の論理値を監視するように構成される監視回路と、
第1論理信号が次の論理信号を送信する前に送信され、第2論理信号が第1論理信号を送信する前に送信されるときに、次の論理信号の論理値と第1論理信号の論理値および第2論理信号の論理値とを比較するように構成された比較回路と、
第1論理信号の論理値と第2論理信号の論理値が等価であり、次の論理信号の論理値が第1論理信号の論理値と等価でない場合に、次の論理信号をプリエンファシスして送信するように構成される出力回路と
を備えるドライバ回路。 - 第1論理信号の論理値が第2論理信号の論理値と等価でない場合に、次の論理信号をプリエンファシスせずに送信するようにドライバ回路が構成される請求項15に記載のドライバ回路。
- 第1論理信号の論理値が次の論理信号の値と等価である場合に、プリエンファシスせずに次の論理信号を送信するようにドライバ回路が構成される請求項16に記載のドライバ回路。
- プリエンファシスすることが、次の論理信号のドライブ強度を増加させることを含む請求項15に記載のドライバ回路。
- 出力回路が、第1出力バッファおよび第2出力バッファを含む請求項15に記載のドライバ回路。
- 通常の論理信号送信のために第1出力バッファが活動状態にされ、プリエンファシスされた論理送信のために第1出力バッファおよび第2出力バッファが活動状態にされる請求項16に記載のドライバ回路。
- 監視回路および比較回路を備える選択論理回路をさらに備える請求項20に記載のドライバ回路。
- プリエンファシスされた論理信号送信のために第2出力バッファを活動状態にするように選択論理回路がさらに構成される請求項20に記載のドライバ回路。
- 事前イネーブル信号を受け取り第1イネーブル信号および第2イネーブル信号を生成するように構成されたプリエンファシス・コントローラをさらに備える請求項22に記載のドライバ回路。
- 事前イネーブル信号を受け取り第1イネーブル信号および第2イネーブル信号を生成するようにプリエンファシス・コントローラが構成される請求項23に記載のドライバ回路。
- 第1イネーブル信号がアサートされるときに論理1信号にプリエンファシスを与えるように第2出力バッファが構成される請求項24に記載のドライバ回路。
- 第2イネーブル信号がアサートされるときに論理0信号にプリエンファシスを与えるように第2出力バッファが構成される請求項24に記載のドライバ回路。
- 第1イネーブル信号がデアサートされ第2イネーブル信号がデアサートされるときに、第2出力バッファが非活動状態であり、次の論理信号が第1出力バッファによってドライブされる請求項24に記載のドライバ回路。
- 事前イネーブル信号がデアサートされるときに、第2出力バッファが非活動状態であり、すべての論理信号が第1出力バッファによってドライブされる請求項24に記載のドライバ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/879,501 US6518792B2 (en) | 2001-06-11 | 2001-06-11 | Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling |
PCT/US2002/016305 WO2002102005A2 (en) | 2001-06-11 | 2002-05-22 | Pre-emphasis scheme |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004522359A true JP2004522359A (ja) | 2004-07-22 |
Family
ID=25374298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003504615A Pending JP2004522359A (ja) | 2001-06-11 | 2002-05-22 | シングル・エンド中間タップ終端高速デジタル・シグナリングのためのプリエンファシス方式のための方法および回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6518792B2 (ja) |
EP (1) | EP1332593B1 (ja) |
JP (1) | JP2004522359A (ja) |
AT (1) | ATE392076T1 (ja) |
AU (1) | AU2002257317A1 (ja) |
DE (1) | DE60226001D1 (ja) |
WO (1) | WO2002102005A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279268A (ja) * | 2005-03-28 | 2006-10-12 | Nec Corp | 出力バッファ回路 |
US7164299B2 (en) | 2003-01-17 | 2007-01-16 | Nec Corporation | Output buffer circuit having pre-emphasis function |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
US6940302B1 (en) | 2003-01-07 | 2005-09-06 | Altera Corporation | Integrated circuit output driver circuitry with programmable preemphasis |
US7307446B1 (en) | 2003-01-07 | 2007-12-11 | Altera Corporation | Integrated circuit output driver circuitry with programmable preemphasis |
US7203243B2 (en) * | 2003-03-10 | 2007-04-10 | Acuid Corporation (Guernsey) Limited | Line driver with reduced power consumption |
US7126378B2 (en) | 2003-12-17 | 2006-10-24 | Rambus, Inc. | High speed signaling system with adaptive transmit pre-emphasis |
JP4245144B2 (ja) * | 2003-08-07 | 2009-03-25 | 株式会社ルネサステクノロジ | 伝送信号補正回路 |
US6975132B2 (en) * | 2003-09-11 | 2005-12-13 | Xilinx, Inc. | DAC based driver with selectable pre-emphasis signal levels |
KR100640593B1 (ko) * | 2004-10-26 | 2006-11-01 | 삼성전자주식회사 | 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로 |
US7227382B1 (en) | 2005-02-01 | 2007-06-05 | Advanced Micro Devices, Inc. | Transmit based equalization using a voltage mode driver |
US7233165B2 (en) * | 2005-03-31 | 2007-06-19 | Seiko Epson Corporation | High speed driver for serial communications |
KR100688567B1 (ko) | 2005-08-25 | 2007-03-02 | 삼성전자주식회사 | 슬루 레이트 조절이 가능한 버퍼를 구비하는 프리 엠퍼시스회로 |
JP5017903B2 (ja) * | 2006-03-30 | 2012-09-05 | 日本電気株式会社 | プリエンファシス調整方式及び方法 |
US7991020B2 (en) * | 2006-03-31 | 2011-08-02 | Intel Corporation | Quad rate transmitter equalization |
US8315303B1 (en) * | 2008-04-25 | 2012-11-20 | Pmc-Sierra, Inc. | Phase pre-emphasis for a serial data transmitter |
JP5417105B2 (ja) * | 2009-09-28 | 2014-02-12 | 株式会社日立製作所 | シリアル出力回路および半導体装置 |
US20160365137A1 (en) * | 2015-06-11 | 2016-12-15 | Broadcom Corporation | Pre-Emphasis and Equalization for DRAM |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
US5008903A (en) * | 1989-05-25 | 1991-04-16 | A.T. & T. Paradyne | Adaptive transmit pre-emphasis for digital modem computed from noise spectrum |
GB2305082B (en) * | 1995-09-06 | 1999-10-06 | At & T Corp | Wave shaping transmit circuit |
JPH09214315A (ja) * | 1996-02-08 | 1997-08-15 | Toshiba Corp | 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 |
JPH09266460A (ja) | 1996-03-28 | 1997-10-07 | Sony Corp | 送受信システム |
US5896417A (en) * | 1996-10-25 | 1999-04-20 | National Semiconductor Corporation | Apparatus utilizing current-to-voltage conversion for transmitting data at different data transfer rates especially in applications such as dual-rate ethernet local-area networks |
JPH1125678A (ja) * | 1997-06-27 | 1999-01-29 | Samsung Electron Co Ltd | 出力ドライバ及び半導体メモリ装置 |
TW440767B (en) | 1998-06-02 | 2001-06-16 | Fujitsu Ltd | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
US6393062B1 (en) | 1998-09-21 | 2002-05-21 | Maxim Integrated Products, Inc. | Methods and circuits for generating a preemphasis waveform |
-
2001
- 2001-06-11 US US09/879,501 patent/US6518792B2/en not_active Expired - Lifetime
-
2002
- 2002-05-22 JP JP2003504615A patent/JP2004522359A/ja active Pending
- 2002-05-22 WO PCT/US2002/016305 patent/WO2002102005A2/en active Application Filing
- 2002-05-22 EP EP02726916A patent/EP1332593B1/en not_active Expired - Lifetime
- 2002-05-22 AT AT02726916T patent/ATE392076T1/de not_active IP Right Cessation
- 2002-05-22 DE DE60226001T patent/DE60226001D1/de not_active Expired - Lifetime
- 2002-05-22 AU AU2002257317A patent/AU2002257317A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7164299B2 (en) | 2003-01-17 | 2007-01-16 | Nec Corporation | Output buffer circuit having pre-emphasis function |
JP2006279268A (ja) * | 2005-03-28 | 2006-10-12 | Nec Corp | 出力バッファ回路 |
Also Published As
Publication number | Publication date |
---|---|
WO2002102005A2 (en) | 2002-12-19 |
DE60226001D1 (de) | 2008-05-21 |
US20020186056A1 (en) | 2002-12-12 |
EP1332593B1 (en) | 2008-04-09 |
US6518792B2 (en) | 2003-02-11 |
WO2002102005A3 (en) | 2003-05-01 |
ATE392076T1 (de) | 2008-04-15 |
EP1332593A2 (en) | 2003-08-06 |
AU2002257317A1 (en) | 2002-12-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6518792B2 (en) | Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling | |
US7164299B2 (en) | Output buffer circuit having pre-emphasis function | |
US6016066A (en) | Method and apparatus for glitch protection for input buffers in a source-synchronous environment | |
US20030193351A1 (en) | Output buffer circuit | |
US6411122B1 (en) | Apparatus and method for dynamic on-die termination in an open-drain bus architecture system | |
US6956407B2 (en) | Pre-emphasis circuitry and methods | |
JP4170630B2 (ja) | ターミネーション回路のインピーダンスアップデート装置及び方法 | |
US20040225945A1 (en) | Concept for a secure data communication between electronic devices | |
US7477068B2 (en) | System for reducing cross-talk induced source synchronous bus clock jitter | |
JPH09251336A (ja) | 入出力装置 | |
US6356101B1 (en) | Glitch removal circuitry | |
US7043670B2 (en) | Reducing the effect of simultaneous switching noise | |
US5949266A (en) | Enhanced flip-flop for dynamic circuits | |
US7239170B2 (en) | Apparatus and methods for improved input/output cells | |
US10848352B1 (en) | Time based feed forward equalization (TFFE) for high-speed DDR transmitter | |
JP3708897B2 (ja) | 出力バッファ回路 | |
US7378877B2 (en) | Output buffer circuit | |
US20020133650A1 (en) | Boundary scannable one bit precompensated cmos driver with compensating pulse width control | |
US6560666B1 (en) | Hub link mechanism for impedance compensation update | |
US11018904B1 (en) | Equalization for a transmitter circuit | |
US7934109B2 (en) | Low power mode unipolar current/voltage mode interface | |
US6879186B2 (en) | Pseudo-dynamic latch deracer | |
US7855577B1 (en) | Using a single buffer for multiple I/O standards | |
JP3713056B2 (ja) | Cmosバスドライバ回路及びバスシステム | |
US6392442B1 (en) | Driver circuit that compensates for skin effect losses |