JP4245144B2 - 伝送信号補正回路 - Google Patents

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この発明は、伝送信号補正回路に関するものである。

近年、ＬＳＩ（大規模集積回路）の動作周波数の急激な高速化とシステム高速化との要求から、ＬＳＩ間の信号伝送も高速化が図られている。特にＬＳＩ間の並列伝送では、システムボード上の配線制約によるビット間のスキューから高速化に限界があることから、並列信号線数を減らし、代わりに１ビット当たりの転送レートを高速化させる方法が採用され、単ビットでのデータ転送レートが急激に向上している。それに伴い、受信側では、入力波形にＩＳＩ（Inter Symbol Interference：シンボル間干渉）と呼ばれるデータ系列に対する依存性が現れ、信号品質が劣化するので、その対策が重要な課題になってきている。

まず、図２０〜図２３を参照して、ＩＳＩの内容について説明する。なお、図２０は、基板配線の減衰特性を説明する概念図である。図２１は、基板配線を伝送されるデジタル信号波形を説明する概念図である。図２２は、ＩＳＩによるアイパターン縮小化を説明する概念図である。図２３は、送信側で波形調整を行った場合の効果を説明する図である。

図２０に示すように、１ＧＨｚを超える高速データ転送では、システムボード上での信号損失が甚だしく大きくなる。その結果、データ系列が“Ｈ”レベルと“Ｌ”レベルの交替パターンであるときは、図２１（１）に示すように、振幅も時間も揃っているが、例えば、“ＨＬＬＨＬＨ”のビットパターンであるときは、図２１（２）に示すように、“ＬＬ”の後の“Ｈ”は、ＩＳＩによって振幅があるレベル１２１低下するのみならず、伝送時間もある時間１２２遅延することが起こる。

すなわち、図２２は、図２１の波形を１周期の時間で重ね書きしたアイパターンであるが、図２２に示すように、振幅１２５が減衰し、有効データ時間１２６が縮小するので、アイの開きが小さくなり、受信側でのデータ識別が困難になる。そこで、ＩＳＩによる信号品質の劣化を改善するために、送信側で波形調整を行いう方法が採用されている。これによれば、図２３に示すように、出力振幅１３１を改善して受信振幅が改善できると、それに伴い、有効データ期間１３２も改善される。

図２４と図２５は、従来行われている波形調整方法を説明する図である。図２４は、特許文献１に開示されているプリエンファシス回路を整理して示す回路図である。図２４において、差動信号（入力１、入力２）が入力される差動対トランジスタ１４１，１４２のソース電極は、負荷１４３，１４４を介して電源Ｖｄｄに接続され、共通接続されるドレイン電極は電流源１４５を介して低電位電源Ｖｓｓに接続されている。差動対トランジスタ１４１，１４２のソース電極と負荷１４３，１４４との接続端から差動出力（出力１、出力２）が取り出される。

この出力回路において、電流源１４５と並列に、スイッチ１４６と電流源１４７の直列回路が設けられ、スイッチ１４６をオン・オフ制御するエッジ検出器１４８が設けられている。エッジ検出器１４８は、差動入力信号の一方の入力信号１に遅延操作を加える遅延回路と、入力信号１と遅延回路の出力との排他的論理和を取り、スイッチ１４６に切替制御信号を与える排他的論理和回路とで構成される。

この構成によれば、出力データの極性が切り替わるときに、エッジ検出器１４８では、遅延回路の遅延値で決まるパルス幅を持つ細いパルス信号を非同期に発生する。スイッチ１４６は、エッジ検出器１４８がパルス信号を出力している期間内、電流源１４７を差動対トランジスタ１４１，１４２の共通接続されるドレイン電極に接続し、駆動電流を増加させる。その結果、出力回路の電流が増加し、出力振幅が大きくなるので、受信側での波形が補正される。

図２５は、特許文献２に開示されている信号伝送用ドライバ回路を整理して示すブロック図である。図２５において、前段回路１５１を振幅可変式とし、データ列検出器１５３が入力信号のデータ列に応じて前段回路１５１の出力振幅を変更できるようにする。最終段出力回路１５２は、このように変更された前段回路１５１の出力振幅を増幅して出力することで、波形補正が行われる。なお、調整機能は、“PCI-ExpressＴＭ base specification revision 1.0”や“InfibandTM architecture specification volume2 revision 1.0a”などの信号規格では、必須ないしは推奨オプションとして規定されている。

その他、ＣＭＯＳ回路での波形調整方法として、例えば、特許文献３では、通常使用するＣＭＯＳ出力回路に対し、補正用のＣＭＯＳ出力回路を並置し、両者の入力段にプリエンファシス回路を設け、入力されるデータ列に応じて補正用のＣＭＯＳ出力回路を動作させる方法が開示されている。

特開２００２−３６８６００（０００９〜０００１３、図１、図２） 特開平１１−３４５０５４（０００９、図２） ＵＳ６５１８７９２Ｂ２（Ｆｉｇ．６Ａ）

しかしながら、特許文献１に開示された波形調整方法は、カレントモードロジック（ＣＭＬ：Current Mode Logic）回路を想定して構成されているが、定電流源の特性を一時的に変化させるので、差動出力信号の品質が劣化する。また、補正すべきデータ列を検出する回路として、高周波成分を検出するエッジ検出器を用いる場合、補正の効果がそのエッジ検出器で用いる遅延回路での遅延値に依存して決まるので、回路特性の変動により遅延値が変わると検出できる高周波成分が変動し、補正の効果が変動する。さらに、特許文献１に開示された波形調整方法は、ＣＭＯＳ回路には適用できない。

特許文献２に開示された波形調整方法は、ＣＭＯＳ回路を用いるが、中間電圧値を使用するので、貫通電流が大きくなり、消費電流が増大する。また、中間電位はノイズに弱いので、回路動作がノイズに対して不安定になる。データ列検出器は、遅延回路を用いて信号をミキシングする方法によってアナログ的に前段回路の出力振幅を制御するが、上記のように遅延回路の遅延値が変わると補正の効果が変動する。さらに、特許文献２に開示された波形調整方法は、差動信号を扱うＣＭＬには適用できない。また、特許文献３に開示された方法では、プリエンファシス回路の構成が複雑である。

なお、データ列検出器には、その他、補正すべきデータ列が４ビットである場合にデコーダとしてＳＲＡＭ（スタティックＲＡＭ）を使用した例があるが、これだと電源をＯＮ／ＯＦＦする度にＳＲＡＭに書き込みを行う必要がある。加えて、特許文献１，２に開示された波形調整方法は、振幅の改善に主眼が置かれ、遅延時間の改善は２次的に行われるので、不十分である。特に、アナログ出力に対する波形・入力振幅を補正する方法では、受信側でＣＤＲ（Clock Data Recovery）を行う場合に再生されたクロックのジッタが増大する危険性がある。

この発明は、上記に鑑みてなされたものであって、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、データ系列に依存して決まる伝送波形の振幅劣化と伝送時間の変動とが補正できる伝送信号補正回路を得ることを目的とする。

上述した課題を解決し目的を達成するために、この発明にかかる伝送信号補正回路は、データ列を外部に送出する出力回路に並列に接続され、制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、前記データ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路とを備えたことを特徴とする。

この発明よれば、伝送するデータ列に伝送波形に影響を与える信号列が存在するときは、補正用出力回路が作動し、出力回路の出力振幅を増大させることができる。

また、つぎの発明にかかる伝送信号補正回路は、外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、前記データ列を所定時間遅延する遅延回路と、前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路とを備えたことを特徴とする。

この発明によれば、伝送するデータ列に伝送波形に影響を与える信号列が存在しないときは、データ列を遅延回路に通して出力回路に与え、伝送するデータ列に伝送波形に影響を与える信号列が存在するときは、遅延回路をバイパスして直接出力回路に与える。その結果、受信側では、データ列を伝送時間の変動が少ない状態で受信することができる。

この発明によれば、データ列を外部に送出する出力回路に並列に補正用出力回路を設け、伝送するデータ列に伝送波形に影響を与える信号列が存在するときは、補正用出力回路を作動させ、出力回路の出力振幅を増大させるようにしたので、データ系列に依存して決まる伝送波形の振幅劣化を改善することができる。

また、この発明よれば、伝送するデータ列に伝送波形に影響を与える信号列が存在しないときは、データ列を遅延回路に通して出力回路に与え、伝送するデータ列に伝送波形に影響を与える信号列が存在するときは、遅延回路をバイパスして直接出力回路に与える。その結果、データ系列に依存して決まる伝送時間の変動が抑制されるので、受信側では、データ列を伝送時間の変動が少ない状態で受信することができる。なお、これらの措置は、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、適用できるものである。

以下に、この発明にかかる伝送信号補正回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明にかかる伝送信号補正回路の実施の形態１による伝送信号補正回路を示すブロック図である。図１において、この伝送信号補正回路は、内部回路から送られてくるデータ列を外部に送出する通常出力用の出力回路１に並列に接続される振幅補正用の出力回路２と、内部回路から送られてくるデータ列を入力とするデータ列検出回路３とを備えている。

データ列検出回路３は、内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出すると、振幅補正用の出力回路２に制御信号５を出力する。ここに、伝送波形に影響を与える信号列とは、Ｈレベルが連続する信号列、またはＬレベルが連続する信号列である。

振幅補正用の出力回路２は、制御信号５が発生している期間内、出力回路１に入力されるデータ列を取り込み、それを当該出力回路１の出力信号に加算する。これによって、システムボード上での損失分が補正される。

図２は、図１に示す伝送信号補正回路の振幅補正動作を説明する図である。図２（ａ）は、振幅補正前のアイパターンを示し、図２（ｂ）は、振幅補正後のアイパターンを示す。システムボード上で損失があると、受信側での波形は、図２（ａ）に示す振幅方向が圧縮された波形となる。送信側で出力振幅を補正することで、図２（ｂ）に示すように、振幅方向でのアイの開きを大きくすることができる。

このように、実施の形態１によれば、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、通常使用する出力回路に補正用出力回路を並列接続するという簡単な構成で、伝送信号の振幅を増大させ、データ系列に依存して決まる伝送波形の振幅劣化を改善することができる。

実施の形態２．
図３は、この発明にかかる伝送信号補正回路の実施の形態２による伝送信号補正回路の構成を示す回路図である。図３において、この伝送信号補正回路は、内部回路から送られてくるデータ列を外部に送出する通常出力用の出力回路１の入力段に設けられる、遅延回路１１と切替回路１２とデータ列検出回路１３とを備えている。

遅延回路１１は、内部回路から送られてくるデータ列を所定時間遅延して切替回路１２の一方の入力端に出力する。切替回路１２の他方の入力は、内部回路から送られてくるデータ列である。なお、遅延回路１１には、インバータの多段接続など公知の構成方法を使用することができる。

データ列検出回路３は、内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出すると、切替回路１２に制御信号１６を出力する。ここに、伝送波形に影響を与える信号列とは、Ｈレベルが連続する信号列、またはＬレベルが連続する信号列である。

切替回路１２は、制御信号１６が発生していないときは、つまり内部回路から送られてくるデータ列に伝送波形に影響を与える信号列が存在しないときは、そのデータ列を遅延回路１１を介して出力回路１に入力させる。一方、制御信号１６が発生している期間内、つまり内部回路から送られてくるデータ列に伝送波形に影響を与える信号列が存在する期間内、遅延回路１１をバイパスしてそのデータ列を直接出力回路１に入力させる。

これによって、問題となる信号列の伝送時間を早めることができるので、遅延時間の変動を少なくすることができる。図４は、図３に示す伝送信号補正回路の遅延補正動作を説明する図である。図４（ａ）は、遅延補正前のアイパターンを示し、図４（ｂ）は、遅延補正後のアイパターンを示す。

遅延変動が起こると受信側での各波形は、図４（ａ）に示すように、時間的に前後にばらついた波形となる。上記のように遅延補正を行うと、図４（ｂ）に示すように、時間的に前後にばらついていた各波形が集まるように遅延が制御されるので、アイの中央開口が大きくなり、時間軸の開口が大きくなる。

また、最小パルスに対してパルス幅を広げるように補正が掛かるので、振幅も改善される。さらに、ＣＭＯＳ回路に実施の形態１による振幅補正を適用した場合、信号振幅が大きくなると出力抵抗値が下がる結果、出力信号のスルーレートも変化し、伝送時間の変動を引き起こす場合があるが、実施の形態２ではそれを回避することができる。

このように、実施の形態２によれば、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、遅延回路を挿入するかバイパスするかという簡単な構成で、データ系列に依存して決まる伝送時間の変動を小さくすることができる。

実施の形態３．
図５は、この発明にかかる伝送信号補正回路の実施の形態３による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。図５において、このデータ列検出回路は、直列に接続される２つのフリップフロップ（ＦＦ）２１，２２と、２つのフリップフロップ２１，２２の各出力が入力される排他的論理和回路２３とで構成されている。

２つのフリップフロップ２１，２２が構成するシフトレジスタには、データパターン検出のために、過去２ビット分のデータが保存される。排他的論理和ビット路２３では、フリップフロップ２１の出力状態ＦＦ１とフリップフロップ２２の出力状態ＦＦ２との排他的論理和を取り、過去２ビットのデータが同一であったか否かを検出する。そして、同じデータが２ビット続いた後に来るデータが逆極性である場合に補正を指示する制御信号を出力する。

このように、実施の形態３によれば、出力ビット路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、システムボード上の伝送信号レベルを監視し、Ｈレベルのデータビットが２ビット連続した直後のデータビットがＬレベルである場合にそのＬレベルのデータビットに対して、あるいは、Ｌレベルのデータビットが２ビット連続した直後のデータビットがＨレベルである場合にそのＨレベルのデータビットに対して、補正を指示する制御信号を出力することができる。

このとき、データ列検出回路は、２つのフリップフロップは同期したタイミングで動作するので、動作特性の変動はない。なお、このデータ列検出回路は、実施の形態１と実施の形態２とで共通に使用することができ、実施の形態４に示すように、振幅補正と遅延補正の双方が行える伝送信号補正回路が簡単な構成で実現できる。

実施の形態４．
図６は、この発明にかかる伝送信号補正回路の実施の形態４による伝送信号補正回路の構成を示す回路図である。図６において、この伝送信号補正回路は、実施の形態１と実施の形態２とを合体させたもので、通常出力用の出力回路３１に並列に接続される振幅補正用の出力回路３２と、出力回路３１の入力段に設けられる遅延回路３３、切替回路３４およびデータ列検出回路３５とを備えている。

図７は、図６に示す伝送信号補正回路の振幅・遅延補正動作を説明する図である。図７（１）は、内部回路から送られてくるデータ列が遅延回路３３を介して出力回路３１に入力される経路で伝送路に送出された信号の波形であり、“ＨＬＬＨＬＨ”の波形が示されている。

図７（１）に示すように、Ｌレベルのデータビットが２ビット連続した直後のデータビットがＨレベルである場合にそのＨレベルのデータビットは、振幅があるレベル３８低下し、伝送時間がある時間３９遅れている。

データ列検出回路３５は、実施の形態３にて示した構成によって、“ＨＬＬ”までは、内部回路から送られてくるデータ列が遅延回路３３を介して出力回路３１に入力させる。そして、Ｌレベルのデータビットが２ビット連続した直後のデータビットがＨレベルであるので、そのＨレベルのデータビットに対して、補正を指示する制御信号を出力する（図７（３））。

これによって、内部回路から送られてくるデータ列は遅延回路３３をバイパスして出力回路３１に直接入力されるので、問題となるデータビットが早く伝送される。その結果、図７（２）に示すように、遅れ時間３９が補正される。同時に、振幅補正用の出力回路３２が動作を行うので、問題となるデータビットの低下振幅３８が補正される。

このように、実施の形態４によれば、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わずに、簡単な構成で振幅補正と遅延補正の双方を同時に実行することできる。特に、振幅の補正によって受信側での遅延時間変動が悪化するようなデータが存在した場合は遅延時間で逆に補正することができる。また、受信側での遅延時間変動がまだ残っている場合には遅延時間補正を再度行うことによってさらに微調整することができる。

実施の形態５．
図８は、この発明にかかる伝送信号補正回路の実施の形態５による伝送信号補正回路の構成を示す回路図である。図８においてこの伝送信号補正回路は、内部回路から送られてくるデータ列を外部に送出する通常出力用の出力回路１に並列に接続される振幅補正用の出力回路４１−１〜４１−Ｎと、内部回路から送られてくるデータ列を入力とするデータ列検出回路４２とを備えている。出力回路４１−１〜４１−Ｎは、データ列検出回路４２が出力する１対１に対応する制御信号４４−１〜４４−Ｎによって起動制御が行われる。

データ列検出回路４２は、内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出すると、その信号列の応じた制御信号を出力回路４１−１〜４１−Ｎの対応するものに出力する。ここに、伝送波形に影響を与える信号列とは、Ｈレベルが連続する信号列、またはＬレベルが連続する信号列であるが、データ列検出回路４２は、連続する信号列の大きさや発生間隔等に応じて、２以上の制御信号が発生できるようになっている。

このように、実施の形態５によれば、振幅補正がＮ段階に渡って行えるので、データ系列に応じたきめの細かい振幅補正が行えるようになる。

実施の形態６．
図９は、この発明にかかる伝送信号補正回路の実施の形態６による伝送信号補正回路の構成を示す回路図である。図９においてこの伝送信号補正回路は、内部回路から送られてくるデータ列を外部に送出する通常出力用の出力回路１の入力段に設けられる、遅延回路５１ー１〜５１−Ｎと切替回路５２とデータ列検出回路５３とを備えている。

遅延回路５１ー１〜５１−Ｎは、それぞれ遅延値が異なるように構成されている。データ列検出回路５３は、内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出すると、その信号列の応じた制御信号を切替回路５２に出力する。

ここに、伝送波形に影響を与える信号列とは、Ｈレベルが連続する信号列、またはＬレベルが連続する信号列であるが、データ列検出回路５３は、連続する信号列の大きさや発生間隔等に応じて、２以上の制御信号が発生できるようになっている。これによって、切替回路５２は、投入する遅延回路の個数を２以上に制御できるようになっている。

このように、実施の形態６によれば、遅延補正がＮ段階に渡って行えるので、データ系列に応じたきめの細かい時間変動補正が行えるようになる。

実施の形態７．
図１０は、この発明にかかる伝送信号補正回路の実施の形態７による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。図１０において、データ列検出回路は、Ｎビットシフトレジスタ６１とデコーダ６２とを備えている。

Ｎビットシフトレジスタ６１には、２Ｎのビットパターンのそれぞれに応じた最適な補正が行えるようにするために、過去Ｎビット分のデータが保存される。デコーダ６２は、Ｎビットシフトレジスタが保存するデータ列をデコードして制御信号６４を出力する。

したがって、実施の形態７によるデータ列検出回路を使用すれば、ビット列の差によって細かい補正動作が行える伝送信号補正回路が実現できる。その一例が実施の形態８に示されている。なお、デコーダには、ＳＲＡＭを使用しないので、電源投入時から制御信号の発生動作が行える。つまりので、実施の形態７によるデータ列検出回路を用いる伝送信号補正回路では、電源投入時から適切な補正動作が行えることになる。

実施の形態８．
図１１は、この発明にかかる伝送信号補正回路の実施の形態８による伝送信号補正回路の構成を示す回路図である。図１１において、この伝送信号補正回路は、通常出力用の出力回路７１に並列に接続されるＮ階調振幅補正用の出力回路７２と、出力回路７１の入力段に設けられるＭ階可変遅延回路７３と、これらを制御するＬビット長検出回路７４とを備えている。

Ｎ階調振幅補正用の出力回路７２は、実施の形態５に示した出力回路４１−１〜４１−Ｎと同様に構成される。Ｍ階可変遅延回路７３は、実施の形態６に示した遅延回路５１ー１〜５１−Ｎおよび切替回路５２と同様に構成されている。Ｌビット長検出回路７４は、実施の形態７に示したデータ列検出回路と同様に構成されている。なお、Ｌビット長検出回路７４は、Ｎ≠Ｍのときは、いずれか大きいほうに合わせて構成すればよい。

この実施の形態８によれば、データパターンの検出をＬビット長に渡って行うので、より精度の高い補正が行えるようになる。

実施の形態９．
図１２は、この発明にかかる伝送信号補正回路の実施の形態９による伝送信号補正回路の構成を示す回路図である。図１２において、この伝送信号補正回路では、図８（実施の形態５）に示す伝送信号補正回路において、データ列検出回路４２に代えてデータ列検出回路７８が設けられている。

データ列検出回路７８は、内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したときその信号列に応じたＮビットの２進制御信号を発生するようになっている。

出力回路４１−１〜４１−Ｎは、データ列検出回路７８が発生するＮビットの２進制御信号のビットと１対１に対応し、その対応するビットの論理状態に応じて動作するようになっている。

このように、実施の形態９によれば、実施の形態５と同様にデータ系列に応じたきめの細かい振幅補正が行える。加えて、制御信号配線の削減が行える。

実施の形態１０．
図１３は、この発明にかかる伝送信号補正回路の実施の形態１０による伝送信号補正回路の構成を示す回路図である。図１３において、この伝送信号補正回路では、図９（実施の形態６）に示す伝送信号補正回路において、データ列検出回路５３に代えてデータ列検出回路７９が設けられている。なお、Ｍ階可変遅延回路７３は、実施の形態６に示した遅延回路５１ー１〜５１−Ｎおよび切替回路５２と同様に構成されている。

データ列検出回路７９は、内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したときその信号列に応じたＮビットの２進制御信号を発生するようになっている。これによって、Ｍ階可変遅延回路７３は、投入する遅延回路の個数を２以上に制御できるようになっている。

このように、実施の形態１０によれば、実施の形態６と同様にデータ系列に応じたきめの細かい時間変動補正が行える。加えて、制御信号配線の削減が行える。

実施の形態１１．
図１４は、この発明にかかる伝送信号補正回路の実施の形態１１による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。図１４において、このデータ列検出回路は、図１０（実施の形態７）に示すデータ列検出回路において、デコーダ６２の出力を受けて２進制御信号を出力するデコーダ８０を備えている。

この構成によれば、実施の形態７と同様に、ビット列の差によって細かい補正動作が行える伝送信号補正回路が実現できる。

実施の形態１２．
図１５は、この発明にかかる伝送信号補正回路の実施の形態１２による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。この実施の形態１２では、ＣＭＯＳ回路への適用を想定して“ＨＨ”のパターンと“ＬＬ”のパターンとをそれぞれ独立して検出する場合が示されている。

すなわち、図１５に示すデータ列検出回路は、直列に接続される２つのフリップフロップ（ＦＦ）８１，８２と、２つのフリップフロップ８１，８２の各出力が入力されるＮＯＲ回路８３およびＡＮＤ回路８４とで構成されている。

２つのフリップフロップ８１，８２が構成するシフトレジスタには、データパターン検出のために、過去２ビット分のデータが保存される。ＮＯＲ回路８３では、２つのフリップフロップ８１，８２の各出力のＮＯＲを取ることで“Ｌ”が連続したことを検出して、プルアップ制御信号を発生する。ＡＮＤ回路８４では、２つのフリップフロップ８１，８２の各出力のＡＮＤを取ることで“Ｈ”が連続したことを検出して、プルダウン制御信号を発生する。

例えば、実施の形態１（図１）にて示した出力回路１，２がそれぞれＣＭＯＳ回路で構成される場合に、出力回路２を構成するＣＭＯＳ回路では、直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート電極を共通接続しないで切り離し、プルアップ制御信号をＰＭＯＳトランジスタのゲート電極に与え、プルダウン制御信号をＮＭＯＳトランジスタのゲート電極に与えるようにする。実施の形態５（図８）においても同様に適用できることは言うまでもない。

実施の形態１２によれば、出力回路がＣＭＯＳで構成される場合に、レイアウト上、プルアップ回路・プルダウン回路に近接してデータ列検出回路が配置できるので、配線による動作タイミングの誤差が削減できる。

実施の形態１３．
図１６は、この発明にかかる伝送信号補正回路の実施の形態１３による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。この実施の形態１３では、クロックの両エッジを使用してデータ転送の効率化を図るＤＤＲ（Double Data Rate）方式に対応できる伝送信号補正回路で用いるデータ列検出回路の構成例が示されている。

すなわち、図１６において、フリップフロップ（ＦＦ）９１は、内部回路から送られてくる第１データ列（入力１）をクロックｃｌｋの立ち下がりで取り込み、多重回路（ＭＵＸ）９３の一方の入力端に与える。また、フリップフロップ（ＦＦ）９２は、内部回路から送られてくる第２データ列（入力２）をクロックｃｌｋの立ち上がりで取り込み、多重回路（ＭＵＸ）９３の他方の入力端に与える。多重回路（ＭＵＸ）９３は、両入力データ列をクロックｃｌｋに従って多重化して出力回路に送出する。

このようなＤＤＲ方式の送信側で使用する伝送信号補正回路におけるデータ列検出回路は、フリップフロップ（ＦＦ）９１の出力をクロックｃｌｋの立ち下がりで取り込むフリップフロップ（ＦＦ）９４と、フリップフロップ（ＦＦ）９２の出力をクロックｃｌｋの立ち上がりで取り込むフリップフロップ（ＦＦ）９５と、フリップフロップ（ＦＦ）９４，９５の各出力が入力される排他的論理和回路９６とで構成することができる。

このデータ列検出回路においても、実施の形態３（図５）にて説明したデータ列検出回路と同様に、フリップフロップ（ＦＦ）９４，９５には、過去２ビット分のデータが保持される。そして、排他的論理和回路２３では、フリップフロップ９４の出力状態とフリップフロップ９５の出力状態との排他的論理和を取り、過去２ビットのデータが同一であったか否かを検出し、同じデータが２ビット続いた後に来るデータが逆極性である場合に補正を指示する制御信号を出力する。

したがって、実施の形態１３によれば、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、ＤＤＲ方式の送信側において、実施の形態１（図１）にて説明した振幅補正と実施の形態２（図３）にて説明した伝送時間補正とが行える伝送信号補正回路が実現できる。

実施の形態１４．
図１７は、この発明にかかる伝送信号補正回路の実施の形態１４による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。この実施の形態１４では、実施の形態１３（図１６）にて示したＤＤＲ方式がＮ相のクロックを用いる場合におけるデータ列検出回路の構成例が示されている。

すなわち、図１７に示すデータ列検出回路は、実施の形態１３（図１６）にて示したデータ列検出回路のＮ個（Ｔ１用検出回路１０１〜ＴＮ用検出回路１０２）と、Ｎ相のクロックＴ１〜ＴＮが入力されるデコーダ１０４と、デコーダ１０４の出力に従ってＴ１用検出回路１０１〜ＴＮ用検出回路１０２が出力するＮ個の制御信号の１つを選択して出力する切替回路１０３とを備えている。

図１８は、図１７に示すデータ列検出回路の動作を説明する図タイムチャートである。図１８において、実施の形態１３（図１６）にて示したデータ列検出回路のＮ個（Ｔ１用検出回路１０１〜ＴＮ用検出回路１０２）は、それぞれのクロック（Ｔ１〜ＴＮ）に従って、Ｔ１用制御信号、Ｔ２用制御信号、…、ＴＮ用制御信号を発生する。各制御信号は、それぞれのクロック周期一杯に保持出力される。

切替回路１０３は、クロック（Ｔ１〜ＴＮ）のＮ逓倍した速度で動作し、各制御信号をデコーダ１０４の出力に基づき選択して出力する（Ｎ逓倍制御信号）。

したがって、実施の形態１４によれば、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わずに、Ｎ相のクロックを用いる場合におけるＤＤＲ方式の送信側において、実施の形態１（図１）にて説明した振幅補正と実施の形態２（図３）にて説明した伝送時間補正とが行える伝送信号補正回路が実現できる。

実施の形態１５．
図１９は、この発明にかかる伝送信号補正回路の実施の形態１５による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。この実施の形態１５では、実施の形態１３（図１６）にて示したＤＤＲ方式を実現する回路がＣＭＯＳ回路である場合を想定して“ＨＨ”のパターンと“ＬＬ”のパターンとをそれぞれ独立して検出するデータ列検出回路の構成例が示されている。

すなわち、図１９に示すデータ列検出回路は、実施の形態１３（図１６）にて示したデータ列検出回路において、排他的論理和回路９６に代えて、２つのフリップフロップ９４，９５の各出力が入力されるＮＯＲ回路１１０およびＡＮＤ回路１１１とが設けられている。

ＮＯＲ回路１１０では、２つのフリップフロップ９４，９５の各出力のＮＯＲを取ることで“Ｌ”が連続したことを検出して、プルアップ制御信号を発生する。ＡＮＤ回路１１１では、２つのフリップフロップ９４，９５の各出力のＡＮＤを取ることで“Ｈ”が連続したことを検出して、プルダウン制御信号を発生する。

実施の形態１２（図１５）にて説明したように、プルアップ制御信号をＰＭＯＳトランジスタのゲート電極に与え、プルダウン制御信号をＮＭＯＳトランジスタのゲート電極に与えられる。

したがって、実施の形態１５によれば、実施の形態１２と同様に、出力回路がＣＭＯＳで構成される場合に、レイアウト上、プルアップ回路・プルダウン回路に近接してデータ列検出回路を配置できるので、配線による動作タイミングの誤差が削減できる。

以上のように、この発明にかかる伝送信号補正回路は、データ系列に依存して決まる伝送波形の振幅劣化を改善するのに有用であり、また受信側では、データ列を伝送時間の変動が少ない状態で受信するのに有用である。特に、出力回路形式がＣＭＬ回路であるかＣＭＯＳ回路であるかを問わず、適用できる点で有用である。

この発明にかかる伝送信号補正回路の実施の形態１による伝送信号補正回路の構成を示す回路図である。 図１に示す伝送信号補正回路の振幅補正動作を説明する図である。 この発明にかかる伝送信号補正回路の実施の形態２による伝送信号補正回路の構成を示す回路図である。 図３に示す伝送信号補正回路の遅延補正動作を説明する図である。 この発明にかかる伝送信号補正回路の実施の形態３による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態４による伝送信号補正回路の構成を示す回路図である。 図６に示す伝送信号補正回路の振幅・遅延補正動作を説明する図である。 この発明にかかる伝送信号補正回路の実施の形態５による伝送信号補正回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態６による伝送信号補正回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態７による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態８による伝送信号補正回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態９による伝送信号補正回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態１０による伝送信号補正回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態１１による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態１２による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態１３による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 この発明にかかる伝送信号補正回路の実施の形態１４による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 図１７に示すデータ列検出回路の動作を説明する図タイムチャートである。 この発明にかかる伝送信号補正回路の実施の形態１５による伝送信号補正回路で用いるデータ列検出回路の構成を示す回路図である。 基板配線の減衰特性を説明する概念図である。 基板配線を伝送されるデジタル信号波形を説明する概念図である。 ＩＳＩによるアイパターン縮小化を説明する概念図である。 送信側で波形調整を行った場合の効果を説明する図である。 従来行われている波形調整方法を説明する図である（その１）。 従来行われている波形調整方法を説明する図である（その２）。

符号の説明

１，３１，７１ 通常出力用の出力回路
２，３２，４１−１〜４１−Ｎ 振幅補正用の出力回路
３，１３，３５，４２，５３，７８，７９ データ系列検出回路
５，１６，３７，４４−１〜４４−Ｎ，５５ 制御信号
１１，３３，５１−１〜５１−Ｎ 遅延回路
１２，３４，１０３ 切替回路
２１，２２，８１，８３，９１〜９５ フリップフロップ
２３，９６ 排他的論理和回路
６１ Ｎビットシフトレジスタ
６２，８０，１０４ デコーダ
７２ Ｎ階調振幅補正用の出力回路
７３ Ｍ階可変遅延回路
７４ Ｌビット長検出回路
８３，１１０ ＮＯＲ回路
８４，１１１ ＡＮＤ回路
９３ 多重回路（ＭＵＸ）
１０１ Ｔ１用検出回路
１０２ ＴＮ用検出回路

Claims (11)

1. データ列を外部に送出する出力回路に並列に接続され、制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、
   前記データ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路と、を備え、
   前記データ列検出回路は、
   直列に接続され、前記データ列の各ビットを順に取り込みそれぞれ出力する２つのフリップフロップと、
   前記２つのフリップフロップの各出力が入力され、一致した後の不一致のとき前記制御信号を発生する排他的論理和回路と、
   を備えたことを特徴とする伝送信号補正回路。
2. 外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、
   前記データ列を所定時間遅延する遅延回路と、
   前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路と、を備え、
   前記データ列検出回路は、
   直列に接続され、前記データ列の各ビットを順に取り込みそれぞれ出力する２つのフリップフロップと、
   前記２つのフリップフロップの各出力が入力され、一致した後の不一致のとき前記制御信号を発生する排他的論理和回路と、
   を備えたことを特徴とする伝送信号補正回路。
3. 外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、
   前記データ列を所定時間遅延する遅延回路と、
   前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路と、
   前記出力回路に並列に接続され、前記制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、を備え、
   前記データ列検出回路は、
   直列に接続され、前記データ列の各ビットを順に取り込みそれぞれ出力する２つのフリップフロップと、
   前記２つのフリップフロップの各出力が入力され、一致した後の不一致のとき前記制御信号を発生する排他的論理和回路と、
   を備えたことを特徴とする伝送信号補正回路。
4. データ列を外部に送出する出力回路に並列に接続され、制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、
   前記データ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路と、を備え、
   前記補正用出力回路は、直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
   前記データ列検出回路は、
   直列に接続され、前記データ列の各ビットを順に取り込みそれぞれ出力する２つのフリップフロップと、
   前記２つのフリップフロップの各出力が入力され、各出力がＬレベルであるときは前記ＰＭＯＳトランジスタをオン動作させ、各出力がＨレベルであるときは前記ＮＭＯＳトランジスタをオン動作させる前記制御信号を出力する論理回路と、
   を備えたことを特徴とする伝送信号補正回路。
5. 外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、
   前記データ列を所定時間遅延する遅延回路と、
   前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路と、
   前記出力回路に並列に接続され、前記制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、を備え、
   前記補正用出力回路は、直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
   前記データ列検出回路は、
   直列に接続され、前記データ列の各ビットを順に取り込みそれぞれ出力する２つのフリップフロップと、
   前記２つのフリップフロップの各出力が入力され、各出力がＬレベルであるときは前記ＰＭＯＳトランジスタをオン動作させ、各出力がＨレベルであるときは前記ＮＭＯＳトランジスタをオン動作させる前記制御信号を出力する論理回路と、
   を備えたことを特徴とする伝送信号補正回路。
6. データ列を外部に送出する出力回路に並列に接続され、制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、
   前記データ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路と、を備え、
   前記データ列検出回路は、
   外部に送出するデータ列がクロックの前縁で取り込んだ第１データ列とクロックの後縁で取り込んだ第２データ列とを多重化したデータ列である場合に、前記多重化したデータ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路であって、
   前記第１データ列の各ビットを順に取り込む第１フリップフロップ、および前記第２データ列の各ビットを順に取り込む第２フリップフロップと、
   前記２つのフリップフロップの各出力が入力され、一致した後の不一致のとき前記制御信号を発生する排他的論理和回路と、
   を備えたことを特徴とする伝送信号補正回路。
7. 外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、
   前記データ列を所定時間遅延する遅延回路と、
   前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路と、を備え、
   前記データ列検出回路は、
   外部に送出するデータ列がクロックの前縁で取り込んだ第１データ列とクロックの後縁で取り込んだ第２データ列とを多重化したデータ列である場合に、前記多重化したデータ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路であって、
   前記第１データ列の各ビットを順に取り込む第１フリップフロップ、および前記第２データ列の各ビットを順に取り込む第２フリップフロップと、
   前記２つのフリップフロップの各出力が入力され、一致した後の不一致のとき前記制御信号を発生する排他的論理和回路と、
   を備えたこと特徴とする伝送信号補正回路。
8. 外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、
   前記データ列を所定時間遅延する遅延回路と、
   前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路と、
   前記出力回路に並列に接続され、前記制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、を備え、
   前記データ列検出回路は、
   外部に送出するデータ列がクロックの前縁で取り込んだ第１データ列とクロックの後縁で取り込んだ第２データ列とを多重化したデータ列である場合に、前記多重化したデータ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路であって、
   前記第１データ列の各ビットを順に取り込む第１フリップフロップ、および前記第２データ列の各ビットを順に取り込む第２フリップフロップと、
   前記２つのフリップフロップの各出力が入力され、一致した後の不一致のとき前記制御信号を発生する排他的論理和回路と、
   を備えたこと特徴とする伝送信号補正回路。
9. データ列を外部に送出する出力回路に並列に接続され、制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、
   前記データ列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検出回路と、を備え、
   前記補正用出力回路は、直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
   前記データ列検出回路は、
   外部に送出するデータ列がクロックの前縁で取り込んだ第１データ列とクロックの後縁で取り込んだ第２データ列とを多重化したデータ列である場合に、前記多重化したデータ
   列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検
   出回路であって、
   前記第１データ列の各ビットを順に取り込む第１フリップフロップ、および前記第２データ列の各ビットを順に取り込む第２フリップフロップと、
   前記２つのフリップフロップの各出力が入力され、各出力がＬレベルであるときは前記
   ＰＭＯＳトランジスタをオン動作させ、各出力がＨレベルであるときは前記ＮＭＯＳトラ
   ンジスタをオン動作させる前記制御信号を出力する論理回路と、
   を備えたことを特徴とする伝送信号補正回路。
10. 外部に送出するとして内部回路から送られてくるデータ列から伝送波形に影響を与える信号列を検出したとき制御信号を発生するデータ列検出回路と、
    前記データ列を所定時間遅延する遅延回路と、
    前記制御信号が発生していないときは前記データ列を前記遅延回路を介して出力回路に入力させ、前記制御信号が発生している期間内前記データ列を直接前記出力回路に入力させる切替回路と、
    前記出力回路に並列に接続され、前記制御信号が発生している期間内前記データ列を取り込み前記出力回路の出力信号に加算する補正用出力回路と、を備え、
    前記補正用出力回路は、直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
    前記データ列検出回路は、
    外部に送出するデータ列がクロックの前縁で取り込んだ第１データ列とクロックの後縁で取り込んだ第２データ列とを多重化したデータ列である場合に、前記多重化したデータ
    列から伝送波形に影響を与える信号列を検出したとき前記制御信号を発生するデータ列検
    出回路であって、
    前記第１データ列の各ビットを順に取り込む第１フリップフロップ、および前記第２データ列の各ビットを順に取り込む第２フリップフロップと、
    前記２つのフリップフロップの各出力が入力され、各出力がＬレベルであるときは前記
    ＰＭＯＳトランジスタをオン動作させ、各出力がＨレベルであるときは前記ＮＭＯＳトラ
    ンジスタをオン動作させる前記制御信号を出力する論理回路と、
    を備えたことを特徴とする伝送信号補正回路。
11. 前記データ列検出回路は、
    Ｎ相のクロック毎に設けられ、使用するクロックに応じてＮ個の前記データ列検出回路の対応するものから制御信号が出力されることを特徴とする請求項６から１０のいずれか一つに記載の伝送信号補正回路。

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