JP5007349B2

JP5007349B2 - インターフェイス回路、ｌｓｉ、サーバ装置、およびインターフェイス回路のトレーニング方法

Info

Publication number: JP5007349B2
Application number: JP2010014991A
Authority: JP
Inventors: 圭紀渡邊; 隆武藤; 秀樹木庭
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2010-01-27
Filing date: 2010-01-27
Publication date: 2012-08-22
Anticipated expiration: 2030-01-27
Also published as: US20110181335A1; JP2011155430A; US8441300B2

Description

本発明は、インターフェイス回路と、インターフェイス回路を備えるLSIとサーバ装置、インターフェイス回路のトレーニング方法に関する。

近年では、コンピュータネットワーク通信におけるデータの大容量化、通信の高速化が求められている。ここでは、ネットワーク上のデータ処理において、データ通信を支えるサーバ装置の装置内通信性能がボトルネックとなっている。サーバ装置では、サーバ装置の筐体内にあるバックプレーンと呼ばれるスロット、コネクタが付けられたプリント回路基板に、複数の基板が接続されている。サーバ装置内のデータ通信では、バックプレーンを介して、基板間で信号の送受信が行われる。このとき、信号が伝送される距離は２０ｃｍ〜１００ｃｍ程度であり、この伝送距離が長くなるほど、バックプレーン上を流れる信号波形の歪みが大きくなり、正確な信号を送ることが困難になる。この問題を解決するため、歪んだ信号を正しく直すための信号処理技術が考えられている。特に、特許文献１に示されるような、ＦＦＥ（ＦｅｅｄＦｏｒｗａｒｄＥｑｕａｌｉｚａｔｉｏｎ）と呼ばれる、信号波形の歪を予測して送信側から逆方向に歪ませた波形を送出する技術が効果的であり、一般的に用いられる技術である。

特開２００７−２０９０３０

前述したような信号処理技術を実現しようとした場合、波形調整／波形整形のために付加される回路（以下、波形整形回路）の影響で、消費電力が大きくなってしまうことが問題となってきている。サーバ装置では、複数の基板がバックプレーンに接続されるため、基板間の伝送距離が短いものから長いものまでが混在することになるが、距離に応じて基板を換えるわけではなく、共通の基板を用いるため、基板間の信号の伝送のために各基板に設けられているインターフェイス回路は、最も長い伝送距離に対応できる構成で準備する必要がある。基板間の伝送距離が長い程、波形整形回路の規模が大きくなるので、最も長い基板間の伝送距離に対応する規模の波形整形回路をインターフェイス回路に準備し、それらを伝送距離が短い場所でも使用することになる。これにより、無用に大きい規模の波形整形回路が無駄に電力を消費し、そして、インターフェイス回路を有するＬＳＩやサーバ装置全体の消費電力も増大させてしまうという問題が生じる。

本発明のインターフェイス回路は、波形整形回路の一部または全ての動作を停止させる。これにより、伝送距離に応じて、インターフェイス回路内の波形整形回路の動作範囲の切りかえを可能とする。

波形整形回路の中の動作範囲を制限することができ、インターフェイス回路、インターフェイス回路を含むＬＳＩやサーバ装置の消費電力を低減できる。

本発明のインターフェイス出力回路の実施の形態の一例を示した図。本発明のインターフェイス回路が用いられるサーバ装置の実施の形態の一例を示した図。本発明のインターフェイス回路の電力制御設定をおこなうトレーニングフローの実施の形態の一例を示す図。

図１は、本発明のインターフェイス出力回路１０１の実施例である。インターフェイス出力回路１０１は、３つのＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）回路を有する。それぞれ、信号を電圧振幅として出力する信号出力回路のＣＭＬ回路１０２と、ＣＭＬ回路１０２の出力と接続され、波形整形回路に用いられるＣＭＬ回路１０３およびＣＭＬ回路１０４である。インターフェイス出力回路１０１は、インターフェイス出力回路１０１へのデータ入力信号を保持、すなわちラッチするフリップフロップ回路１０５、フリップフロップ回路１０６、フリップフロップ回路１０７とを備える。データ入力信号は、まず、フリップフロップ回路１０５へ入力される。

本実施例では、３個のフリップフロップ回路１０５、１０６、１０７を直列につなげており、３回のクロック信号によりデータ入力信号がフリップフロップ回路１０７の出力に到達する、シフト回路を構成している。フリップフロップ１０５の出力信号は、現時点でのデータ入力信号に対して、クロック信号の周期で１ビット前の信号を保持しており、フリップフロップ１０６の出力信号は、現時点でのデータ入力信号に対して、２ビット前の信号を保持しており、フリップフロップ１０７の出力信号は、現時点でのデータ入力信号に対して、３ビット前の信号を保持する。

インターフェイス出力回路１０１は、フリップフロップ１０５，１０６，１０７の出力信号をそれぞれＣＭＬ回路１０２，１０３，１０４へ伝播するためのバッファ回路１０８，１０９，１１０を備える。インターフェイス出力回路１０１は、ＣＭＬ回路１０２と、ＣＭＬ回路１０３と、ＣＭＬ回路１０４とで構成される加算回路である。本実施例では、ＣＭＬ回路１０２，１０３，１０４の計３個のＣＭＬ回路を用いており、差動それぞれの出力点を３個のＣＭＬ回路間で短絡させ、共通の負荷抵抗１１１、及び１１２に接続することで、３個のＣＭＬ回路の出力を加算する機能を有している。また、ＣＭＬ回路１０２はバッファ回路１０８へ、ＣＭＬ回路１０３はバッファ回路１０９へ、ＣＭＬ回路１０４はバッファ回路１１０へ、それぞれ接続されており、それぞれのＣＭＬ回路が、対応するバッファ回路からの入力信号を増幅する構成となっている。ＣＭＬ回路の駆動電流は独立に調整が可能である。

フリップフロップ回路１０６，１０７と、バッファ回路１０９，１１０は、それぞれを動作状態と動作停止状態との間で切り替えが可能であり、動作停止状態ではそれぞれの消費電力をほぼ０Ｗまで抑制できる。具体的には、フリップフロップ回路１０６，１０７と、バッファ回路１０９，１１０の、それぞれへの駆動電流、すなわち電力供給を遮断するスイッチを、動作停止機構として、それぞれの回路に設け、スイッチにより電力供給を遮断することで、動作状態と動作停止状態との間の切り替えを行う。または、フリップフロップ回路１０６，１０７と、バッファ回路１０９，１１０の、それぞれへの信号伝播を停止するスイッチを、動作停止機構として、それぞれの回路に設け、スイッチにより信号伝播を停止することで、動作状態と動作停止状態との間の切り替えを行う。フリップフロップ回路１０６とバッファ回路１０９には、動作状態と動作停止状態とを切り替えるための制御信号１１３がそれぞれの上述のスイッチに入力される。また、フリップフロップ回路１０７とバッファ回路１１０には、動作状態と動作停止状態とを切り替えるための制御信号１１４がそれぞれの上述のスイッチに入力される。制御信号１１３、１１４は、制御回路１１５から出力される。制御回路１１５は、インターフェイス回路１０１の波形整形回路の設定を行う回路である。

インターフェイス出力回路１０１全体の動作を以下に説明する。第１段目のフリップフロップ回路１０５の出力信号を基準とすると、第２段目のフリップフロップ回路１０６の出力は基準信号に対して信号レートで１ビット前の信号となり、第３段目のフリップフロップ回路１０７の出力信号は基準信号に対して２ビット前の信号となる。インターフェイス出力回路１０１の波形整形機能は、１ビット前、および２ビット前の信号の符号を用いて、基準信号の信号振幅に対して振幅補正をかける動作をおこなう。たとえば、１ビット前の信号の符号がＨｉレベルであった場合、２段目のフリップフロップ回路１０６の出力を受けるＣＭＬ回路１０３の電流を設定しておけば、基準信号の信号振幅をその設定の分だけ減少させることができる。また、２ビット前の信号の符号がＨｉレベルであった場合、３段目のフリップフロップ回路１０７の出力を受けるＣＭＬ回路１０４の電流を設定しておけば、基準信号の信号振幅をその設定の分だけ増加させることができる。すなわち、インターフェイス回路１０１の波形整形回路は、２つの段の振幅補正回路を有しており、一方の振幅補正回路は、フリップフロップ回路１０６とバッファ回路１０９とＣＭＬ回路１０３とを有し、もう一方の振幅補正回路は、フリップフロップ１０７とバッファ回路１１０とＣＭＬ回路１０４とを有している。

ここで、伝送路の距離が短い場合には、ＣＭＬ回路１０３、１０４のうちのいずれか一つ、または両方の動作が不要となる場合もある。動作が不要となるＣＭＬ回路に接続されているフリップフロップ回路やバッファ回路の動作を停止させることで、インターフェイス出力回路１０１の消費電力を抑制することができる。すなわち、インターフェイス出力回路１０１は、波形整形回路の動作を部分的に停止、すなわち波形整形回路の動作範囲を部分的に制限する機能を有し、消費電力を抑制することができる。具体的には、フリップフロップ回路１０６、１０７、バッファ回路１０９、１１０のうち動作が不要となるＣＭＬ回路に接続されているものの動作を、動作停止制御信号１１３、１１４に応じて停止させる。これにより、振幅補正回路の段毎に動作を停止することができる。すなわち、複数段の内の一部または全部の動作を停止することができ、消費電力を低減できる。特に、各段の中でもフリップフロップ回路１０６，１０７はデータ入力信号に対して応答して動作を続けてしまうと定常的に電力を消費するため、フリップフロップ回路１０６，１０７の動作の停止による消費電力低減の効果は大きい。従って、バッファ回路１０９，１１０には上述の動作停止機構を設けないで、フリップフロップ回路１０６，１０７のみに上述の動作停止機構を設けることでも、十分に消費電力低減の効果を得ることができる。以上のように、本実施例のインターフェイス出力回路１０１は、波形整形回路の動作を部分的に停止、すなわち波形整形回路の動作範囲を部分的に制限することで、消費電力を低減できる。

本実施例では、インターフェイス出力回路１０１にはＣＭＬ回路１０３、ＣＭＬ回路１０４を有する２段の振幅補正回路としているが、Ｇｂｐｓを越える高速伝送や、伝送距離の長距離化、基板等のスルーホールの数やコネクタの数が増加した場合に見られる反射の影響の増大などがある場合には、波形整形のための信号処理回路の規模は更に大きくなる。すなわち、振幅補正回路の段数は更に多くなる。従って、振幅補正回路を有する波形整形回路の消費電力の増加分が更に大きくなり、本発明の適用による消費電力低減の効果は更に大きくなる。

上述の波形整形回路の動作停止の範囲を決定するためには、事前にインターフェイス回路毎に伝送系の状態を調べる。これには通信を始める前にトレーニングを実施する。このトレーニングの結果から、波形整形に必要となる回路を決定し、必要でない回路の動作を停止させる。

図２に、上記トレーニング実施の機能を有するサーバ装置の実施例を示す。サーバ装置２０１は、基板２０２と、基板２０３と、基板２０２と基板２０３とを接続するバックプレーンボード２０４とを備える。基板２０２は、インターフェイス出力回路１０１を有するＬＳＩ２０５を備える。基板２０３は、インターフェイス入力回路２０６を有するＬＳＩ２０７を備える。さらに、制御回路として、制御回路１１５をＬＳＩ２０５に、制御回路２０８をＬＳＩ２０７に備える。インターフェイス出力回路１０１から出力される信号は、バックプレーンボード２０４上の伝送路２０９を介して、インターフェイス入力回路２０６へ入力される。図２では、ＬＳＩ２０５からＬＳＩ２０７への出力系のみを図示しているが、ＬＳＩ２０７からＬＳＩ２０５への出力の通信路も、バックプレーンボード２０４上の伝送路上に有する。制御回路１１５と制御回路２０８は、ＬＳＩ２０５とＬＳＩ２０７との間の上述の通信路を用いて双方向に通信し、一対の制御回路として働く。

ＬＳＩ２０５は、マルチプレクサ回路２１０を有しており、マルチプレクサ回路２１０を介して、ＬＳＩ２０５の論理回路２１１からの信号と、制御回路１１５からの信号とを、インターフェイス出力回路１０１へ入力する。制御回路１１５は、トレーニングパターン発生回路２１２を有している。トレーニングパターン発生回路２１２で発生されるトレーニングパターンは、マルチプレクサ回路２１０を介してインターフェイス回路１０１に入力される。

ＬＳＩ２０７は、インターフェイス入力回路２０６からの出力を入力とするクロック・データリカバリ（CDR)とマルチプレクサの機能を有する回路２１３を有する。回路２１３からの信号は、制御回路２０８が有するトレーニングパターン判定回路２１４または論理回路２１５に入力される。

図２のサーバ装置では、上述のように送信側基板２０２上のＬＳＩ２０５にトレーニングパターン発生回路２１２を有し、受信側基板２０３のＬＳＩ２０７にトレーニングパターン判定回路２１４を有する。トレーニング時には、送信側のトレーニングパターン発生回路２１２からパターンを発生させ、受信側のパターン判定回路２１４でパターンのエラーをモニタする。これを制御回路１１５によって送信側の波形整形機能の設定、すなわちインターフェイス出力回路１０１のフリップフロップ回路１０６，１０７とバッファ回路１０９，１１０とＣＭＬ回路１０３，１０４とを用いた波形整形の設定を変化させて繰り返し行い、パターンのエラー数を基準として最適な波形整形設定を導出する。本実施例のサーバ装置では、この最適設定が確定したときに振幅補正回路の波形整形に使用していない不要な部分、すなわち不要な段が判明することから、この時点で不要な段の回路の動作を停止させ、消費電力を低減させることができる。本実施例では、フリップフロップ回路１０６，１０７とバッファ回路１０９，１１０の内、不要となった段のものの動作を停止させる。

図３に、図２に示したサーバ装置のトレーニングフローおよび不要部分、すなわち不要の段の動作停止判定フローを示す。送信側の制御回路１１５と受信側の制御回路２０８とが協調することで、トレーニングが開始される（ステップ３０１）。次に、制御回路１１５のトレーニングパターン発生回路２１２からトレーニングパターンが発生される（ステップ３０２）。制御回路１１５が、インターフェイス出力回路１０１の複数ある設定の内の一つの波形整形設定を行う（ステップ３０３）。制御回路２０８が、トレーニングパターン判定回路２１４によるトレーニングパターンの一致の判定結果から、設定されている波形整形設定でのエラー数を計算し記録する（ステップ３０５）。ステップ３０３からステップ３０５は、予定している全通りの波形設定が終わるまで繰り返される（ステップ３０６）。制御回路２０８は、トレーニング結果を集計し、エラー数が最も少なかった設定を導出し、最適設定を決定する（ステップ３０７）。制御回路１１５は、決定された最終設定を制御回路２０８から受け取り、インターフェイス出力回路１０１の波形整形最適値設定を行う（ステップ３０８）。そして、制御回路１１５は、不要回路の動作停止、すなわち、トレーニングの結果から波形整形では不要となった段に含まれる回路の動作を停止する（ステップ３０９）。以上で、トレーニングは終了し、基板２０２から基板２０３への通信が開始される（ステップ３１０）。

以上により、送信側からトレーニングパターンを発生させ、インターフェイス出力回路１０１の波形整形設定を行い、受信側で信号を受取り、トレーニングパターンのパターン一致を確認してエラー判定を行い、エラー数を記録する。その後、波形整形設定を変更して、同じ動作を繰返し、所定の波形整形設定がすべて完了したら、全結果を集計し、エラー数が最も少なかった設定を導出し、その結果を元に波形整形設定を実施する。その時、波形整形回路内で波形整形では動作が不要となる部分が判明することになる為、該当する部分、すなわち該当する段に含まれる回路の動作を停止し、インターフェイス回路の消費電力を低減する事が可能となる。そして、インターフェイス回路を含むＬＳＩおよびサーバ装置の消費電力を低減することができる。

１０１・・・インターフェイス出力回路、１０２・・・ＣＭＬ回路、１０３・・・ＣＭＬ回路、１０４・・・ＣＭＬ回路、１０５・・・フリップフロップ回路、１０６・・・フリップフロップ回路、１０７・・・フリップフロップ回路、１０８・・・バッファ回路、１０９・・・バッファ回路、１１０・・・バッファ回路、１１１・・・負荷抵抗、１１２・・・負荷抵抗、１１３・・・動作停止制御信号、１１４・・・動作停止制御信号、１１５・・・制御回路、２０１・・・サーバ装置、２０２・・・基板、２０３・・・基板、２０４・・・バックプレーンボード、２０５・・・ＬＳＩ、２０６・・・インターフェイス入力回路、２０７・・・ＬＳＩ、２０８・・・制御回路、２０９・・・伝送路、２１０・・・マルチプレクサ回路、２１１・・・論理回路、２１２・・・トレーニングパターン発生回路、２１３・・・クロック・データリカバリ（CDR)とマルチプレクサの機能を有する回路、２１４・・・トレーニングパターン判定回路、２１５・・・論理回路

Claims

第１の基板と、
前記第１の基板と伝送路で接続されている第２の基板と、
前記第１の基板に設けられている、前記第１の基板から前記第２の基板への信号を電圧振幅として前記伝送路へ出力する信号出力回路と、
前記信号出力回路の出力に接続されている、前記電圧振幅の波形整形を行うための複数段の振幅補正回路と、
前記複数段の振幅補正回路のトレーニングを行う制御回路と、を備え、
前記制御回路が、前記振幅補正回路の複数段のうち、前記トレーニングの結果から前記波形整形には不要となった段の動作を停止させるものであり、
前記複数段の振幅補正回路は、前記信号を伝播するためのバッファ回路をそれぞれの段に有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するバッファ回路からの出力に応じて動作し、
前記制御回路は、前記波形整形には不要となった段の前記バッファ回路の動作を停止させることを特徴とするサーバ装置。
請求項１に記載のサーバ装置において、
前記複数段の振幅補正回路は、前記信号をラッチして前記バッファ回路に出力するためのフリップフロップ回路をそれぞれの段に有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するフリップフロップ回路からの出力に応じて動作し、
前記制御回路は、前記波形整形には不要となった段の前記フリップフロップ回路の動作を停止させることを特徴とするサーバ装置。
請求項２に記載のサーバ装置において、
前記信号出力回路は前記電圧振幅を発生するためのＣＭＬ回路を有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するフリップフロップ回路の出力信号を入力するＣＭＬ回路を、それぞれの段に有し、
前記信号出力回路のＣＭＬ回路と前記複数段の振幅補正回路のＣＭＬ回路とは、差動それぞれの出力点が短絡されて、共通の負荷抵抗に接続されていることを特徴とするサーバ装置。
請求項１に記載のサーバ装置において、
前記第１の基板と前記第２の基板とが接続されているバックプレーンボードを有し、
前記伝送路が前記バックプレーンボード上に存在することを特徴とするサーバ装置。
信号を電圧振幅として出力する信号出力回路と、
波形整形回路とを有し、
前記波形整形回路の一部または全ての動作を停止する手段を有するものであり、
前記波形整形回路は、複数段の振幅補正回路を有し、
前記複数段の振幅補正回路は、前記信号を伝播するためのバッファ回路をそれぞれの段に有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するバッファ回路からの出力に応じて動作し、
前記それぞれの段が有するバッファ回路のうちの一部または全ての動作を停止することを特徴とするインターフェイス回路。
請求項５に記載のインターフェイス回路において、
前記複数段の振幅補正回路は、前記信号をラッチして前記バッファ回路に出力するためのフリップフロップ回路をそれぞれの段に有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するフリップフロップ回路からの出力に応じて動作し、
前記それぞれの段が有するフリップフロップ回路のうちの一部または全ての動作を停止することを特徴とするインターフェイス回路。
請求項５に記載のインターフェイス回路を備えるＬＳＩ。
波形整形回路を備えるインターフェイス回路のトレーニング方法であって、
所定のトレーニングを行い、
前記所定のトレーニングの結果から前記波形整形回路の一部または全部の動作を停止させるものであり、
前記波形整形回路は、複数段の振幅補正回路を有し、
前記複数段の振幅補正回路は、信号を伝播するためのバッファ回路をそれぞれの段に有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するバッファ回路からの出力に応じて動作し、
前記それぞれの段が有するバッファ回路のうちの一部または全ての動作を停止することを特徴とするインターフェイス回路のトレーニング方法。
請求項８に記載のインターフェイス回路のトレーニング方法において、
前記複数段の振幅補正回路は、前記信号をラッチして前記バッファ回路に出力するためのフリップフロップ回路をそれぞれの段に有し、
前記複数段の振幅補正回路は、前記それぞれの段が有するフリップフロップ回路からの出力に応じて動作し、
前記それぞれの段が有するフリップフロップ回路のうちの一部または全ての動作を停止することを特徴とするインターフェイス回路のトレーニング方法。