JP5417105B2 - シリアル出力回路および半導体装置 - Google Patents

Description

本発明は、シリアル出力回路およびシリアル出力回路を備える半導体装置およびシリアル伝送方法に関する。

シリアル伝送は、データ信号を送信する出力回路とデータ信号が通過する伝送路とデータ信号を受信する入力回路で構成されるデータ転送システムで実行されるデータ転送の形態の一つである。近年の高度情報化社会では、情報の大容量化から高速なデータ転送技術が必須であり、シリアル伝送には高速且つデータ誤り率の小さいデータ転送が要求される。このような技術を実現するためには、転送したいデータ信号から可能な限りノイズを除去することが要求される。ノイズの多いデータ転送環境では、データ信号を判定するときに、電圧方向の振幅が小さく、時間軸方向のマージンも小さくなるため、データ誤り率が増加するからである。

特許文献１には、シリアル伝送において、同一データが連続すると出力振幅の波形に浮き上がりが生じ、浮き上がり量が振幅の半分より大きくなり、データの正常な受信が行えないという問題に対して、同一データ連続検出回路を備え、同一データ連続検出回路の出力はコンデンサを備える駆動回路に入力され、同一データが連続した場合に駆動回路が出力振幅を絞り、受信側での波形の浮き上がりを防ぐ技術が示されている。

特開２００８−２２７９９１

シリアル伝送のノイズの一つにデータ信号の中心電位が揺れることで発生するコモンモードノイズがある。ここで、コモンモードノイズとは、差動伝送を行う場合に、Ｐ極とＮ極と呼ばれる正負の出力の両極に同相電流が流れることで発生する同位相ノイズのことである。ここで、コモンモード電位とは、（Ｖｏｐ＋Ｖｏｎ）／２で定義される。ＶｏｐはＰ極の出力電位、ＶｏｎはＮ極の出力電位を表す。コモンモードノイズを防ぐためには、データ信号の中心電位つまりコモンモード電位の変動を抑制する必要がある。

図１０に、ＣＭＯＳタイプのＣＭＬ回路を有するシリアル出力回路を示す。図１０のシリアル出力回路は、例えば、集積回路間のシリアル伝送のインタフェース（Ｉ／Ｆ）で用いられる。ＣＭＬ回路とは、電流モード・ロジック（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路の略であり、トランジスタの非飽和領域を使用せずに電流をスイッチングすることが可能で、高速化に対応できる回路構成であることを特徴としている回路である。ＬＳＩの低電圧化にともないＩ／Ｆ回路の電圧も低くなるが、高周波数の伝送では伝送線路の損失も大きくなるため出力回路の出力電圧は大きく下げることが難しい。例えばシリアル伝送の規格の一つであるＰＣＩ−Ｅｘｐｒｅｓｓでは差動出力振幅＝８００ｍＶ〜１２００ｍＶが規格化されている。また、シリアル出力回路では波形等化技術のデエンファシスが行われる。デエンファシスが行なわれるため、データ信号のパターンに依存して、出力電圧レベルはデータの伝送中に変動する。このため、Ｉ／Ｆ間のＡＣ結合またはＤＣ結合の結合方式に関わらず、ＣＭＬ回路方式では、出力電圧レベルの変動に伴い、電流源ＭＯＳ（ＭＮ３）のドレイン−ソース間電位Ｖｄｓ３が変動する。

近年、Ｉ／Ｆに使用する電源電位の低電圧化が進み、電流源ＭＯＳ（ＭＮ３）を完全に飽和領域だけで設計することが困難になっている。図１１に示すように、電流源ＭＯＳ（ＮＭ３）を非飽和領域で使用すると、出力電圧レベルの変動により、Ｖｄｓ３が変動し、電流源ＭＯＳ（ＮＭ３）に流れる電流値Ｉｄｓ３は、所望の設計値からΔＩｄｓ３で示したように変動する。例えば、シリアル伝送の規格にある出力振幅８００〜１２００ｍＶを出力するには、図１０に示すＣＭＬの電流源ＭＯＳ（ＭＮ３）を図１１に示す非飽和領域のＩ−Ｖ特性で使用する必要がある。従って、出力電圧レベルの変動に伴い、電流源ＭＯＳ（ＮＭ３）に流れる電流が変動し、出力電圧レベルは設計値からずれてしまう。この出力電圧レベルのずれによって、コモンモード電位が変動する。

高速にディジタルで”０”と”１”が交番するデータ信号ほど、その伝送損失が大きくなることから、出力波形を可能な限り大きな出力振幅で出力する。従って、シリアル出力回路のＰ極とＮ極の低圧側出力は、データ信号が高速になるとより低い電圧となる傾向がある。低圧側出力が低くなれば、Ｖｄｓ３は小さくなる。Ｖｄｓ３が小さくなると、所望のＩｄｓ３との差であるΔＩｄｓ３が大きくなる。ΔＩｄｓ３が大きくなると、出力レベルの変動が大きくなり、コモンモードノイズが大きくなる。データ信号の転送速度は、”０”または”１”のデータ信号が交番するまでに何ビット連続するかという送信するデータのパターンに依存する、すなわち、送信するデータのパターンによってデータ信号の転送速度は異なる。従って、特定の送信するデータのパターンの出現によって、強くコモンモードノイズが発生することになる。

また、Ｐ極またはＮ極の一方に発生する、特定のデータ信号のパターンに依存するコモンモードノイズは、その反転したデータ信号のパターンに対しても、他方の極にコモンモードノイズが発生する。すなわち、あるパターンがコモンモードノイズの原因となるときには、その反転パターンも同様にコモンモードノイズの原因となる。また、回路の特性上、パターンと反転パターンとでのコモンモードノイズの大きさはほぼ同じとなる。

本発明は、以上の課題に鑑みられたものであり、デエンファシスを備えた出力回路の、信号データのパターンに起因する、コモンモード電位の変動を抑制することを目的とする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。

すなわち、デエンファシスを備える差動伝送のシリアル伝送装置の出力回路のＰ極とＮ極とに、送信するデータのパターンの検出装置と送信するデータの反転パターンの検出装置の出力とをそれぞれ差動入力とする、差動回路の出力を接続する。接続される差動回路によって、特定の送信するデータのパターンおよびその反転パターンの出現時に、出力回路の電流が補われ、コモンモードノイズを防ぐことができる。

本発明により、送信するデータのパターン起因のコモンモードノイズが抑えられたシリアル伝送を実現することができる。従って、低ノイズ環境でデータ誤り率の小さい高速シリアル伝送を実現できる。

互いにデータ転送を行う複数の集積回路を備えた半導体装置の一例を示す図である。 集積回路から集積回路へのデータ転送を行う伝送系の構成を示す図である。 出力回路の第１の実施形態の例を示す図である。 出力回路のＰ極とＮ極から出力される波形の変化の理解を助けるための図である。 出力回路の第２の実施形態の例を示す図である。 出力回路の第３の実施形態の例を示す図である。 出力回路の第４の実施形態の例を示す図である。 出力回路の第５の実施形態の例を示す図である。 補正電流による補正前後の出力電圧を示した図面である。 ＣＭＬ回路を示した図面である。 電流源ＭＯＳの非飽和領域を説明する図である。 出力回路の第６の実施形態の例を示す図である。

以下、本発明を実施例に基づいて詳細に説明する。

送信側集積回路のフィードフォワード・イコライザと受信側集積回路のデシジョン・フィードバック・イコライザを組み合わせた伝送方式は、集積回路間のデータ転送を行う伝送系に適用できる。

図１は、互いにデータ転送を行う複数の集積回路を備えた半導体装置の一例を示す図である。図１に示した実施例１の半導体装置は、ドータボード１０１上の集積回路（ＬＳＩ）１０２とドータボード１０３上の集積回路（ＬＳＩ）１０４とを備える。集積回路１０２と集積回路１０４は、それぞれ備える回路の一つに、シリアライザ・デシリアライザ回路を含む。ドータボード１０１とドータボード１０３は、プリント基板の一種であり、集積回路を搭載し、バックプレーン１０５上のコネクタに挿入されるものである。バックプレーン１０５は、プリント基板の一種であり、複数のコネクタを備えており、相互を正しく接続する土台の役割を担い、ドータボード等の複数のプリント基板を相互接続する。機能拡張を行う場合は、必要な機能を備えた集積回路を搭載したドータボードを空いているコネクタに接続する。ドータボード１０１上の集積回路１０２から出力されたデータは、ドータボード１０１、バックプレーン１０７およびドータボード１０３上にプリントされた信号配線１０６を介して集積回路１０４へ入力される。またその逆に集積回路１０４から出力されたデータは信号配線１０７を介して集積回路１０２へ入力される。すなわち、集積回路１０２と集積回路１０４との間で、伝送路となる信号配線１０６および信号配線１０７とを介して、データ転送が行われる。

図２は、信号配線１０６を介して集積回路１０２から集積回路１０４へのデータ転送を行う伝送系の構成を示す図である。送信側の集積回路１０２は、送信側シリアライザ・デシリアライザ回路（ＳｅｒＤｅｓ： ＳｅｒｉａＬｉｚｅｒ／ＤｅｓｉｒｉａＬｉｚｅｒ）２１４を含む。受信側の集積回路１０４は、受信側シリアライザ・デシリアライザ回路２１７を含む。

送信側シリアライザ・デシリアライザ回路２１４は、パラレル・シリアルデータ変換回路２０２（Ｐ／Ｓ）、出力回路（Ｄｒｖ）２０４、位相同期回路（ＰＬＬ： Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２１２を備える。

受信側シリアライザ・デシリアライザ回路２１７は、入力回路（Ｒｃｖ）２０６、クロックデータ再生回路（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）２０８、シリアル・パラレルデータ変換回路２１０（Ｓ／Ｐ）、位相同期回路（ＰＬＬ： Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２１５を備える。

位相同期回路２１２（ＰＬＬ）は、パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２、出力回路２０４（Ｄｒｖ）へクロック２１３（ＣＫ）を供給する。パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２がパラレルデータ２０１をクロック２１３（ＣＫ）をもとにシリアルデータ２０３へ変換する。出力回路２０４（Ｄｒｖ）は、パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２から入力されたシリアルデータ２０３を、伝送路２０５へ出力する。

位相同期回路２１５（ＰＬＬ）は、クロック２１６（ＣＫ）をクロックデータ再生回路２０８（ＣＤＲ）及びシリアル・パラレルデータ変換回路２１０（Ｓ／Ｐ）に供給する。入力回路２０６（Ｒｃｖ）は伝送路２０５を通じて入力されたシリアルデータを増幅する。クロックデータ再生回路２０８（ＣＤＲ）は、入力回路２０６からのシリアルデータ２０７と供給されたクロック２１６（ＣＫ）との位相関係を調整することによりシリアルデータ２０９を復元しシリアル・パラレルデータ変換回路２１０（Ｓ／Ｐ）へ出力する。シリアル・パラレルデータ変換回路２１０（Ｓ／Ｐ）は、シリアルデータ２０９をパラレルデータ２１１へ変換し、受信側集積回路内１０４に供給する。

図３は、出力回路２０４の詳細な構成を示す図である。出力回路２０４は、出力振幅生成回路３０１、出力振幅補正回路３０２、データ検出回路３０３、論理演算回路３０４、論理演算回路３０５、論理演算回路３０６、論理演算回路３０７、論理演算回路３０８、論理演算回路３０９、論理演算回路３１０、論理演算回路３１１を備える。

出力振幅生成回路３０１は、３ＴＡＰのデエンファシス機能を備え、Ｐ極とＮ極とにシリアル伝送の信号を出力する差動回路である。すなわち、Ｐ極とＮ極とにはそれぞれ、デエンファシス回路である差動回路の差動出力が接続されている。出力振幅補正回路３０２は、出力振幅生成回路３０１のＰ極とＮ極とに出力を接続している差動回路であり、デエンファシス動作でコモンモード電位が揺れないように補正電流を出力振幅生成回路３０１に追加して流す回路である。データ検出回路３０３は、送信するデータ２０３を検出し、出力振幅補正回路３０２にその情報を伝える。論理演算回路３０４、論理演算回路３０５、論理演算回路３０６、論理演算回路３０７、論理演算回路３０８、論理演算回路３０９、論理演算回路３１０、論理演算回路３１１で、８通りの送信するデータとその反転データに対して、Ｐ極側出力電圧とＮ極側出力電圧を補正するために、Ｐ極とＮ極それぞれについて各々８つの演算回路を備えており、合計で１６個の演算回路を備えている。

送信するデータ２０３のパターン検出装置である論理演算回路３０９は、送信するデータ２０３のパターンとして”・・・０１０・・・”またはその反転パターンの”・・・１０１・・・”が入力された場合に、差動回路である出力振幅補正回路３０２の差動入力に信号を送る回路である。差動回路３０２Ａは、データ信号”・・・０１０・・・”が入力されたときに信号を出力する回路３０９Ａの出力と、データ信号”・・・１０１・・・”が入力されたときに信号を出力する回路３０９Ｂの出力とを、差動入力としている。送信するデータ２０３のパターンとその反転パターンとの間で、必要な差動出力の補正量に変わりは無いので、差動入力とすることで、同じ電流源を用いて安定してノイズを抑えることができる。また、それぞれに対して別個の電流源を用意することが無いので、余分な面積消費を抑えることができる。

同様に、論理演算回路３０４は、パターン”・・・１１１・・・”またはその反転パターン”・・・０００・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。論理演算回路３０５は、パターン”・・・１１０・・・”またはその反転パターン”・・・００１・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。論理演算回路３０６は、パターン”・・・１０１・・・”またはその反転パターン”・・・０１０・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。論理演算回路３０７は、パターン”・・・１００・・・”またはその反転パターン”・・・００１・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。論理演算回路３０８は、パターン”・・・０１１・・・”またはその反転パターン”・・・１００・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。論理演算回路３１０は、パターン”・・・００１・・・”またはその反転パターン”・・・１１０・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。論理演算回路３１１は、パターン”・・・０００・・・”またはその反転パターン”・・・１１１・・・”が入力された場合に、出力振幅補正回路３０２へ補正電流を流すための信号を送る回路である。

送信するデータ２０３を受けた出力振幅生成回路３０１は、データ２０３に最適なデエンファシスとなる出力振幅を出力するが、このとき不足する電流を出力振幅補正回路３０２で補正する。出力振幅補正回路３０２で補正する電流量は、データ２０３を受けたデータ検出回路３０３の論理演算回路３０４、３０５、３０６、３０７、３０８、３０９、３１０、３１１で演算された結果で決まる。

データ検出回路３０３から、論理演算回路３０４、３０５、３０６、３０７、３０８、３０９、３１０、３１１で演算された結果を受けて補正電流を流す出力振幅補正回路３０２は、具体的に以下に示す手段で補正する電流量を決定する。

図３に示した出力振幅生成回路３０１は、３ＴＡＰのデエンファシス機能を備えているので、２＾３＝８通りの送信するデータ２０３のパターンに対応する８通りの出力電圧を出力する。図９は、図３に示す出力回路が出力する出力電圧の、補正電流による補正の前後の出力電圧を示す図面である。図９の横軸は２＾３＝８通りのデータ信号を示しており、縦軸は出力電圧を示している。また、図９には、補正前Ｐ極側出力電圧９０１、補正後Ｐ極側出力電圧９０２、補正前Ｎ極側出力電圧９０３、補正後Ｎ極側出力電圧９０４、補正前コモンモード電位９０５、補正後コモンモード電位９０６を示している。補正前Ｐ極側出力電圧９０１は、図１１に示して説明した、ＣＭＬ回路のトランジスタＭＮ３のデバイス特性のために、ＣＭＬ回路にΔＩｄｓ３の分だけ十分な電流が流れず、ＶＯＬ（低圧側出力電圧）が十分に引き下がっていないプロットデータを示している。補正後Ｐ極側出力電圧９０２は、出力振幅補正回路３０２から補正電流が十分に供給されるため、ＶＯＬ（低圧側出力電圧）が十分に引き下がっているプロットデータを示している。補正前Ｎ極側出力電圧９０３は、図１１に示して説明した、ＣＭＬ回路のトランジスタＭＮ３のデバイス特性のために、ＣＭＬ回路にΔＩｄｓ３の分だけ十分な電流が流れず、ＶＯＬ（低圧側出力電圧）が十分に引き下がっていないプロットデータを示している。補正後Ｎ極側出力電圧９０４は、出力振幅補正回路３０２から補正電流が十分に供給されるためＶＯＬ（低圧側出力電圧）が十分に引き下がっているプロットデータを示している。補正前コモンモード電位９０５は、（補正前Ｐ極側出力電圧９０１＋補正前Ｎ極側出力電圧９０３）／２を示している。補正後コモンモード電位９０６は、（補正後Ｐ極側出力電圧９０２＋補正後Ｎ極側出力電圧９０４）／２を示している。補正前コモンモード電位９０５は、補正前Ｐ極側出力電圧９０１と補正前Ｎ極側出力電圧９０３のＶＯＬ（低圧側出力電圧）が十分に引き下がらないことから、ＶＯＨ（高圧側出力電圧）とＶＯＬ（低圧側出力電圧）がアンバランスなることを示している。すなわち、コモンモード電位が変動することからコモンモードノイズが発生することを示している。補正後コモンモード電位９０６は、補正後Ｐ極側出力電圧９０２と補正後Ｎ極側出力電圧９０４のＶＯＬ（低圧側出力電圧）が十分に引き下がることから、コモンモード電位の変動が抑制されていることを示している。すなわち、コモンモードノイズが抑制されていることを示している。

出力振幅補正回路３０２の補正する電流量を決定するには、まず、補正電流を流さないときの出力電圧である図９に示す補正前Ｐ極側出力電圧９０１とコモンモード電位の変動のない理想とする出力電圧である図９に示す補正後Ｐ極側出力電圧９０２との差分を算出しておく。そして、不足する電流量を補うことができるよう、設計する前に予めデバイス特性を調べた上で、出力振幅補正回路３０２のＭＯＳの定数を決定すれば良い。なお、Ｐ極側出力電圧９０１、９０２と同様に、Ｎ極側出力電圧９０３、９０４から補正する電流量を決定することもできる。

図４は、出力振幅生成回路に流れる電流の本発明の補正による、出力回路のＰ極とＮ極から出力される波形の変化の理解を助けるための図である。本実施例では、３ＴＡＰの例を示したが、理解し易くするために、図４に示した波形は、２ＴＡＰのデエンファシスを備えた出力回路から出力される波形とした。図４の縦軸は出力電圧、横軸は時間を示している。図４には、本発明の補正を行うことなく低速信号位置で振幅を調整した場合のグラフ４０１、本発明の補正を行うことなく高速信号位置で振幅を調整した場合のグラフ４０２、本発明の補正を行った場合のグラフ４０３、の３つのグラフを示した。

本発明の補正を行うことなく低速信号位置で振幅を調整した場合のグラフ４０１とは、本発明の補正を行うことなく、”０”または”１”が連続する低速信号の時に所望の振幅になるように調整した場合の各波形を示したグラフである。グラフ４０１には、高圧側出力電圧（ＶＯＨ）４０４、高圧側中間出力電圧（ＶＯＭＨ）４０５、低圧側中間出力電圧（ＶＯＭＬ）４０６、低圧側中間出力電圧（ＶＯＭＬ）４０７、低圧側出力電圧（ＶＯＬ）４０８、コモンモード電位４０９、Ｐ極側シングル波形４１０、Ｎ極側シングル波形４１１をプロットした。グラフ４０１には、Ｐ極側シングル波形４１０とＮ極側シングル波形４１１を示したが、これらは例えば、”００１１００１１”など２ビット連続のデータ信号の出力振幅が、目標とする低圧側中間出力電圧４０６になるように調整したときの波形である。一方で、”０１０１０１０１”などのデータ信号に対しては、図１１に示したΔＩｄｓ３だけ電流が不足するために、目標とする低圧側出力電圧４０８に届かず低圧側中間出力電圧４０７の振幅となっている。従って、コモンモード電位４０９は、”０”から”１”へ若しくは”１”から”０”へ変化する高速信号位置と、”０”または”１”が連続する低速信号位置とで異なる、すなわち、コモンモードノイズ発生の原因となる。

本発明の補正を行うことなく高速信号位置で振幅を調整した場合のグラフ４０２とは、本発明の補正を行うことなく、”０”から”１”へ若しくは”１”から”０”へ変化する高速信号の時に所望の振幅になるように調整した場合の各波形を示したグラフである。グラフ４０２には、高圧側出力電圧（ＶＯＨ）４０４、高圧側中間出力電圧（ＶＯＭＨ）４０５、低圧側中間出力電圧（ＶＯＭＬ）４０６、低圧側中間出力電圧（ＶＯＭＬ）４０７、低圧側出力電圧（ＶＯＬ）４０８、コモンモード電位４１２、Ｐ極側シングル波形４１３、Ｎ極側シングル波形４１４をプロットした。グラフ４０２には、Ｐ極側シングル波形４１３とＮ極側シングル波形４１４を示したが、これらは例えば、”０１０１０１０１”などのデータ信号の出力振幅が、目標とする低圧側出力電圧４０８になるように調整したときの波形である。一方で、”００１１００１１”などの２ビット連続のデータ信号に対しては、図１１に示したΔＩｄｓ３だけ電流過多となるために、目標とする低圧側中間出力電圧４０６よりも電位が引き下がり低圧側中間出力電圧４０７の振幅となっている。従って、コモンモード電位４１２は、高速信号位置と低速信号位置で異なる、すなわち、コモンモードノイズ発生の原因となる。

本発明の補正を行った場合のグラフ４０３とは、図１１に示したΔＩｄｓ３分の補正を行った場合の各波形を示したグラフである。グラフ４０３には、高圧側出力電圧（ＶＯＨ）４０４、高圧側中間出力電圧（ＶＯＭＨ）４０５、低圧側中間出力電圧（ＶＯＭＬ）４０６、低圧側中間出力電圧（ＶＯＭＬ）４０７、低圧側出力電圧（ＶＯＬ）４０８、コモンモード電位４１５、Ｐ極側シングル波形４１６、Ｎ極側シングル波形４１７をプロットした。Ｐ極側シングル波形４１６とＮ極側シングル波形４１７に示したように、本発明の補正を行うことにより、高速信号の出力振幅を目標とする低圧側出力電圧４０８に調整し、且つ、低速信号の出力振幅を目標とする低圧側中間出力電圧４０６に調整し、コモンモード電位４１５の、高速信号位置と低速信号位置での変動を抑えることができる、すなわち、コモンモードノイズを抑制することができる。

図５は、出力回路２０４の第２の実施形態の例を示す図である。図３に示した出力回路では、Ｐ極側出力電圧とＮ極側出力電圧を補正するために、各々８つの演算回路を備えており、合計で１６個の演算回路を備えているが、図５に示す出力回路では、その半分の数の演算回路を備えている。以下に図３と異なる点についての詳細を述べる。

図５に示す出力回路は、出力振幅生成回路３０１、出力振幅補正回路５０２、データ検出回路５０３、論理演算回路３０４、論理演算回路３０５、論理演算回路３０６、論理演算回路３０７を備える。

データ検出回路５０３は、論理演算回路３０４、論理演算回路３０５、論理演算回路３０６、論理演算回路３０７で構成され４通りのデータ信号に対してＰ極側出力電圧（ＶＯＰ）とその反転のＮ極側出力電圧（ＶＯＮ）が低圧側出力電圧（ＶＯＬ）を出力するときに補正できるように４つ演算回路を備えている回路である。

図３の出力回路では、全ての取りえる送信する信号のパターン２０３に対して、高圧側および低圧側の出力電圧を、補正電流によって調整可能としているが、設計値からのズレであるΔＩｄｓ３が低速信号ではなく高速信号について問題となる場合には、高速信号時にΔＩｄｓ３分だけの追加の補正電流を、Ｐ極またはＮ極のうち低圧側の出力となる電極に流せば良いので、図５のように、図３に比べて半分の数の演算回路で済むのである。従って、出力回路の低消費電力化と回路規模の縮小を行うことができる。

図６は、出力回路２０４の第３の実施形態の例を示す図である。図５に示す出力回路が３ＴＡＰのデエンファシス機能を備えていることに対して、図６に示す出力回路は４ＴＡＰのデエンファシス機能を備えている点で異なる。以下に図５と異なる点についての詳細を述べる。

図６に示す出力回路は、出力振幅生成回路６０１、出力振幅補正回路６０２、データ検出回路６０３、論理演算回路６０４、論理演算回路６０５、論理演算回路６０６、論理演算回路６０７、論理演算回路６０８、論理演算回路６０９、論理演算回路６１０、論理演算回路６１１を備える。

出力振幅生成回路６０１は、４ＴＡＰのデエンファシス機能を備えた回路であり、４ビットのデータ信号に対応できるようにＤａｔａ（ｎ＋２）とＤａｔａ（ｎ−２）を受ける回路が追加されている。その他は出力振幅生成回路３０１と同様である。

出力振幅補正回路６０２は、２＾４＝１６通りのデータ信号に対して８種類の補正ができるように８つの回路で構成されている。

データ検出回路６０３は、４ＴＡＰであることから２＾４＝１６通りのデータ信号があるために、図５の３ＴＡＰ用のデータ検出回路５０３に比べて２倍の数の回路を備える。その他は出力振幅補正回路５０３と同様である。

論理演算回路６０４は、パターン”・・・１１１１・・・”またはその反転パターン”・・・００００・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６０５は、パターン”・・・１１１０・・・”またはその反転パターン”・・・０００１・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６０６は、パターン”・・・１１０１・・・”またはその反転パターン”・・・００１０・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６０７は、パターン”・・・１１００・・・”またはその反転パターン”・・・００１１・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６０８は、パターン”・・・１０１１・・・”またはその反転パターン”・・・０１００・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６０９は、パターン”・・・１０１０・・・”またはその反転パターン”・・・０１０１・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６１０は、パターン”・・・１００１・・・”またはその反転パターン”・・・０１１０・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。論理演算回路６１１は、パターン”・・・１０００・・・”またはその反転パターン”・・・０１１１・・・”が入力された場合に、出力振幅補正回路６０２へ補正電流を流すための信号を送る回路である。

以上、図５と図６を例にして、３ＴＡＰから４ＴＡＰに変更した場合に追加する回路を示した。２，５，６，・・・，Ｎ ＴＡＰに対応する回路を設計する場合には、上述と同様に変更が可能である。

図７は、出力回路２０４の第４の実施形態の例を示す図である。以下に図３と異なる点についての詳細を述べる。

図３に示す出力振幅補正回路３０２のゲート電圧が、出力振幅生成回路３０１のゲート電圧と同じ電圧であり、回路設計を行うときにＭＯＳ回路定数を決定することで補正量が決まるのに対して、図７に示す出力振幅補正回路７０２のゲート電圧は電圧制御電圧源７０３、７０４、７０５、７０６、７０７、７０８、７０９、７１０に接続されており、設計後であっても補正量を調整することが可能である。例えば、データ検出回路３０３内の論理演算回路３０４は、データ信号”・・・１１１・・・”若しくは” ・・・０００・・・”を受けて補正する指示を出す情報を出力振幅補正回路７０２に伝える。出力振幅補正回路７０２は補正電流を流す。このとき、出力振幅補正回路７０２が流す補正電流を変更したい場合に、電圧制御電圧源７０３、７０４、７０５、７０６、７０７、７０８、７０９、７１０でゲート電圧を調整することができる。その他は、出力振幅補正回路３０２と同様である。

図８は、出力回路２０４の第５の実施形態の例を示す図である。以下に図３と異なる点についての詳細を述べる。

図３に示すデータ検出回路３０３内の論理演算回路３０４が補正するように指示する情報を出力振幅補正回路３０２内の１つの補正回路に伝えるのに対して、図８に示すデータ検出回路３０３内の論理演算回路３０４は、補正するように指示する情報を、出力振幅補正回路８０２内の電流源ＭＯＳのＯＮ／ＯＦＦを切り替えることができるスイッチ８０３を備えた補正回路及びスイッチ８０７を備えた補正回路の２つの補正回路に伝えることが可能である点で異なる。例えば、スイッチ８０３、スイッチ８０７ともにＯＮ、スイッチ８０３はＯＮでスイッチ８０７はＯＦＦ、スイッチ８０３はＯＦＦでスイッチ８０７はＯＮ、スイッチ８０３、スイッチ８０７ともにＯＦＦの４段階の補正電流量の調整を行うことが可能である。

また、図８に示すデータ検出回路３０３内の論理演算回路３０５が補正するように指示する情報を出力振幅補正回路８０２内の電流源ＭＯＳのＯＮ／ＯＦＦを切り替えることができるスイッチ８０４を備えた補正回路及びスイッチ８０８を備えた補正回路の２つの補正回路に伝えることも同様に可能である。

その他は出力振幅補正回路３０２と同様である。

図１２は、出力回路２０４の第６の実施形態の例を示す図である。以下に図３と異なる点についての詳細を述べる。

図１２に示す出力回路は、出力振幅生成回路３０１、出力振幅補正回路１２０２、データ検出回路１２０３、論理演算回路１２０４、論理演算回路１２０５を備える。図３に示した出力回路が、出力振幅補正回路３０２にＣＭＬを８個、データ検出回路３０３に論理演算回路を１６個備え、８通り全てのデータ信号パターンに別々の補正を行うのに対して、図１２の出力回路は、出力振幅補正回路１２０２にＣＭＬを２個、データ検出回路１２０３に論理演算回路を４個とした点で異なる。回路の個数を減らすことで、回路面積の低減と消費電力の低減が可能である。

出力振幅補正回路１２０２は、ＣＭＬ１２０６、１２０７を備える。データ検出回路１２０３は、論理演算回路１２０４、１２０５を備える。論理演算回路１２０４は、データ信号”・・・０１０・・・”若しくは”・・・１０１・・・”が入力された場合に出力振幅補正回路１２０２に補正電流を流す信号を送る回路である。論理演算回路１２０４は、データ信号”・・・０１・・・”若しくは”・・・１０・・・”が入力された場合に出力振幅補正回路１２０２に補正電流を流す信号を送る回路である。

データ検出回路１２０３は、８通りのデータ信号パターンである”・・・０００・・・”、”・・・００１・・・”、”・・・０１０・・・”、”・・・０１１・・・”、”・・・１００・・・”、”・・・１０１・・・”、”・・・１１０・・・”、”・・・１１１・・・”が入力されると以下に述べる３種類の補正を行う。
”・・・０１０・・・”若しくは”・・・１０１・・・”が入力されると論理演算回路１２０４，１２０５が両方とも出力振幅補正回路１２０２に補正電流を流す信号を送り、出力振幅補正回路１２０２のＣＭＬ１２０６、１２０７が２個ともＯＮ状態となる。”・・・００１・・・”、”・・・０１１・・・”、”・・・１００・・・”、”・・・１１０・・・”のいずれかが入力されると論理演算回路１２０５が出力振幅補正回路１２０２に補正電流を流す信号を送り、出力振幅補正回路１２０２のＣＭＬ１２０７がＯＮ状態となり、ＣＭＬ１２０６はＯＦＦである。”・・・０００・・・”若しくは”・・・１１１・・・”が入力されると論理演算回路１２０４、１２０５から出力される信号はないので、出力振幅補正回路１２０２のＣＭＬ１２０６、１２０７は両方ＯＦＦ状態となる。
ここで、図１２に示した出力回路は、図５に示した出力回路同様、設計値からのズレであるΔＩｄｓ３が低速信号ではなく高速信号について問題となる場合についての補正する手段を示すものである。このとき、高速なデータ信号、ここでは”・・・０１０・・・”や”・・・１０１・・・”、ほど伝送損失が大きくなることから、高速なデータ信号ほど信号振幅を大きく取ることになる。従って、高速なデータ信号ほどΔＩｄｓ３が大きくなるため、コモンモードノイズを抑制するための補正電流を大きくする必要がある。従って、中速なデータ信号（００１、０１１、１００、１１０）よりも追加する電流を大きくするために、中速なデータ信号時ではＣＭＬ１２０７をＯＮにして補正電流を流すのに対して、高速信号時においてはさらにＣＭＬ１２０６もＯＮにして、さらに大きい補正電流を流すのである。これにより、コモンモードノイズを抑制することができる。

その他は図３に示す出力回路と同様である。

ここで、出力振幅補正回路１２０２にＣＭＬを使用した場合の利点について以下に述べる。出力回路内の出力振幅を生成する回路３０１にはＣＭＬを使用し、出力振幅は電流制御である。そこで、出力振幅補正回路１２０２に、同じ回路方式であるＣＭＬを使用すると出力振幅を生成する回路と出力振幅補正回路のデバイスばらつきを小さくすることができる。更に補正電流量を電流源ＭＯＳで制御できることからＰ極側データ信号もＮ極側データ信号もほぼ同量の補正を行える。

以上、実施例によって、本発明を詳細に説明したが、上記に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。

１０１…ドータボード（カード）、１０２…集積回路、１０３…ドータボード（カード）、１０４…集積回路、１０５…バックプレーン、１０６…信号配線、１０７…信号配線、２０１…パラレルデータ、２０２…パラレル・シリアルデータ変換回路、２０３…シリアルデータ、２０４…出力回路、２０５…伝送路、２０６…入力回路、２０７…シリアルデータ、２０８…クロックデータ再生回路、２０９…シリアルデータ、２１０…シリアル・パラレルデータ変換回路、２１１…パラレルデータ、２１２…位相同期回路（ＰＬＬ： Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、２１３…クロック、２１４…送信側シリアライザ・デシリアライザ回路、２１５…位相同期回路（ＰＬＬ： Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、２１６…クロック、２１７…受信シリアライザ・デシリアライザ回路、３０１・・・出力振幅生成回路、３０２・・・出力振幅補正回路、３０３・・・データ検出回路、３０４・・・論理演算回路、３０５・・・論理演算回路、４０１・・・本発明の補正を行うことなく低速信号位置で振幅を調整した場合のグラフ、４０２・・・本発明の補正を行うことなく高速信号位置で振幅を調整した場合のグラフ、４０３・・・本発明の補正を行った場合のグラフ、４０４・・・高圧側出力電圧（ＶＯＨ）、４０５・・・高圧側中間出力電圧（ＶＯＭＨ）、４０６・・・低圧側中間出力電圧（ＶＯＭＬ）、４０７・・・低圧側中間出力電圧（ＶＯＭＬ）、４０８・・・低圧側出力電圧（ＶＯＬ）、４０９・・・コモンモード電位、４１０・・・Ｐ極側シングル波形、４１１・・・Ｎ極側シングル波形、４１２・・・コモンモード電位、４１３・・・Ｐ極側シングル波形、４１４・・・Ｎ極側シングル波形、４１５・・・コモンモード電位、４１６・・・Ｐ極側シングル波形、４１７・・・Ｎ極側シングル波形、５０２・・・出力振幅補正回路、５０３・・・データ検出回路、６０２・・・出力振幅補正回路、６０３・・・データ検出回路、６０４・・・論理演算回路、６０５・・・論理演算回路、６０６・・・論理演算回路、６０７・・・論理演算回路、６０８・・・論理演算回路、６０９・・・論理演算回路、６１０・・・論理演算回路、６１１・・・論理演算回路、７０２・・・出力振幅補正回路、７０３・・・電圧制御電圧源、７０４・・・電圧制御電圧源、７０５・・・電圧制御電圧源、７０６・・・電圧制御電圧源、７０７・・・電圧制御電圧源、７０８・・・電圧制御電圧源、７０９・・・電圧制御電圧源、７１０・・・電圧制御電圧源、８０２・・・出力振幅補正回路、８０３・・・スイッチ、８０４・・・スイッチ、８０５・・・スイッチ、８０６・・・スイッチ、８０７・・・スイッチ、８０８・・・スイッチ、８０９・・・スイッチ、８１０・・・スイッチ、８１１・・・スイッチ、８１２・・・スイッチ、８１３・・・スイッチ、８１４・・・スイッチ、８１５・・・スイッチ、８１６・・・スイッチ、８１７・・・スイッチ、８１８・・・スイッチ、９０１・・・補正前Ｐ極側出力電圧、９０２・・・補正後Ｐ極側出力電圧、９０３・・・補正前Ｎ極側出力電圧、９０４・・・補正後Ｎ極側出力電圧

Claims (10)

1. 送信するデータ列を差動入力に入力し、Ｐ極とＮ極とを出力とする第１のデエンファシス回路を有する差動回路と、
   前記Ｐ極に差動出力の一方を接続し、かつ、前記N極に差動出力の他方を接続している第２の出力振幅補正用の回路とを有し、
   前記第２の出力振幅補正用回路のそれぞれの入力の一方には前記データ列を入力とする論理回路により構成される第1パターン検出回路の出力が接続され、
   前記第２の出力振幅補正用回路の入力の他方には前記データ列の反転信号を入力とする論理回路により構成される第２パターン検出回路を備え、
   前記第1パターン検出回路または前記第２パターン検出回路により特定のデータ列が検出されたとき、第２の出力振幅補正用回路により、P極、またはN極の出力電圧をその検出されたデータ列の種類に応じて、予め定めた値に基づいて補正することにより、回路の非線形性による前記データ列毎のコモンモードノイズを低減することを特徴とするシリアル出力回路。
2. 請求項１に記載のシリアル出力回路において、
   前記第１データパターンは、”０”から”１”若しくは”１”から”０”へのデータの変化を含むことを特徴とするシリアル出力回路。
3. 請求項２に記載のシリアル出力回路において、
   前記第１データパターンは、前記”０”から”１”へのデータの変化に続いて”０”へのデータの変化、若しくは、前記”１”から”０”へのデータの変化に続いて”１”へのデータの変化を含むことを特徴とするシリアル出力回路。
4. 請求項２に記載のシリアル出力回路において、
   前記Ｐ極に差動出力の一方を、前記Ｎ極に差動出力の他方を接続している第３の差動回路と、
   前記第３の差動回路の差動入力の一方に出力が接続されている、前記送信するデータから、第２データパターンを検出する第３パターン検出回路と、
   前記第３の差動回路の差動入力の他方に出力が接続されている、前記送信するデータから、前記第２データパターンとは反転しているパターンを検出する第４パターン検出回路とを備え、
   前記第２データパターンは、”０”から”１”へのデータの変化に続いて”０”へのデータの変化、若しくは、”１”から”０”へのデータの変化に続いて”１”へのデータの変化を含むことを特徴とするシリアル出力回路。
5. 請求項１に記載のシリアル出力回路において、
   前記第２の差動回路は電流モード・ロジック回路であることを特徴とするシリアル出力回路。
6. 第１の集積回路と、
   送信するデータ列を差動入力に入力し、Ｐ極とＮ極とを出力とする第１のデエンファシス回路を有する差動回路と、
   前記Ｐ極に差動出力の一方を接続し、かつ、前記N極に差動出力の他方を接続している第２の出力振幅補正用の回路とを有し、
   前記第２の出力振幅補正用回路のそれぞれの入力の一方には前記データ列を入力とする論理回路により構成される第1パターン検出回路の出力が接続され、
   前記第２の出力振幅補正用回路の入力の他方には前記データ列の反転信号を入力とする論理回路により構成される第２パターン検出回路を備え、
   前記第1パターン検出回路または前記第２パターン検出回路により特定のデータ列が検出されたとき、第２の出力振幅補正用回路により、P極、またはN極の出力電圧をその検出されたデータ列の種類に応じて、予め定めた値に基づいて補正することにより、回路の非線形性による前記データ列毎のコモンモードノイズを低減することを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１データパターンは、”０”から”１”若しくは”１”から”０”へのデータの変化を含むことを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第１データパターンは、前記”０”から”１”へのデータの変化に続いて”０”へのデータの変化、若しくは、前記”１”から”０”へのデータの変化に続いて”１”へのデータの変化を含むことを特徴とする半導体装置。
9. 請求項７に記載の半導体装置において、
   前記Ｐ極に差動出力の一方を、前記Ｎ極に差動出力の他方を接続している第３の差動回路と、
   前記第３の差動回路の差動入力の一方に出力が接続されている、前記送信するデータから、第２データパターンを検出する第３パターン検出回路と、
   前記第３の差動回路の差動入力の他方に出力が接続されている、前記送信するデータから、前記第２データパターンとは反転しているパターンを検出する第４パターン検出回路とを備え、
   前記第２データパターンは、”０”から”１”へのデータの変化に続いて”０”へのデータの変化、若しくは、”１”から”０”へのデータの変化に続いて”１”へのデータの変化を含むことを特徴とする半導体装置。
10. 請求項６に記載の半導体装置において、
    前記第５の差動回路は電流モード・ロジック回路であることを特徴とする半導体装置。

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