JP2007037133A - シリアルデータ信号の負荷サイクルをプログラム可能なように調整する回路および方法 - Google Patents

Abstract

【課題】伝送媒体によって引き起こされたデータ信号に対する負荷サイクルの歪みを補正する上で好適なプログラム可能な負荷サイクル調整回路を提供すること。
【解決手段】シリアルデータ伝送システムにおいて負荷サイクルのひずみを補正するため、プログラム可能な負荷サイクル調整回路（３０６ａ，３０６ｂ；４０４ａ，４０４ｂ）が提供され得る。負荷サイクルの調整は、伝送媒体（１０４）を介してデータ信号を伝送する前に実行され得る。負荷サイクルの調整はまた、データ信号が伝送媒体から受信された際にも実行され得る。プログラム可能な負荷サイクル調整回路は、データ信号の立ち上がりと立下りとを調整するように構成され得る。プログラム可能な負荷サイクル調整回路はまた、データ信号の共通モードのレベルを調整するようにも構成され得る。負荷サイクルの調整の量は、エンドユーザによって、または負のフィードバックを介して決定され得る。
【選択図】図３

Description

本発明は、シリアルデータ伝送に関する。特に、本発明は、プログラム可能な負荷サイクルの調整を用いたシリアルＩ／Ｏ回路に関する。

負荷サイクルの歪みは、シリアルデータ伝送システムに悪影響を与えるジッタの一種である。データ信号が伝送媒体（例えばバックプレーン）を介して伝送される際、データ信号の負荷サイクルは歪められる。例えば、データ信号は４５／５５の負荷サイクルで伝送され得るが、伝送媒体を介して移動した後は、データ信号の負荷サイクルは、さらに４０／５０まで歪められ得る。

負荷サイクルの歪みの大きさは、データ信号のデータレートの関数である。特に、データ信号のデータレートが増加すると、負荷サイクルの歪みはさらに目立ったものとなる。負荷サイクルの歪みがデータレートに依存したものである理由の１つは、データレートの増加に伴ってデータ信号のパルス幅が小さくなるからである。別の形態のジッタ、例えば、減衰やチャネルパルス幅の分散もまた、データレートに依存したものである。

負荷サイクルの歪みを補正しないと、受信されたデータ信号は誤って解釈され、ビットエラーを導き得る。例えば、負荷サイクルの歪みの結果として、受信器は、データ信号における「０」を「１」として、またはその逆に誤って解釈し得る。

伝送媒体によって引き起こされたデータ信号に対する負荷サイクルの歪みを補正するためのプログラム可能な負荷サイクル調整回路を提供すること。

伝送媒体によって引き起こされたデータ信号に対する負荷サイクルの歪みを補正するため、プログラム可能な負荷サイクル調整回路が提供され得る。プログラム可能な負荷サイクル調整回路は、ドライバおよび／または受信器に実装され得る。

ドライバに実装されたプログラム可能な負荷サイクル調整回路は、データ信号の負荷サイクルが５０／５０になるように調整し得る。いくつかの実施形態において、ドライバはまた、データ信号の負荷サイクルに悪影響を与えるデータ信号の上に、プリエンファシス信号（ｐｒｅｅｍｐｈａｓｉｓ ｓｉｇｎａｌ）またはデエンファシス信号（ｄｅｅｍｐｈａｓｉｓ ｓｉｇｎａｌ）を重ね得る。データ信号に負荷サイクルの調整を提供する際、プログラム可能な負荷サイクル調整回路は、データ信号に提供されたプリエンファシスまたはデエンファシスの量を考慮し得る。

受信器に実装されたプログラム可能な負荷サイクル調整回路は、データ信号の負荷サイクルが５０／５０になるように調整し得る。プログラム可能な負荷サイクル調整回路は、受信器に実装されたとき、既に発生したデータ信号の負荷サイクルの歪みを補正する。したがって、プログラム可能な負荷サイクル調整回路は、ドライバに実装されたプログラム可能な負荷サイクル調整回路よりも、さらなる負荷サイクルの調整を提供しなければならない。

プログラム可能な負荷サイクル調整回路は、データ信号の立ち上がりと立下りとをシフトすることにより、負荷サイクルの調整を実行し得る。例えば、プログラム可能な負荷サイクル調整回路は、データ信号が５０／５０の負荷サイクルを有するようになるまで、データ信号の正および負のレグの立ち上がりと立下りとをシフトし得る。

プログラム可能な負荷サイクル調整回路はまた、データ信号の共通モードのレベルを調整するように構成され得る。例えば、データ信号の高レベルおよび低レベルは、上方または下方にシフトされ、上記データ信号に対し、より高いまたはより低い共通モードのレベルを提供し得る。

プログラム可能な負荷サイクル調整回路は、データ信号に提供する負荷サイクルの調整の量をエンドユーザが決定できるようにする。例えば、エンドユーザは、データ信号上の負荷サイクルの歪みの量を計測し、プログラム可能な負荷サイクル調整回路をデータ信号の負荷サイクルを補正するように構成し得る。別の例で、エンドユーザは、ビット誤り率カウンタを受信器に接続し、データ信号に提供する負荷サイクルの調整の量を決定し得る。これにより、ビット誤り率のカウントは、最も低くなる。

プログラム可能な負荷サイクル調整回路は、データ信号に提供する負荷サイクルの調整の量を動的に決定し得る。例えば、プログラム可能な負荷サイクル調整回路は、負のフィードバックループを含み得る。

本発明のさらなる特徴、本発明の性質および様々な利点は、添付の図面と以下の好ましい実施形態に関する詳細な記述とから、さらに明らかに理解され得る。

本発明は、さらに以下の手段を提供する。

（項目１）
伝送媒体を介して移動するデータ信号の負荷サイクルを調整する方法であって、該方法は、
該データ信号の第１のレグの立ち上がりおよび立下りを調整することと、
該データ信号の第２のレグの立ち上がりおよび立下りを調整することと
を包含し、該データ信号の該第１および第２のレグを調整することにより、該伝送媒体によって引き起こされた負荷サイクルの歪みの量を最小化する、方法。

（項目２）
上記データ信号は、５０／５０の負荷サイクルを有するように調整される、項目１に記載の方法。

（項目３）
上記データ信号は、受信器の回路に好適な負荷サイクルを有するように調整される、項目１に記載の方法。

（項目４）
上記データ信号は、プリエンファシスまたはデエンファシスを含む、項目１に記載の方法。

（項目５）
上記データ信号の上記第１および第２のレグの上記立ち上がりおよび立下りの調整は、上記伝送媒体を介して伝送される前に実行される、項目１に記載の方法。

（項目６）
上記データ信号の上記第１および第２のレグの上記立ち上がりおよび立下りの調整は、上記伝送媒体から受信された後に実行される、項目１に記載の方法。

（項目７）
エンドユーザが、上記第１および第２のレグの上記立ち上がりおよび立下りの調整の量を決定する、項目１に記載の方法。

（項目８）
上記第１および第２のレグの上記立ち上がりおよび立下りの調整の量を決定するため、負のフィードバックループが使用される、項目１に記載の方法。

（項目９）
上記データ信号の上記第１および第２のレグの共通モードのレベルを調整することをさらに包含する、項目１に記載の方法。

（項目１０）
上記共通モードのレベルの調整の量は、エンドユーザによって決定される、項目９に記載の方法。

（項目１１）
伝送媒体を介して移動するデータ信号の負荷サイクルを調整する回路であって、該回路は、
該データ信号の第１のレグの立ち上がりおよび立下りを調整するように構成された第１の回路要素と、
該データ信号の第２のレグの立ち上がりおよび立下りを調整するように構成された第２の回路要素と
を備え、該データ信号の該第１および第２のレグを調整することにより、該伝送媒体によって引き起こされた負荷サイクルの歪みの量を最小化する、回路。

（項目１２）
上記第１および第２の回路要素は、上記データ信号を５０／５０の負荷サイクルを有するように調整する、項目１１に記載の回路。

（項目１３）
上記第１および第２の回路要素は、上記データ信号を受信器の回路に好適な負荷サイクルを有するように調整する、項目１１に記載の回路。

（項目１４）
上記データ信号は、プリエンファシスまたはデエンファシスを含む、項目１１に記載の回路。

（項目１５）
上記第１および第２の回路要素は、上記伝送媒体を介して上記データ信号を伝送するように構成されたドライバに実装されている、項目１１に記載の回路。

（項目１６）
上記第１および第２の回路要素は、上記伝送媒体からの上記データ信号を受信するように構成された受信器に実装されている、項目１１に記載の回路。

（項目１７）
エンドユーザが、上記第１および第２のレグの上記立ち上がりおよび立下りの調整の量を決定する、項目１１に記載の方法。

（項目１８）
上記第１および第２のレグの上記立ち上がりおよび立下りの調整の量を決定するため、負のフィードバックループが使用される、項目１１に記載の回路。

（項目１９）
上記データ信号の上記第１および第２のレグの共通モードのレベルを調整するように構成された第３の回路要素をさらに備える、項目１１に記載の回路。

（項目２０）
エンドユーザが、上記共通モードのレベルの調整の量を決定する、項目１９に記載の回路。

本発明により、伝送媒体によって引き起こされたデータ信号に対する負荷サイクルの歪みを補正するためのプログラム可能な負荷サイクル調整回路が提供され得る。

図１は、本発明による例示的なシリアルデータ伝送システム１００のブロック図である。システム１００は、ドライバ１０２と、伝送媒体１０４と、受信器１０６とを含み得る。システム１００は、任意の適切なシリアル伝送プロトコルを用いてドライバ１０２から受信器１０６へシリアルデータを伝送するように用いられ得る。上記のシリアル伝送プロトコルは、例えば低電圧差動シグナリング（ＬＶＤＳ；ｌｏｗ−ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）、擬似カレントモードロジック（ＰＣＭＬ；ｐｓｅｕｄｏ ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ）、擬似エミッタ結合ロジック（ＰＥＣＬ；ｐｓｅｕｄｏ ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ ｌｏｇｉｃ）、および低電圧擬似エミッタ結合ロジック（ＬＶＰＥＣＬ；ｌｏｗ−ｖｏｌｔａｇｅ ｐｓｅｕｄｏ ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ ｌｏｇｉｃ）を含み得る。

ドライバ１０２は、シリアルデータ信号を伝送するように構成されたデバイスの一部であり得る。例えば、ドライバ１０２は、プログラマブルロジックデバイス（ＰＬＤ；ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）、高速シリアルインターフェース（ＨＳＳＩ；ｈｉｇｈ−ｓｐｅｅｄ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ）、特定用途向け集積回路（ＡＳＩＣ；ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、およびシリアルデータ信号を伝送するその他の任意のデバイスの一部であり得る。いくつかの実施形態では、ドライバ１０２は伝送（Ｔｘ）バッファとして参照され得る。いくつかの実施形態では、ドライバ１０２はクロック情報をデータ信号に埋め込むことにより、クロックデータのシグナリングを利用し得る。その結果、別々のクロック情報を、伝送する必要はない。

いくつかの実施形態では、ドライバ１０２は、伝送されているデータ信号にプリエンファシスを提供し得る。プリエンファシスは、データ信号の高周波数の信号成分の減衰を補償し得る。プリエンファシスは、各デジタルデータビットのエッジ（ｅｄｇｅ）において正規の信号のトップ（ｔｏｐ）に重ねられた比較的小さな特別な信号であって、高周波数の減衰による効果をオフセットするのに役立ち、これにより、減衰がより少なくよりクリアな信号を生成し得る。プリエンファシスは、２００３年１月７日に出願されたＳｈｕｍａｒａｙｅｖ他による米国特許出願第１０／３３８，９２１号において、さらに詳しく議論されており、ここではその全体を参照することにより、援用する。

いくつかの実施形態では、ドライバ１０２は、伝送されているデータ信号にデエンファシスを提供し得る。デエンファシスは、高周波数の減衰の効果をオフセットするのに用いられ得る別の技術である。デエンファシスは、各デジタルビットのエッジを除いた部分においてデータ信号を抑制することにより、機能する。

伝送媒体１０４は、ドライバ１０２から受信器１０６へデータを搬送し得る。伝送媒体１０４は、任意の適切な媒体であり得る。例えば、印刷回路基板のバックプレーン、伝送線、ケーブル、空気（例えば無線アプリケーションに対して）、あるいはその他任意の媒体であり得る。

一般に、伝送媒体１０４を介して移動するデータ信号は、負荷サイクルの歪みを被る。伝送媒体１０４では、データ信号の負荷サイクルは、送信時よりも歪められる。負荷サイクルの歪みは、５０／５０の負荷サイクルでデータ信号を伝送することにより、最小化され得る。

受信器１０６は、伝送媒体１０４を介してドライバ１０２によって伝送されたデータを受信および処理するように構成され得る。受信器１０６は、デバイスのコンポーネントであり得る。上記デバイスは、例えば、プログラマブルロジックデバイス、トランシーバ、高速シリアルインターフェース、特定用途向け集積回路（ＡＳＩＣ）、あるいはその他任意のデバイスであり得る。

受信器１０６は、伝送媒体１０４のインピーダンスに整合した終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ ｒｅｓｉｓｔｏｒ）を含み、反射および信号損失の発生を防止し得る。終端抵抗の抵抗は、伝送媒体が受信器１０６によって用いられる様々なインピーダンスを有するように、プログラム可能であり得る。いくつかの実施形態では、受信器１０６は、ドライバ１０２によって伝送されたデータ信号をデータ成分とクロック成分とに分離するため、クロックデータリカバリ（ＣＤＲ；ｃｌｏｃｋ ｄａｔａ ｒｅｃｏｖｅｒｙ）回路を含み得る。いくつかの実施形態では、受信器１０６は、伝送媒体１０４によって引き起こされた減衰を補償する等化回路を含み得る。

ドライバ１０２および受信器１０６は、伝送されたデータ信号および受信したデータ信号の負荷サイクルをプログラム可能なように調整する回路をもそれぞれ含む。５０／５０の負荷サイクルで伝送されなかったデータ信号は、負荷サイクルの歪みを被り、ビットエラーが発生する可能性を増加させ得る。ドライバ１０２および／または受信器１０６がデータ信号の負荷サイクルを調整できるようにすると、負荷サイクルの歪みを最小化し、これにより、ビットエラーの数を低減させることができる。負荷サイクル調整回路は、以下でさらに詳しく議論される。

図２Ａは、５０／５０の負荷サイクルを有するデータ信号２００の波形図である。理想的には、ドライバ１０２がデータ信号のすべてを５０／５０の負荷サイクルで伝送することが望ましい。なぜならば、そのように伝送することにより、負荷サイクルの歪みが最小化されるからである。しかしながら、５０／５０の負荷サイクルを有するデータ信号を生成することは困難であり、特に、現在のシステムが動作する高データレートにおいて生成することは困難である。さらに、ドライバ１０２の出力をスキューするプロセス変動のため、ドライバ１０２は、５０／５０の負荷サイクルを有するデータ信号を生成することが不可能であり得る。プリエンファシスおよびデエンファシスを用いると、データ信号の負荷サイクルに悪影響を与え得える。これは、プリエンファシスおよびデエンファシスが、データ信号のパルス幅を変更してしまうためである。

図２Ａに示されているように、データ信号２００（および５０／５０の負荷サイクルを有するデータ信号すべて）の主要な特質は、データ信号２００の正および負のレグがＶ_ＯＨおよびＶ_ＯＬの間の垂直方向の中間点（ｍｉｄｐｏｉｎｔ）において交差するということである。この結果、データ信号２００の正および負のレグは、データ信号２００におけるビット値に関わらず、互いに鏡映し合う。

図２Ｂは、負荷サイクルの歪みを有するデータ信号２５０の波形図である。ドライバ１０２（図１）がデータ信号２５０を伝送する場合、データ信号の負荷サイクルは、伝送媒体１０４（図１）を介して移動することにより、さらに歪められ得る。これにより、受信器１０６（図１）は、データ信号２５０におけるビット値を誤って解釈し得る。

図２Ｂに示されているように、データ信号２５０の正および負のレグは、Ｖ_ＯＨとＶ_ＯＬとの間の垂直方向の中間点においては交差しない。特に、データ信号２５０の正および負のレグは、遥かに低い電圧において交差する。この結果、データ信号２５０の正および負のレグは、お互いに鏡映し合わなくなる。

図２Ｃは、差動信号の負荷サイクルへのプリエンファシスの効果を示す波形図である。図２Ｃに示されているように、データ信号２８０がデータ信号２８０の高周波数の減衰を補償するプリエンファシスを含んでいるという点を除き、データ信号２７０および２８０は一致している。プリエンファシスは、データ信号２８０のパルス幅に悪影響を与える。言い換えると、プリエンファシスは、データ信号２８０の負荷サイクルに悪影響を与える。したがって、伝送されたデータ信号の負荷サイクルを調整する際、データ信号がプリエンファシスを含んでいるか否かを考慮することは重要である。データ信号にデエンファシスを提供すると、同様に、データ信号の負荷サイクルに悪影響を与える。

図３は、データ信号の負荷サイクルを調整する能力を有する本発明による例示的なドライバ１０２のブロック図である。ドライバ１０２は、プライマリドライバ３０２、プリエンファシスドライバ３０４、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂ、ならびにメモリ要素３０８ａおよび３０８ｂを含み得る。

プライマリドライバ３０２は、データ信号を生成し得る。いくつかの実施形態において、プライマリドライバ３０２によって生成されたデータ信号は、差動シグナリングの規格に準拠する。いくつかの実施形態において、プライマリドライバ３０２によって生成されたデータ信号は、シングルエンドのシグナリングの規格に準拠する。

プリエンファシスドライバ３０４は、プライマリドライバ３０２によって生成されたデータ信号の上に重ねられるべきプリエンファシス信号を生成し得る。いくつかの実施形態において、プリエンファシスドライバ３０４は、プログラム可能であり得る。例えば、ユーザは、どのプリエンファシスもデータ信号に対して寄与しないように、プリエンファシスドライバ３０４を構成し得る。別の例では、ユーザは、プリエンファシスがデータ信号の電圧スウィングのうちの一定の割合であるデータ信号に対して寄与するように、プリエンファシスドライバ３０４を構成し得る。当業者には、プリエンファシスドライバ３０４に代わってデエンファシスドライバが用いられ得ることが理解される。

プライマリドライバ３０２が５０／５０の負荷サイクルを有するデータ信号を生成することは、困難である。プライマリドライバ３０２が５０／５０の負荷サイクルを有するデータ信号を生成することが困難である理由の１つは、プライマリドライバ３０２が広範囲のデータレートをサポートしているということである。プライマリドライバ３０２が５０／５０の負荷サイクルを有するデータ信号を生成することが困難である別の理由は、プライマリドライバ３０２が広範囲のカスタマリンクと両立するように構成されているということである。

プライマリドライバ３０４によって生成されたデータ信号の負荷サイクルを補正するため、プライマリドライバ３０２およびプリエンファシスドライバ３０４の出力は組み合わされ、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂが組み合わされた信号を処理できるように、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂにルーティングされ得る。いくつかの実施形態において、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、単一回路として実装され得る。いくつかの実施形態において、ドライバ１０２（図１）によって伝送されたデータ信号は、シングルエンドであり、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂのうちの１つのみがデータ信号の負荷サイクルを調整するために用いられ得る。

プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号の正および負のレグの立下りと立ち上がりとを調整することにより、負荷サイクルの調整を実行し得る。このアプローチでは、データ信号の立下りおよび立ち上がりは、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂによって独立的に制御され得る。これにより、データ信号の負荷サイクルについて４つの調整を実行することが可能になる。

例えば、データ信号２５０（図２Ｂ）を参照すると、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号２５０の負荷サイクルが５０／５０になるまで、正および負のレグの立下りを外側に（すなわち右側に）調整し得る。別の例では、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号２５０の負荷サイクルが５０／５０になるまで、正および負のレグの立ち上がりを内側に（すなわち左側に）調整し得る。

いくつかの実施形態において、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、立下りに関して、データ信号の立ち上がりを遅延させることにより、あるいはその逆に、立ち上がりに関して、データ信号の立下りを遅延させることにより、データ信号の立ち上がりおよび立下りの調整を実行し得る。いくつかの実施形態において、データ信号に対する立ち上がりおよび立下りの調整は、立ち上がりおよび立下りのスロープを制御する、バッファのスルーレート（ｓｌｅｗ ｒａｔｅ）制御ロジック（図示されず）の一部として提供され得る。

いくつかの実施形態において、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号の特性の関数として、負荷サイクルの調整の量を動的に制御し得る。例えば、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、異なる量の負荷サイクルの調整を異なる量のプリエンファシスを有するデータ信号に提供し、異なる量のプリエンファシスを補償し得る。別の例では、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、異なる量の負荷サイクルの調整を異なるデータレートを有するデータ信号に提供し、異なるデータレートを補償し得る。別の例では、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、異なる量の負荷サイクルの調整を異なる電圧スウィングを有するデータ信号に提供し、異なる電圧スウィングを補償し得る。

いくつかの実施形態において、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、低い電力供給電圧で動作する新しいドライバと同時に、高い電力供給電圧で動作するレガシードライバ（ｌｅｇａｃｙ ｄｒｉｖｅｒ）と両立し得る。

プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号の負荷サイクルを調整し、受信器１０６（図１）における不完全さ（ｉｍｐｅｒｆｅｃｔｉｏｎ）に適合するように構成され得る。例えば、受信器１０６は、４５／５５の負荷サイクルを有するデータ信号を受信することが望ましい（すなわち、ビット誤り率は、受信器１０６が４５／５５の負荷サイクルを有するデータ信号を受信するとき最小になる）。したがって、この例では、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号の負荷サイクルを４５／５５になるよう調整するように構成され得る。

同様に、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、ドライバ１０２におけるプロセス変動によって引き起こされた負荷サイクルの歪みを補償するように構成され得る。上記歪みは、ドライバ１０２が５０／５０の負荷サイクルを有するデータ信号を生成することを妨害し得る。

負荷サイクルの調整に加え、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂはまた、データ信号に対して共通モードの調整を提供し得る。例えば、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、データ信号の極限であるＶ_ＯＬおよびＶ_ＯＨを上方または下方にシフトし得る。このアプローチは、ＤＣ接続されたシステムにおいて特に有用である。なぜならば、データ信号のクロスオーバー（ｃｒｏｓｓｏｖｅｒ）が受信器のサンプリング点に適合するように調整され、ビット誤り率を改善し得るからである。

いくつかの実施形態において、プライマリドライバ３０２およびプリエンファシスドライバ３０４の各々は、関連するプログラム可能な負荷サイクル調整回路を含み得る。このアプローチでは、データ信号およびプリエンファシス信号の負荷サイクルは、別々に調整され、組み合わされた信号の負荷サイクルがさらなる精度で調整されることを可能にし得る。

メモリ要素３０８ａおよび３０８ｂは、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂにそれぞれ接続され得る。メモリ要素３０８ａおよび３０８ｂは、制御信号を格納し、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂによってデータ信号に提供された負荷サイクルの調整の量を制御し得る。メモリ要素３０８ａおよび３０８ｂは、コンフィギュレーションＲＡＭのセル（ｃｏｎｆｉｇｕｒａｔｉｏｎ ＲＡＭ ｃｅｌｌ）、ヒューズベースのデバイス（ｆｕｓｅ−ｂａｓｅｄ ｄｅｖｉｃｅ）、アンチフューズ（ａｎｔｉｆｕｓｅ）、プログラム可能消去可能読み出し専用メモリ（ＰＲＯＭ；ｐｒｏｇｒａｍｍａｂｌｅ−ｅｒａｓａｂｌｅ−ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ；ｅｒａｓａｂｌｅ ＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ；ｅｌｅｃｔｒｉｃａｌｌｙ−ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュメモリ、およびその他任意の適切なメモリ要素であり得る。いくつかの実施形態において、制御信号は、固定長のデジタルワードであり得る。いくつかの実施形態において、制御信号は、アナログ信号であり得る。いくつかの実施形態において、メモリ要素３０８ａおよび３０８ｂは、バイパスされ、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂに直接的に制御信号を提供し得る。

いくつかの実施形態において、制御信号の値は、エンドユーザによって決定される。例えば、エンドユーザは、ドライバ１０２（図１）によって出力されたデータ信号を測定し、データ信号の負荷サイクルを５０／５０に調整するのに必要な負荷サイクルの調整の量を決定し得る。別の例では、ドライバ１０２によって出力されたデータ信号がプリエンファシスを含んでいる場合、エンドユーザは、受信器１０６（図１）におけるデータ信号を測定し、データ信号に提供する負荷サイクルの調整についての適切な量を決定し得る。上記の例において、ユーザは、較正回路を利用し、メモリ要素３０８ａおよび３０８ｂに格納するのに適切な制御信号を決定し得る。別の例において、エンドユーザは、受信器１０６（図１）において、デジタルビット誤り率カウンタを動作させ、メモリ要素３０８ａおよび３０８ｂに格納するための、最小のビット誤り率を生成する制御信号を決定し得る。

いくつかの実施形態において、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、負のフィードバック回路を利用し、データ信号に提供する負荷サイクルの調整の量を決定し得る。例えば、バックプレーン１０４（図１）の出力は、バッファに接続され、プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂにフィードバックされ得る。プログラム可能な負荷サイクル回路３０６ａおよび３０６ｂは、フィードバック信号に基づいて、データ信号の負荷サイクルを調整し得る。この例では、フィードバック信号は、メモリ要素３０８ａおよび３０８ｂに提供されてもされなくてもよい。

当業者は、プライマリドライバ３０２およびプリエンファシスドライバ３０４によって出力されたデータ信号の負荷サイクルを調整することに代わり、データ信号がプライマリドライバ３０２およびプリエンファシスドライバ３０４に入力されるよりも前に、上記データ信号の負荷サイクルをプログラム可能な負荷サイクル回路３０６ａおよび３０６ｂが調整し得ることを理解し得る。すなわち、プログラム可能な負荷サイクル調整回路３０６ａおよび３０６ｂは、本発明の原理から逸れずに、プライマリドライバ３０２およびプリエンファシスドライバ３０４よりも前に実装され得る。

図４は、データ信号の負荷サイクルを調整する能力を有する本発明による例示的な受信器１０６のブロック図である。受信器１０６は、終端抵抗４０２、プログラム可能な負荷サイクル調整回路４０４ａおよび４０４ｂ、メモリ要素４０６ａおよび４０６ｂ、および受信器バッファ４１２を含み得る。いくつかの実施形態において、受信器回路１０６は、等化回路（図示されず）とクロックデータリカバリ（ＣＤＲ）回路（図示されず）とを含む。

終端抵抗４０２は、受信器回路１０６の入力ピンの間に並列に提供され得る。終端抵抗４０２の抵抗は、プログラム可能なように、伝送媒体１０４（図１）に整合するインピーダンスを提供し得る。

プログラム可能な負荷サイクル調整回路４０４ａおよび４０４ｂは、プログラム可能な負荷サイクル調整回路３０６ａおよび３０６ｂ（図３）と実質的に一致する。既に述べられたように、プログラム可能な負荷サイクル調整回路は、ドライバ１０２および／または受信器１０６に実装され得る。しかしながら、プログラム可能な負荷サイクル調整回路３０６ａおよび３０６ｂが、伝送媒体１０４（図１）を介して移動する前にデータ信号を処理する一方で、プログラム可能な負荷サイクル調整回路４０４ａおよび４０４ｂは、伝送媒体１０４を介して移動した後にデータサイクルを処理する。このため、プログラム可能な負荷サイクル調整回路４０４ａおよび４０４ｂによって処理されたデータ信号が負荷サイクルの歪みを既に被っている一方で、プログラム可能な負荷サイクル調整回路３０６ａおよび３０６ｂによって処理されたデータ信号は、ドライバ１０２（図１）が５０／５０の負荷サイクルを有するデータ信号を生成することができない程度まで、歪められる。

メモリ要素４０６ａおよび４０６ｂは、メモリ要素３０８ａおよび３０８ｂ（図３）と実質的に一致する。メモリ要素４０６ａおよび４０６ｂは、プログラム可能な負荷サイクル調整回路４０４ａおよび４０４ｂを制御する制御信号を格納し、受信したデータ信号の負荷サイクルを５０／５０に補正する。制御信号は、エンドユーザによって（例えば測定または較正を介して）、または、動的に（例えば負のフィードバックループを実装することにより）決定され得る。

当業者は、データ信号が受信器バッファ４１２によって処理されるよりも前に上記データ信号の負荷サイクルを調整することに代わり、プログラム可能な負荷サイクル回路４０４ａおよび４０４ｂが、データ信号が受信器バッファ４１２によって処理された後に上記データ信号の負荷サイクルを調整し得ることを理解し得る。すなわち、プログラム可能な負荷サイクル調整回路４０４ａおよび４０４ｂは、本発明の原理から逸れずに受信器バッファ４１２の後に実装され得る。

図５は、本発明による、データ信号５００を調整するプログラム可能な負荷サイクル調整回路の例示的な能力を示す図である。

図５に示されているように、データ信号５００の正および負のレグは、いくつかの方法で調整され得る。特に、各レグの立ち上がりは、内側および外側に調整され得る。各レグの立下りは、内側および外側に調整され得る。各レグの共通モードのレベルは、上方および下方に調整され得る。いくつかの実施形態において、各レグに提供される調整の量は、ユーザによって決定され得る。いくつかの実施形態において、各レグに提供される調整の量は、負のフィードバックループを用いることにより決定され得る。

プログラム可能な負荷サイクル調整回路によって提供される負荷サイクルおよび共通モードの調整の量には、物理的および／または実際的な制限が存在し得る。共通モードのレベルの調整の量は、ドライバまたは受信器のうちの一方の電力供給電圧によって制限され得る。例えば、共通モードのレベルは、Ｖ_ＯＨおよびＶ_ＯＬがどの電力供給電圧をも超過しないような範囲に調整され得る。負荷サイクルの調整の量は、データ信号５００のクロック周期によって制限され得る。例えば、各立ち上がりおよび立下りに対する負荷サイクルの調整の量は、クロック周期の半分に制限され得る。

本発明は差動データ信号にプログラム可能な負荷サイクルの調整を提供するという文脈で議論されてきたが、当業者には、本発明の原理がシングルエンドのデータ信号を利用するシリアルデータ伝送システムに適用され得ることは理解され得る。

上述は、本発明の原理の単なる例示であり、本発明の範囲と精神から逸れることなしに、当業者により、様々に改変され得る。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許出願は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

シリアルデータ伝送システムにおいて負荷サイクルのひずみを補正するため、プログラム可能な負荷サイクル調整回路が提供され得る。負荷サイクルの調整は、伝送媒体を介してデータ信号を伝送する前に実行され得る。負荷サイクルの調整はまた、データ信号が伝送媒体から受信された際にも実行され得る。プログラム可能な負荷サイクル調整回路は、データ信号の立ち上がりと立下りとを調整するように構成され得る。プログラム可能な負荷サイクル調整回路はまた、データ信号の共通モードのレベルを調整するようにも構成され得る。負荷サイクルの調整の量は、エンドユーザによって、または負のフィードバックを介して決定され得る。

図１は、本発明による例示的なシリアルデータ伝送システムのブロック図である。 図２Ａは、５０／５０の負荷サイクルを有する差動信号の波形図である。 図２Ｂは、負荷サイクルの歪みを有する差動信号の波形図である。 図２Ｃは、差動信号の負荷サイクルへのプリエンファシスの効果を示す波形図である。 図３は、データ信号の負荷サイクルを調整する能力を有する本発明による例示的なドライバのブロック図である。 図４は、データ信号の負荷サイクルを調整する能力を有する本発明による例示的な受信器のブロック図である。 図５は、本発明による、差動信号を調整するプログラム可能な負荷サイクル調整回路の例示的な能力を示す図である。

符号の説明

１０２ ドライバ
１０４ 伝送媒体
１０６ 受信器
２００，２５０，２７０，２８０，５００ データ信号
３０２ プライマリドライバ
３０４ プリエンファシスドライバ
３０６ａ，３０６ｂ，４０４ａ，４０４ｂ プログラム可能な負荷サイクル調整回路

Claims (20)

1. 伝送媒体を介して移動するデータ信号の負荷サイクルを調整する方法であって、該方法は、
   該データ信号の第１のレグの立ち上がりおよび立下りを調整することと、
   該データ信号の第２のレグの立ち上がりおよび立下りを調整することと
   を包含し、該データ信号の該第１および第２のレグを調整することにより、該伝送媒体によって引き起こされた負荷サイクルの歪みの量を最小化する、方法。
2. 前記データ信号は、５０／５０の負荷サイクルを有するように調整される、請求項１に記載の方法。
3. 前記データ信号は、受信器の回路に好適な負荷サイクルを有するように調整される、請求項１に記載の方法。
4. 前記データ信号は、プリエンファシスまたはデエンファシスを含む、請求項１に記載の方法。
5. 前記データ信号の前記第１および第２のレグの前記立ち上がりおよび立下りの調整は、前記伝送媒体を介して伝送される前に実行される、請求項１に記載の方法。
6. 前記データ信号の前記第１および第２のレグの前記立ち上がりおよび立下りの調整は、前記伝送媒体から受信された後に実行される、請求項１に記載の方法。
7. エンドユーザが、前記第１および第２のレグの前記立ち上がりおよび立下りの調整の量を決定する、請求項１に記載の方法。
8. 前記第１および第２のレグの前記立ち上がりおよび立下りの調整の量を決定するため、負のフィードバックループが使用される、請求項１に記載の方法。
9. 前記データ信号の前記第１および第２のレグの共通モードのレベルを調整することをさらに包含する、請求項１に記載の方法。
10. 前記共通モードのレベルの調整の量は、エンドユーザによって決定される、請求項９に記載の方法。
11. 伝送媒体を介して移動するデータ信号の負荷サイクルを調整する回路であって、該回路は、
    該データ信号の第１のレグの立ち上がりおよび立下りを調整するように構成された第１の回路要素と、
    該データ信号の第２のレグの立ち上がりおよび立下りを調整するように構成された第２の回路要素と
    を備え、該データ信号の該第１および第２のレグを調整することにより、該伝送媒体によって引き起こされた負荷サイクルの歪みの量を最小化する、回路。
12. 前記第１および第２の回路要素は、前記データ信号を５０／５０の負荷サイクルを有するように調整する、請求項１１に記載の回路。
13. 前記第１および第２の回路要素は、前記データ信号を受信器の回路に好適な負荷サイクルを有するように調整する、請求項１１に記載の回路。
14. 前記データ信号は、プリエンファシスまたはデエンファシスを含む、請求項１１に記載の回路。
15. 前記第１および第２の回路要素は、前記伝送媒体を介して前記データ信号を伝送するように構成されたドライバに実装されている、請求項１１に記載の回路。
16. 前記第１および第２の回路要素は、前記伝送媒体からの前記データ信号を受信するように構成された受信器に実装されている、請求項１１に記載の回路。
17. エンドユーザが、前記第１および第２のレグの前記立ち上がりおよび立下りの調整の量を決定する、請求項１１に記載の方法。
18. 前記第１および第２のレグの前記立ち上がりおよび立下りの調整の量を決定するため、負のフィードバックループが使用される、請求項１１に記載の回路。
19. 前記データ信号の前記第１および第２のレグの共通モードのレベルを調整するように構成された第３の回路要素をさらに備える、請求項１１に記載の回路。
20. エンドユーザが、前記共通モードのレベルの調整の量を決定する、請求項１９に記載の回路。

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