JP2692637B2 - バスドライバ - Google Patents

バスドライバ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、出力波形の立ち上がり
及び立ち下がりのスルーレート調整を可能としたバスド
ライバに関する。
【０００２】
【従来の技術】従来のバスドライバの基本的な構成を図
５に示す。図５に示すように、従来のバスドライバは、
入力端子５２と出力端子５３の間にバッファ回路５１を
接続した構成である。このような構成のバスドライバに
おいては、バッファ回路５１がオープンドレイン構造と
なっているため、出力波形の立ち上がり及び立ち下がり
時の何れにおいてもスルーレート調整（立ち上がりと立
ち下がり時間の調節）を行なうことができない。
【０００３】このようなバスドライバのスルーレート調
整を改善するために、ＧＴＬ（ガニング・トランシーバ
ー・ロジック）というテクノロジーが提案されている
が、このＧＴＬについても、出力波形の立ち上がり時の
みのスルーレート調整を可能としており、出力波形の立
ち下がりに関してはスルーレート調整ができないのが現
状であった。に
【０００４】
【発明が解決しようとする課題】上述したように従来の
バスドライバは、オーブンドレイン構造となっているこ
とから、出力波形の立ち上がり及び立ち下がり時のスル
ーレート調整（立ち上がりと立ち下がり時間の調節）が
困難である。このために、バス上に大きなノイズが生じ
る原因となり、伝送波形の周波数を大きくすることがで
きず、高速伝送を行うのが困難ととなる問題点があっ
た。また、ＧＴＬ（ガニング・トランシーバー・ロジッ
ク）を適用しても、出力波形の立ち上がり時のみのスル
ーレート調整となるため、立ち下がりに関してはスルー
レート調整が困難であった。従って、バス上に大きなノ
イズを生じ、伝送波形の周波数を大きくすることができ
ないという同様の問題点を有していた。
【０００５】本発明は、上記従来の欠点を解消し、出力
信号の立ち上がり及び立ち下がり時間を調節して適切に
設定することにより、バス伝送路におけるノイズの発生
を防止し、伝送波形の周波数を大きくした高速伝送を可
能とするバスドライバを提供することを目的とする。
【０００６】
【間題点を解決するための手段】上記目的を達成する本
発明によるバスドライバは、入力信号を入力する入力端
子と、前記入力端子からの前記入力信号を入力する第１
から第ｍ（ｍは１より大きい整数）の複数のバッファ回
路と、前記入力端子からの入力信号を所定時間だけ遅延
させて遅延信号として出力する遅延回路と、前記遅延回
路からの前記遅延信号を入力する第ｎ（ｎはｍより大き
い整数）のバッファ回路と、前記第１から第ｍのバッフ
ァ回路の出力を入力する容量性部品と、前記容量性部品
の出力と前記第ｎのバッファ回路の出力の合成信号を出
力する出力端子を備える構成としている。
【０００７】また、好ましい態様によれば、前記第１か
ら第ｍのバッファ回路の少なくとも１つに、出力を許可
又は禁止する制御手段を設け、前記制御手段によって前
記第１から第ｍのバッファ回路から前記容量性部品に出
力される信号を複数通りに切り換える構成としている。
【０００８】さらに、好ましい態様では、前記第１から
第ｍのバッファ回路の出力を前記容量性部品に出力する
か又は前記出力端子にそのまま出力するかを選択的に切
り換える選択手段を備える構成としている。また、前記
ｎのバッファ回路に、前記選択手段が前記第１から第ｍ
のバッファ回路の出力を前記出力端子にそのまま出力す
る場合に、前記ｎのバッファ回路の出力を禁止する制御
手段を設けた構成とする。
【０００９】
【作用】本発明では、第１から第ｍのバッファ回路から
の出力が所定の組み合わせで合成されて複数通りの信号
として容量性部品に入力する。そして、容量性部品から
出力される複数通りの信号と、第ｎのバッファ回路から
出力される信号とが合成される結果、立ち上がり時間と
立ち下がり時間の異なる複数通りの出力信号が出力端子
から出力されるようになる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の第１の実施例による
バスドライバの構成を示す回路図である。
【００１１】図１において、本実施例のバスドライバ
は、第１のバッファ回路１１、第２のバッファ回路１
２、第３のバッファ回路１３、遅延回路１４、コンデン
サ１５、入力端子１６及び出力端子１７とで構成され
る。
【００１２】入力端子１６は、第１のバッファ回路１１
の入力部と第２のバッファ回路１２１の入力部と遅延回
路１４の入力部に接続され、第１のバッファ回路１１の
出力部と第２のバッファ回路１２の出力部は、それぞれ
コンデンサ１５の一方の端子に接続されている。また、
遅延回路１４の出力部は第３のバッファ回路１３の入力
部に接続され、第２のバッファ回路１２の出力制御端子
には制御信号ＧＳが入力され、コンデンサ１５の他方の
端子と第３のバッファ回路１３の出力部が出力端子１７
に接続されている。
【００１３】第２のバッファ回路１２は、入力する制御
信号ＧＳの制御によって出力部がイネーブル状態又はデ
ィセーブル状態に変化する。イネーブル状態の場合、第
２のバッファ回路１２の出力部から出力波形が出力され
るが、ディセーブル状態の場合には、出力部から出力波
形が出力されない。
【００１４】次に、上記のように構成される第１実施例
のバスドライバの動作について、図２を参照して説明す
る。ここでは、第１のバッファ回路１１と第２のバッフ
ァ回路１２と第３のバッファ回路１３のゲート遅延時間
がそれぞれ等しく「Ｔｇ」であり、これらのバッファ回
路からの出力波形の立ち上がり時間が等しく「Ｔｒ」で
あり、これらのバッファ回路からの出力波形の立ち下が
り時間が等しく「Ｔｆ」であると仮定する。また、遅延
回路１４の遅延時間が「Ｔｄ」であると仮定する。
【００１５】まず、第２のバッファ回路１２の出力部が
制御信号ＧＳによってイネーブル状態の場合における各
回路部分の波形を図２に示す。図２（ａ）に示すような
波形の信号Ｓ１が入力端子１６に入力すると、この信号
Ｓ１が第１のバッファ回路１１と第２のバッファ回路１
２と遅延回路１３にそれぞれ入力され、第１のバッファ
回路１１の出力部からは、図２（ｂ）に示すような波形
の信号Ｓ２が出力される。
【００１６】この信号Ｓ２は、入力端子１６の信号Ｓ１
の波形に比べて時間「Ｔｇ」だけ遅れている。また、遅
延回路１４の出力部からは、図２（ｃ）に示すような波
形の信号Ｓ３が出力される。この信号Ｓ３は、入力端子
１６の信号Ｓ１の波形に比べて遅延時間「Ｔｄ」だけ遅
れている。第３のバッファ回路１３の出力部からは、図
２（ｄ）に示すような波形の信号Ｓ４が出力され、この
信号Ｓ４は入力端子１６の信号Ｓ１の波形に比べて時間
「Ｔｄ＋Ｔｇ」だけ遅れている。
【００１７】ここで、第２のバッファ回路１２は制御信
号ＧＳが入力されることによって出力部がイネーブル状
態となっているので、第２のバッファ回路１２の出力部
には、図２（ｂ）に示すような波形の信号Ｓ５が出力さ
れる。この信号Ｓ５の波形は第１のバッファ回路１１か
ら出力される信号Ｓ２の波形と同じである。
【００１８】このとき、第１のバッファ回路１１と第２
のバッファ回路１２とから出力される信号Ｓ２とＳ５と
が合成され、コンデンサ１５の一方の端子には、図２
（ｅ）に示すような波形の信号Ｓ６が入力される。この
信号Ｓ６が入力することにより、コンデンサ１５の他方
の端子からは、図２（ｆ）に示すような波形の信号Ｓ７
が出力される。そして、出力端子１７においては、コン
デンサ１５から出力される図２（ｆ）に示す信号Ｓ６と
第３のバッファ回路１３から出力される図２（ｄ）に示
す信号Ｓ４とが合成される結果、図２（ｇ）に示すよう
な信号Ｓ８が出力されることになる。
【００１９】次に、第２のバッファ回路１２の出力部が
制御信号ＧＳによってディセーブル状態の場合における
動作を説明する。図２（ａ）に示すような波形の信号Ｓ
１が入力端子１６に入力すると、この信号Ｓ１が第１の
バッファ回路１１と第２のバッファ回路１２と遅延回路
１３にそれぞれ入力され、第１のバッファ回路１１の出
力部からは、図２（ｂ）に示すような信号Ｓ１の波形に
比べて遅延時間「Ｔｇ」だけ遅れ波形の信号Ｓ２が出力
される。
【００２０】また、遅延回路１４の出力部からは、図２
（ｃ）に示すような信号Ｓ１の波形に比べて遅延時間
「Ｔｄ」だけ遅れた波形の信号Ｓ３が出力される。第３
のバッファ回路１３の出力部からは、図２（ｄ）に示す
ような信号Ｓ１の波形に比べて時間「Ｔｄ＋Ｔｇ」だけ
遅れた波形の信号Ｓ４が出力される。
【００２１】ここで、第２のバッファ回路１２は制御信
号ＧＳが入力されることによって出力部がディセーブル
状態となっているので、第２のバッファ回路１２の出力
部からは信号Ｓ５が出力されない。従って、第１のバッ
ファ回路１１から出力された信号Ｓ２と同じ図２（ｂ）
に示すような波形の信号Ｓ６がコンデンサ１５の一方の
端子に入力される。このとき、コンデンサ１５の他方の
端子からは、図２（ｈ）に示すような波形の信号Ｓ７が
出力される。
【００２２】そして、出力端子１７においては、コンデ
ンサ１５から出力される図２（ｈ）に示す信号Ｓ６と第
３のバッファ回路１３から出力される図２（ｄ）に示す
信号Ｓ４とが合成される結果、図２（ｉ）に示すような
信号Ｓ８が出力されることになる。
【００２３】図２（ｇ）に示す出力信号Ｓ８と図２
（ｉ）に示す出力信号Ｓ８を比べると、図２（ｇ）に示
す出力信号Ｓ８よりも図２（ｉ）に示す出力信号Ｓ８の
方が、立ち上がり及び立ち下がり時間が長くなっている
ことが分かる。このように、制御信号ＧＳによって第２
のバッファ回路１２の出力部をイネーブル状態又はディ
セーブル状態に切り換えることにより、出力信号波形の
立ち上がり及び立ち下がり時間の調節（スルーレート調
整）を行なうことが可能となる。これにより、出力信号
波形の立ち上がり及び立ち下がり時間を適切に調整する
ことにより、バス伝送路におけるノイズ発生を防止でき
るので、伝送周波数を大きくして高速伝送バスが実現で
きる。
【００２４】図３は本発明の第２の実施例によるバスド
ライバの構成を示す回路図である。図３において、本実
施例のバスドライバは、第１のバッファ回路３１、第２
のバッファ回路３２、第３のバッファ回路３３、第４の
バッファ回路３４、遅延回路３５、コンデンサ３６、入
力端子３７及び出力端子３８とで構成される。
【００２５】入力端子１６は、第１のバッファ回路３１
と第２のバッファ回路３２と第３のバッファ回路３３と
遅延回路３５の入力部に接続され、第１のバッファ回路
３１と第２のバッファ回路３２と第３のバッファ回路３
３の出力部は、それぞれコンデンサ３６の一方の端子に
接続されている。また、遅延回路３５の出力部は第４の
バッファ回路３４の入力部に接続され、コンデンサ３６
の他方の端子と第４のバッファ回路３４の出力部が出力
端子３８に接続されている。第１から第３のバッファ回
路３１，３２，３３の出力制御端子にはそれぞれ制御信
号ＧＳが入力されている。第１から第３のバッファ回路
３１，３２，３３は、入力する制御信号ＧＳの制御によ
って出力部がイネーブル状態又はディセーブル状態に変
化する構成となっている。
【００２６】第２の実施例が第１の実施例と相違するの
は、コンデンサ３６に接続されるバッファ回路を１つ追
加し、かつ第１のバッファ回路３１の出力部を制御信号
ＧＳによってイネーブル状態又はディセーブル状態に変
化させるように構成した点である。
【００２７】この第２の実施例においては、第１から第
３のバッファ回路３１，３２，３３のゲート遅延時間、
出力波形の立ち上がり時間、出力波形の立ち下がり時間
をそれぞれ等しく設定した場合、制御信号ＧＳによって
各出力部を制御することにより、第１から第３のバッフ
ァ回路３１，３２，３３の何れか１つから出力される信
号、第１から第３のバッファ回路３１，３２，３３のう
ち２つから出力される信号の合成信号、第１から第３の
バッファ回路３１，３２，３３の３つから出力される信
号の合成信号の３通りの信号がコンデンサ３６に入力す
る。
【００２８】このように、立ち上がり時間と立ち下がり
時間の異なる３通りの出力信号がコンデンサ３６に入力
することにより、コンデンサ３６からの３通りの出力信
号と第４のバッファ回路３４の出力信号が合成される結
果、立ち上がり時間と立ち下がり時間の異なる３通りの
出力信号が出力端子３８から出力されることになる。よ
って、第１の実施例よりも、細かなスルーレート調整が
可能である。
【００２９】図４は本発明の第３の実施例によるバスド
ライバの構成を示す回路図である。図４において、図１
の第１実施例と同一の構成については共通の参照番号を
付している。従って、同一の構成部分については説明を
省略する。
【００３０】本実施例は、図示のように第１のバッファ
回路１１と第２のバッファ回路１２の出力を切り替えて
出力するセレクタ４０を設け、さらに第３のバッファ回
路１３ａの出力部を制御信号ＧＳによってイネーブル状
態又はディセーブル状態に変化させるように構成とし
た。
【００３１】セレクタ４０には、第１のバッファ回路１
１の出力又は第１のバッファ回路１１の出力と第２のバ
ッファ回路１２の出力の合成出力が入力する。また、セ
レクタ４０は、選択信号ＳＬによって入力した信号をコ
ンデンサ１５側に出力するか又はそのまま出力端子１７
に出力する。第３のバッファ回路１３ａは、制御信号Ｇ
Ｓによって制御され、セレクタ４０からコンデンサ１５
に出力された場合に、イネーブル状態となり、セレクタ
４０から直接出力端子１７が出力される場合には、ディ
セーブル状態となる。第１から第３のバッファ回路１
１，１２，１３ａのゲート遅延時間、出力波形の立ち上
がり時間、出力波形の立ち下がり時間はそれぞれ等しく
設定されているのもとする。
【００３２】上述した構成により、第３の実施例におい
ては、まず、第１のバッファ回路１１の出力信号をその
ままセレクタ４０を介して出力端子１７に出力し、又は
第１のバッファ回路１１と第２のバッファ回路１２の出
力を合成した出力をそのままセレクタ４０を介して出力
端子１７に出力することにより、２通りの出力信号が出
力端子１７から出力される。
【００３３】次に、第１のバッファ回路１１の出力信号
又は第１のバッファ回路１１と第２のバッファ回路１２
の出力を合成した出力がコレクタ４０を介してコンデン
サ１５に入力されると共に、コンデンサ１５から出力さ
れる２通りの出力信号と第３のバッファ回路１３ａから
の出力信号が合成されることにより、立ち上がり時間と
立ち下がり時間の異なる２通りの出力信号が出力端子１
７から出力されることになる。すなわち、立ち上がり時
間と立ち下がり時間の異なる合計４通りの出力信号が出
力端子１７から出力されることになる。よって、第１及
び第２の実施例よりも、細かなスルーレート調整が可能
である。
【００３４】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、各実施例において、コンデンサに接
続されるバッファ回路の数をさらに増加させることも可
能である。この場合、コンデンサに接続されるバッファ
回路の出力を任意の組み合わせで合成させれば、立ち上
がり時間と立ち下がり時間の異なる出力信号がより多数
出力させるようになり、さらに詳細なスルーレート調整
が可能となる。
【００３５】
【発明の効果】以上説明したように本発明のバスドライ
バは、第１から第ｍのバッファ回路からの出力が所定の
組み合わせで合成されて複数通りの信号として容量性部
品に入力し、容量性部品から出力される複数通りの信号
と、第ｎのバッファ回路から出力される信号とを合成す
ることにより、立ち上がり時間と立ち下がり時間の異な
る複数通りの出力信号を出力する構成としたので、出力
端子における波形の立ち上がり時間と立ち下がり時間を
適切に調節することが可能となる。これによって、バス
伝送路におけるノイズの発生が防止され、高速バスが実
現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例によるバスドライバの
回路図である。
【図２】 本発明の第１の実施例によるバスドライバの
動作を説明する波形図である。
【図３】 本発明の第２の実施例によるバスドライバの
回路図である。
【図４】 本発明の第３の実施例によるバスドライバの
回路図である。
【図５】 従来のバスドライバの一例を示す回路図であ
る。
【符号の説明】
１１，３１ 第１のバッファ回路 １２，３２ 第２のバッファ回路 １３，１３ａ，３３ 第３のバッファ回路 １４，３５ 遅延回路 １５，３６ コンデンサ １６，３７ 入力端子 １７，３８ 出力端子 ３４ 第４のバッファ回路 ４０ コレクタ

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号を入力する入力端子と、 前記入力端子からの前記入力信号を入力する第１から第
    ｍ（ｍは１より大きい整数）の複数のバッファ回路と、 前記入力端子からの入力信号を所定時間だけ遅延させて
    遅延信号として出力する遅延回路と、 前記遅延回路からの前記遅延信号を入力する第ｎ（ｎは
    ｍより大きい整数）のバッファ回路と、 前記第１から第ｍのバッファ回路の出力を入力する容量
    性部品と、 前記容量性部品の出力と前記第ｎのバッファ回路の出力
    の合成信号を出力する出力端子を備えることを特徴とす
    るバスドライバ。
  2. 【請求項２】 前記第１から第ｍのバッファ回路の少な
    くとも１つに、出力を許可又は禁止する制御手段を設
    け、前記制御手段によって前記第１から第ｍのバッファ
    回路から前記容量性部品に出力される信号を複数通りに
    切り換えることを特徴とする請求項１に記載のバスドラ
    イバ。
  3. 【請求項３】 前記第１から第ｍのバッファ回路の出力
    を前記容量性部品に出力するか又は前記出力端子にその
    まま出力するかを選択的に切り換える選択手段を備える
    ことを特徴とする請求項１又は２に記載のバスドライ
    バ。
  4. 【請求項４】 前記ｎのバッファ回路に、前記選択手段
    が前記第１から第ｍのバッファ回路の出力を前記出力端
    子にそのまま出力する場合に、前記ｎのバッファ回路の
    出力を禁止する制御手段を設けたことを特徴とする請求
    項３に記載のバスドライバ。
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