CN109328434A - 均衡电路、接收电路以及集成电路装置 - Google Patents

均衡电路、接收电路以及集成电路装置 Download PDF

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Abstract

本发明提供一种均衡电路，具有：进行输入信号(Vin、Vin‑p、Vin‑n)的加法的第一加法电路(31‑1)、对上述第一加法电路的输出进行比较的比较电路(32)、保持上述比较电路的输出数据的锁存电路61、在均衡系数(K1～Kn)为正值时输出与上述均衡系数的绝对值对应的第一信号的第一数字/模拟转换电路(62)、在上述均衡系数为负值时输出与上述均衡系数的绝对值对应的第二信号第二数字/模拟转换电路(63)以及基于上述锁存电路所保持的数据，切换上述第一数字/模拟转换电路的输出以及上述第二数字/模拟转换电路的输出与上述第一加法电路的加法端子以及减法端子之间的连接的开关电路(64)。由此，能够减少码间干扰的影响并使数据速率高速化。

Description

均衡电路、接收电路以及集成电路装置
技术领域
本申请所提及的实施方式涉及均衡电路、接收电路以及集成电路装置。
背景技术
近年来，作为板(印刷电路基板)内的集成电路装置(LSI)间的信号传输、或者经由网络的板间的信号传输、进一步框体、系统间的信号传输，例如，利用千兆位SerDes(Serializer/Deselializer)。该SerDes例如被利用于在发送侧，将低速的并行数据转换为高速的串行数据，并经由信号线传输至接收侧，在接收侧，将高速的串行数据转换为低速的并行数据来使用的情况等。
例如，在经由基板布线、通信电缆等传输线路接收串行信号的情况下，由于通过该传输线路接收的频带限制，将具有符号(码元)的周期的长度的脉冲在时间上分散。即，例如，在如超过数GBps(Giga Bit per second)的高速的信号传输中，由于传输线路的频带限制，将具有码元周期的脉冲在时间上分散，会给后续的码元带来干扰。这作为码间干扰(ISI：Inter Symbol Interference)被熟知，为了降低(消除)该ISI提高信号的传输(接收)精度利用判决反馈型均衡电路(DFE：Decision Feedback Equalizer circuit)。
然而，以往，作为能够降低码间干扰(符号间干扰)的影响进行高速的信号传输的技术，提出了各种方案。
专利文献1：日本特开2015－192200号公报
专利文献2：国际公开第2015/125282号公报
专利文献3：日本特开2001－044895号公报
以往，作为能够降低码间干扰的影响进行高速的信号传输的技术提出了各种方案。然而，例如，在DFE中的码间干扰消除单元中，残存有产生延迟的重要因素，很难充分应对近年来所要求的数据速率的进一步的高速化。
发明内容
本申请所提及的实施方式的目的在于提供一种能够降低码间干扰的影响并且使数据速率高速化的均衡电路、接收电路以及集成电路装置。
根据一个实施方式，提供一种均衡电路，具有：第一加法电路，进行输入信号的相加；比较电路，对上述第一加法电路的输出进行比较；锁存电路，保持上述比较电路的输出数据；第一数字/模拟转换电路和第二数字/模拟转换电路、以及开关电路。
上述第一数字/模拟转换电路在均衡系数为正值时输出与上述均衡系数的绝对值对应的第一信号，上述第二数字/模拟转换电路在上述均衡系数为负值时输出与上述均衡系数的绝对值对应的第二信号。
上述开关电路基于上述锁存电路所保持的数据，切换上述第一数字/模拟转换电路的输出以及上述第二数字/模拟转换电路的输出与上述第一加法电路的加法端子以及减法端子之间的连接。
公开的均衡电路、接收电路以及集成电路装置起到能够降低码间干扰的影响并且使数据速率高速化的效果。
附图说明
图1是表示应用SerDes的接收电路的一个例子的框图。
图2是表示应用图1所示的接收电路的集成电路装置的一个例子的框图。
图3是表示图1所示的接收电路中的DFE的一个例子的框图。
图4是表示图1所示的接收电路中的DFE的其它例子的框图。
图5是表示图4所示的DFE中的码间干扰消除单元的一个例子的框图。
图6是表示本实施方式的DFE中的码间干扰消除单元的第一实施例的框图。
图7是表示本实施方式的DFE中的码间干扰消除单元的第二实施例的框图。
图8是表示本实施方式的DFE中的码间干扰消除单元的第三实施例的框图。
图9是表示应用图8所示的第三实施例的码间干扰消除单元的DFE的一个例子的框图。
具体实施方式
首先，在对均衡电路、接收电路以及集成电路装置的实施方式进行详细叙述之前，参照图1～图5，对均衡电路、接收电路以及集成电路装置的例子及其问题点进行说明。图1是表示应用SerDes(Serializer/Deserializer)的接收电路的一个例子的框图。
如图1所示，应用SerDes的接收电路100例如接受经由传输线路输入的串行信号(串行数据)RXIN并进行处理，并输出并行数据RXDATA以及时钟RXCLK。接收电路100包含前端电路101、逻辑电路102以及时钟生成电路103。
前端电路101包含放大电路111、判决反馈型均衡电路(DFE：Decision FeedbackEqualizer)112以及解复用器(DMUX：Demultiplexer)113。放大电路111对所输入的串行信号RXIN进行放大，并输出至DFE(均衡电路)112。DFE112接受放大后的串行信号(Vin、Vin-p、Vin-n)，并进行数据的“0”以及“1”的判定，并将该数据(Dout)与时钟一起输出至后一级的DMUX113。
DMUX113接受来自DFE112的数据以及时钟并进行串行/并行转换，并输出分频后的接收时钟RXCLK以及与该接收时钟RXCLK同步的接收并行数据RXDATA。另外，前端电路101的输出被输入至逻辑电路102的时钟数据恢复(CDR：Clock Data Recovery)部121。
CDR部(CDR逻辑电路)121基于前端电路101的输出(接收数据)进行时钟的时机控制，并生成经由时钟生成电路103生成的数据获取时钟，并输出至DFE112。DFE112基于数据获取时钟，以适当的时机对所输入的串行信号进行取样，并进行上述的数据的“0”以及“1”的判定。在这里，用于使DFE112作为均衡电路动作的控制信号(均衡系数K1～Kn等)也可以由逻辑电路102中的控制电路122生成，也可以从外部给予。
图2是应用图1所示的接收电路的集成电路装置的一个例子的框图。如图2所示，集成电路装置(半导体晶片)1包含接收电路100、发送电路200以及内部电路(用户电路)300。接收电路100与参照图1说明的相同，接受串行信号RXIN并进行串行/并行转换，并将接收并行数据RXDATA以及接收时钟RXCLK输出至内部电路300。发送电路200接受来自内部电路300的发送并行数据TXDARA以及发送时钟TXCLK并进行并行/串行转换，并输出串行信号TXOUT。
即，接收电路100将输入的高速(例如，数十GHz以上)的串行数据RXIN转换为内部电路300可处理的低速(例如，小于1GHz)的并行数据RXDATA并输出至传输线路。另外，发送电路200将来自内部电路300的低速(例如，小于1GHz)的并行数据TXDATA转换为高速(例如，数十GHz以上)的串行数据TXOUT并输出至传输线路。
在这里，集成电路装置例如与搭载于相同的基板上的其它集成电路装置之间经由基板布线进行高速串行数据的收发。或者，例如，搭载有集成电路装置的第一系统(框体)分离规定的距离(例如，数cm～数km)，与搭载有其它集成电路装置的第二系统之间经由通信电缆进行高速串行数据的收发。此外，集成电路装置的应用当然并不限于这些。
另外，在图2中，集成电路装置1与接收电路100以及发送电路200一起包含内部电路300，但例如，也能够作为包含接收电路100以及发送电路200的I/O(Input/Output)芯片来提供。另外，也能够为只有接收电路100、只有发送电路200、或者作为基于多个接收电路100以及发送电路200的IP(Intellectual Property)宏来提供的各种形式。
另外，串行信号例如由于由从某个集成电路装置1的发送电路200传输至其它集成电路装置1的接收电路100的传输线路(基板布线、通信电缆等)接受的频带限制，将具有码元(符号)的周期的长度的脉冲在时间上分散。即，在高速的信号传输中，由于传输线路的频带限制，将具有码元周期的脉冲在时间上分散，会给后续的码元带来干扰。这作为码间干扰(ISI：Inter Symbol Interference：符号间干扰)被熟知。在这里，将具有消除(降低)ISI从而提高信号的传输(接收)精度的功能的电路称为均衡电路，上述的DFE112是均衡电路之一。
即，对某个(当前时刻的)码元施加的ISI由在此以前(过去)的码元序列来决定。在这里，以过去的码元各自的影响的大小对过去的码元序列的判定结果加权相加，并作为将其消除的ISI的推断值，并从输入信号中减去该推断值并通过比较电路进行判定的电路为DFE(判决反馈型均衡电路)。
图3是表示图1所示的接收电路中的DFE的一个例子的框图，对单端的二值的串行信号(例如，NRZ(Non-Return-to-Zero)信号)进行处理。图3所示的DFE20(112)被称为对当前时刻的码元消除(补偿)由过去的n个码元序列引起的ISI的影响的n抽头(n－tap)DFE。在这里，n是1以上的整数，均衡系数K1～Kn例如基于传输输入串行信号Vin的信号线路的特性等，被设定为各种值。此外，均衡系数K1～Kn例如能够基于上述的传输串行信号RXIN的信号线路的特性，预先决定为固定的值，或者，定期地测定信号线路的特性决定为固定的值。或者，例如，也可以实时测定接收前一个码元之前的特性，动态地决定系数K1～Kn。
如图3所示，DFE20包含比较电路22、保持输出数据(当前时刻的码元)的触发器23、保持过去的n个码元的n个触发器24-1～24-n、以及乘法电路25-1～25-n。并且，DFE20包含n个加法电路(summer)21-1～21-n。在这里，在各级，将包含各个触发器24-1～24-n以及乘法电路25-1～25-n的结构作为码间干扰消除单元(锁存电路+DAC(数字/模拟转换电路))26。因此，在n抽头DFE20中，包含n个码间干扰消除单元26。此外，各个码间干扰消除单元26中的触发器(锁存电路)24-1～24-n纵列连接作为保持过去的前n个码元的数据的移位寄存器发挥功能。另外，触发器(锁存电路)23保持比较电路22的输出，并作为数据Dout输出至外部(例如，图1中的DMUX113)。
加法电路21-1用于对输入信号Vin，将由n个码间干扰消除单元26过去的n个数据引起的码间干扰集中相加(减去推断值EV)，消除由过去的n个数据引起的码间干扰的影响。此外，在图3中，将各个码间干扰消除单元26的输出分别通过前一级的加法电路21-2、21-3、…依次相加，但并不限于这样的结构。
即，如图3所示，在DFE20中，通过加法电路21-1对从外部输入的串行信号Vin减去ISI的推断值EV(集中由n个码间干扰消除单元26的过去的n个数据引起的码间干扰)。而且，消除(降低)ISI的影响的加法电路21-1的输出被比较电路22进行标本化以及量子化，并经由触发器23作为输出数据(数字数据)Dout输出。此外，如参照图1说明的那样，DFE20(112)的输出数据Dout被输入至后一级的DMUX(113)，进行串行/并行转换等。
进一步，如图3所示，比较电路22的输出被输入至串联连接的n个触发器24-1～24-n中的初级的触发器24-1。在这里，触发器24-1～24-n例如与判定码元的时钟(数据获取时钟)同步获取数据，形成n位的移位寄存器。因此，触发器24-1～24-n中保持有过去n码元的量的数据。即，图3所示的n抽头DFE20的用于ISI推断的数据的数量(过去的码元数)为n个，能够消除n单元间隔(UI：Unit Interval：由波特率的倒数定义的1个码元的时间)的量的ISI。
图4是表示图1所示的接收电路中的DFE的其它例子的框图，相当于将图3所示的处理单端信号的DFE20作为处理差动(互补)信号的FE30。即，根据图4与上述的图3的比较可知，图4所示的DFE30(112)也是n抽头DFE，实质上具有同等的结构。
接下来，对ISI的推断值的计算进行说明。首先，在为NRZ信号的情况下，比较电路22(32)的判定结果为“0”或者“1”这样的二值，一般地，各个串行信号Vin的电压对应于负(－)或者正(+)的状态。作为该符号，例如，在图3所示的处理单端信号的DFE20中，考虑针对信号接地的输入信号的符号，另外，在图4所示的处理差动信号的DFE30中，考虑作为差动信号的符号。
另外，为了估计过去的码元给当前时刻的码元的判定带来影响的ISI的大小，在n抽头DFE20(30)中，对于表示过去的数据的影响的各系数K1…Kn，例如，使数据“0”对应‘－1’，使数据“1”对应‘+1’。在乘法电路25-1～25-n(35-1～35-n)中，对于所输入的系数K1…Kn，对“0”的数据乘以‘－1’(负)的符号，对“1”的数据乘以‘+1’(正)的符号，并通过加法电路21-1～21-n(31-1～31-n)进行全部累计。即，各个码间干扰消除单元26(36)的输出被集中通过加法电路21-1(31-1)加到输入信号Vin(Vin-p、Vin-n)。此外，在乘法电路25-1～25-n(35-1～35-n)的输出为电流信号的情况下，例如，也可以不设置如电压信号那样的专用的加法电路，而使来自乘法电路25-1～25-n(35-1～35-n)的各输出端子的输出布线与朝向加法电路21-1(31-1)所对应的端子的输入布线物理连接，从而构成加法电路。
这样，能够通过从输入的串行信号Vin(Vin-p、Vin-n)中减去由通过均衡系数K1…Kn加权后的过去的码元引起的ISI，消除(降低)由过去的码元引起的ISI的影响。在这里，针对加法电路21-1～21-n(31-1～31-n)的输入通常使用电流信号或者电压信号亦即模拟信号，并使用基于系数K1、K2、…、Kn输出模拟信号的DAC(乘法电路25-1～25-n(35-1～35-n))。此外，在图4所示的DFE30中，加法电路31-1、31-2、…以及DAC35-1、35-2、…的输出成为差动信号，该差动信号的振幅(信号振幅)用一对信号的差分来表示。即，由于差动信号的符号的切换能够通过相互更换该差动信号来实现，所以在电子电路中，应用这样的差动信号的情况也较多。
图5是表示图4所示的DFE中的码间干扰消除单元的一个例子的框图。如图5所示，码间干扰消除单元5(36)包含锁存电路(触发器)51、DAC(数字/模拟转换电路)52、开关电路53以及异或电路(XOR门)54。此外，在以下的说明中，作为DAC假定电流DAC，作为模拟信号假定差动的电流信号(例如，开关电路的输出为差动的电流输出信号Iout、Ioutx)进行说明，但也能够应用电压信号以及单端的信号。
触发器51是延迟(以及，保持)前一级的数据Dn-1，并作为输出数据Dn输出的延迟电路，XOR门54取输出数据Dn与均衡系数Kn的符号信息sign(Kn)的”异或”并输出。此外，均衡系数Kn的符号信息sign(Kn)例如能够为数据“0”表示该符号为正，数据“1”表示该符号为负。电流DAC52接受均衡系数Kn的绝对值信息mag(Kn)并将对应的信号输出至开关电路53。开关电路53基于XOR门54的输出，选择电流DAC52的输出，并作为电流输出信号Iout或者Ioutx输出。
这样，图5所示的码间干扰消除单元5(36)利用XOR门54对输出数据Dn和系数Kn的符号信息sign(Kn)进行处理，从而得到作为它们的符号的相乘结果。进一步，将系数Kn的绝对值信息mag(Kn)作为电流信号输出的电流DAC52的输出与选择2个输出端子的哪一个的开关电路53连接，XOR门54的输出被用作开关电路53的控制信号。开关电路53的2个输出端子(电流信号Iout、Ioutx)例如与上述的图4的加法电路31-2、31-3、…的加法端子(+)和减法端子(－)连接。即，开关电路53切换将来自电流DAC52的电流信号输出至加法电路31-2、31-3、…的哪一个端子(+、－)，从而切换针对加法电路31-2、31-3、…的电流输出的符号。
因此，电流信号Iout例如与其它码间干扰消除单元36(5)中的电流信号Iout一起，被给予给加法电路31-1的加法端子(+)。同样地，电流信号Ioutx例如与其它码间干扰消除单元36中的电流信号Ioutx一起被给予给加法电路31-1的减法端子(－)。此外，作为延迟电路(锁存电路)51，以触发器(D型触发器)为例进行了例示，只要是具有同等的功能的电路就能够置换。
另外，DFE(判决反馈型均衡电路)30为各码间干扰消除单元36的输出(Iout、Ioutx)到达加法电路31-1，从输入信号Vin-p、Vin-n中消除(降低)由过去的码元引起的ISI的影响并由比较电路32进行量子化的部件。因此，希望直到基于锁存电路51的输出的信号到达加法电路31-1(31-2、31-3、…)为止的延迟收敛于直到比较电路32判定加法电路31-1的输出为止的时间(1UI)，其中，上述锁存电路51保持由比较电路32过去判定出的数据。即，可处理的数据速率的上限被该延迟限制。
然而，在图5所示的码间干扰消除单元5(36)中，开关电路53被取输出数据Dn与系数Kn的符号信息sign(Kn)的“异或”的XOR门54的输出控制。即，在码间干扰消除单元5中，由于从输出数据Dn到输出电流信号Iout、Ioutx包含XOR门54的动作延迟，所以电路的动作速度被限制。其结果，例如，很难应对数十GBps这样的数据速率的高速的信号传输。
以下，参照附图对均衡电路、接收电路以及集成电路装置的实施方式进行详细叙述。图6是表示本实施方式的DFE中的码间干扰消除单元的第一实施例的框图。在这里，图6所示的码间干扰消除单元6例如能够用作上述的图4中的码间干扰消除单元36。这一点在后述的第二以及第三实施例的码间干扰消除单元7以及8中也相同。
进一步，如上所述，在以下的说明中，作为DAC假定电流DAC，作为模拟信号假定差动的电流信号进行说明，但当然也可以应用电压信号以及单端的信号。此外，在应用电压信号的情况下，例如，各加法电路(31-2、31-3、…)的结构等能够应用已知的电路结构来实现。另外，本实施方式的均衡电路、接收电路以及集成电路装置通过应用后述的第一～第三实施例的码间干扰消除单元来实现。
如图6所示，码间干扰消除单元6(36)包含触发器(锁存电路)61、电流DAC(数字/模拟转换电路)62、63以及开关电路64。触发器61是延迟(以及，保持)前一级的数据Dn-1，并作为输出数据Dn输出的延迟电路，开关电路64基于其输出数据Dn，选择电流DAC62、63的输出，并作为电流输出信号Iout或者Ioutx输出。
电流DAC(第一DAC)62在均衡系数Kn大于零(Kn＞0)时，即，为正值时，接受表示该Kn(Kn的绝对值)的信息，在Kn为零以下(Kn≤0)时，即，为零或者负值时，接受表示系数为零(‘0’)的信息，并分别输出对应的电流信号(第一信号)。另一方面，电流DAC(第二DAC)63在均衡系数Kn为零以上(Kn≥0)时，即，为零或者正值时，接受表示系数为零(‘0’)的信息，在Kn小于零(Kn＜0)时，即，为负值时，接受表示－Kn(Kn的绝对值)的信息，并分别输出对应的电流信号(第二信号)。这样，2个电流DAC62、63根据均衡系数Kn的符号仅对一个电流DAC给予Kn的绝对值信息，对其它的电流DAC给予表示均衡系数为零(‘0’)的信息。
开关电路64接受电流DAC62以及63的输出(第一信号以及第二信号)，并基于触发器61的输出(Dn)，选择作为电流输出信号Iout以及Ioutx输出的信号。在这里，开关电路64的2个输出端子(电流信号Iout、Ioutx)例如与上述的图4的加法电路31-2、31-3、…的加法端子(+)和减法端子(－)连接。即，开关电路64切换将来自电流DAC62以及63的电流信号输出至加法电路31-2、31-3、…的哪一个端子(+、－)。
因此，电流信号Iout例如与其它码间干扰消除单元36(6)中的电流信号Iout一起被给予给加法电路31-1的加法端子(+)。同样地，电流信号Ioutx例如与其它码间干扰消除单元36中的电流信号Ioutx一起被给予给加法电路31-1的减法端子(－)。此外，作为延迟电路(锁存电路)61，以触发器为例进行了例示，但只要是具有同等的功能的电路就能够置换。
在这里，电流DAC62、63例如对预先决定出的系数Kn的符号信息sign(Kn)输出规定的电流值(电流信号)，另外，开关电路64被触发器61的输出(Dn)直接控制。由此，例如，能够省略上述的图5的码间干扰消除单元5中的XOR门54的延迟，并能够实现电路动作的高速化(数据速率的高速化)。但是，在本第一实施例的码间干扰消除单元6中，由于通过输出数据Dn进行2个信号选择，所以图6中的开关电路的电路规模例如成为图5中的开关电路53的2倍，相应地，消耗电力增大，但认为在实用上不会成为问题。
图7是表示本实施方式的DFE中的码间干扰消除单元的第二实施例的框图。如图7所示，码间干扰消除单元7(36)包含触发器71、电流DAC72以及开关电路73、74。触发器71与上述的第一实施例中的触发器61相同，输出数据Dn控制开关电路(第一开关电路)73。此外，第二开关电路74基于均衡系数Kn的符号信息sign(Kn)进行控制。
电流DAC72接受均衡系数Kn的绝对值信息mag(Kn)，并输出对应的电流信号(第三信号)。第一开关电路73基于来自触发器71的输出数据Dn进行控制，其输出被输入至第二开关电路74。第二开关电路74基于均衡系数Kn的符号信息sign(Kn)，选择第一开关电路73的输出，并作为电流输出信号Iout或者Ioutx输出。
在本第二实施例的码间干扰消除单元7中，电流DAC72例如对预先决定的系数Kn的绝对值信息mag(Kn)输出规定的电流信号。进一步，第一开关电路73被来自触发器71的输出数据Dn直接控制，另外，第二开关电路74被预先决定的系数Kn的符号信息sign(Kn)控制。由此，与上述的第一实施例相同，例如，能够省略上述的图5的码间干扰消除单元5中的XOR门54的延迟，并能够实现电路动作的高速化。但是，在本第二实施例的码间干扰消除单元7中，由于选择电流DAC72的开关电路以2级串联，所以产生电流DAC72的输出电平的降低以及输出速度的降低，但这也被认为在实用上不会成为问题。
图8是表示本实施方式的DFE中码间干扰消除单元的第三实施例的框图。如图8所示，码间干扰消除单元8(36)包含触发器81、电流DAC82、开关电路83以及XOR门84、85。XOR门(第二异或电路)85接受针对当前时刻的码元(数据Dn)的均衡系数的符号信息sign(Kn)和针对其前一个码元(Dn-1)的均衡系数的符号信息sign(Kn-1)，并取它们的“异或”。XOR门(第一异或电路)84取XOR门85的输出(第二值)、和前一个码元的数据Dn-1与其均衡系数Kn-1的符号信息sign(Kn-1)相乘所得的值(第一值)的“异或”。
即，XOR门84取比较电路32的输出中的前一个码元的数据与其均衡系数的符号信息相乘所得的第一值(sign(Kn-1)×Dn-1)和来自XOR门85的第二值的“异或”，并输出至触发器81。在这里，由于XOR门85例如取预先决定的系数Kn的符号信息sign(Kn)与系数Kn-1的符号信息sign(Kn-1)的“异或”，所以不会产生延迟。另外，该XOR门85也可以不内置于码间干扰消除单元8，而在外部预先进行“异或”的处理，并将其处理后的值(第二值)输入至XOR门84。进一步，由于输入至XOR门84的第一值(sign(Kn-1)×Dn-1)是与前一个码元相关的值，所以与XOR门85相同，不会产生由XOR门84引起的延迟。
触发器81接受所输入的信号(XOR门84的输出)并延迟(以及，保持)，并输出sign(Kn)×Dn。即，在本第三实施例中，与上述的第一以及第二实施例不同，向触发器(延迟电路)81不输入前一个码元的数据Dn-1，而是输入进行如上述那样的处理后的XOR门84的输出。而且，开关电路83基于触发器81的输出(sign(Kn)×Dn)，选择电流DAC82的输出(第四信号)，并作为电流输出信号Iout或者Ioutx输出。
这样，在本第三实施例中，开关电路83也被触发器81的输出直接控制，能够消除上述的图5的码间干扰消除单元5中的XOR门54的延迟。此外，如上所述，在本第三实施例的码间干扰消除单元8中，例如，使用2个XOR门84、85，但这些不会给电路动作带来延迟。此外，在本第三实施例中，由于开关电路83仅选择2个输出端子(Iout、Ioutx)的某一个，所以例如也不会产生第一实施例中的消耗电力增大等问题。
图9是表示应用图8所示的第三实施例的码间干扰消除单元的DFE的一个例子的框图，作为上述的图4所示的DFE30(112)的码间干扰消除单元36，应用了图8所示的码间干扰消除单元8。如图9所示，在各个码间干扰消除单元36(8)中，被输入至电流DAC82、XOR门84及85的信号、以及开关电路83的控制信号根据对应的码元依次移位。另外，在图9中，将DAC82设为电流DAC，来自各个码间干扰消除单元36(8)的差动的电流输出信号Iout、Ioutx通过使来自各个码间干扰消除单元36(8)的开关电路83的各输出端子(Iout、Ioutx)的输出布线与朝向加法电路31-1的加法端子(+)以及减法端子(－)所对应的端子的输入布线物理连接的电路结构，被集中给予给加法电路31-1的加法端子(+)以及减法端子(－)。即，在图9中，上述的物理连接的电路结构作为加法电路发挥功能。此外，如上所述，各实施例1～3例如当然能够应用于如图3所示的处理单端的信号的DFE20、或者使用电压信号补偿SIS的DFE等。
以上，对实施方式进行了说明，但这里所记载的全部的例子、条件是以有助于发明以及技术所应用的发明的概念的理解的目的而记载的，特别是并不是旨在所记载的例子、条件限制发明的范围。另外，如说明书那样的记载并不表示发明的优点以及缺点。虽然对发明的实施方式进行了详细记载，但应理解为能够在不脱离发明的精神以及范围内进行各种变更、置换、变形。
附图标记说明
1：集成电路装置(半导体晶片)
21-1、21-2、…、31-1、31-2、…：加法电路
22、32：比较电路
23、24-1～24-n、33、34-1～34-n、51、61、71、81：锁存电路(触发器)25-1～25-n、35-1～35-n：乘法电路
26、36码间干扰消除单元
52、62、63、72、82：DAC(数字/模拟转换电路：电流DAC)
53、64、73、74、83：开关
54、84、85：异或电路(“异或”电路：XOR门)
100：接收电路
101：前端电路
102：逻辑电路
103：时钟生成电路
111：放大电路
112：均衡电路(判决反馈型均衡电路：DFE)
113：解复用器(DMUX)
121：时钟数据恢复(CDR)部
122：控制电路
200：发送电路
300：内部电路(用户电路)

Claims (34)

1.一种均衡电路，其特征在于，
第一加法电路，进行输入信号的相加；
比较电路，对上述第一加法电路的输出进行比较；
锁存电路，保持上述比较电路的输出数据；
第一数字/模拟转换电路，在均衡系数为正值时，输出与上述均衡系数的绝对值对应的第一信号；
第二数字/模拟转换电路，在上述均衡系数为负值时，输出与上述均衡系数的绝对值对应的第二信号；以及
开关电路，基于上述锁存电路所保持的数据，切换上述第一数字/模拟转换电路的输出以及上述第二数字/模拟转换电路的输出与上述第一加法电路的加法端子以及减法端子之间的连接。
2.根据权利要求1所述的均衡电路，其特征在于，
上述第一数字/模拟转换电路在上述均衡系数为负值时输出与上述均衡系数为零时对应的信号，
上述第二数字/模拟转换电路在上述均衡系数为正值时输出与上述均衡系数为零时对应的信号。
3.根据权利要求1或2所述的均衡电路，其特征在于，
还具有输出锁存电路，该输出锁存电路保持上述比较电路的输出数据并输出至外部。
4.根据权利要求1～3中任一项所述的均衡电路，其特征在于，
上述第一信号以及上述第二信号是第一电流信号以及第二电流信号，
上述第一数字/模拟转换电路以及上述第二数字/模拟转换电路是第一电流DAC以及第二电流DAC。
5.根据权利要求1～4中任一项所述的均衡电路，其特征在于，
上述输入信号是差动的串行信号。
6.根据权利要求1～5中任一项所述的均衡电路，其特征在于，
上述均衡电路包含n个码间干扰消除单元，该n个码间干扰消除单元用于消除由过去的n个数据引起的码间干扰，其中，将n设为2以上的整数，
各个上述码间干扰消除单元包含上述锁存电路、上述第一数字/模拟转换电路、上述第二数字/模拟转换电路、以及上述开关电路，
上述n个上述码间干扰消除单元中的上述锁存电路纵列连接，形成保持过去的前n个码元的数据的移位寄存器。
7.根据权利要求6所述的均衡电路，其特征在于，
还具有第二加法电路，该第二加法电路将上述n个码间干扰消除单元中的上述开关电路的输出相加，
上述第一加法电路对上述输入信号加上上述第二加法电路的输出。
8.根据权利要求6或7所述的均衡电路，其特征在于，
各个上述码间干扰消除单元中的上述均衡系数基于传输上述输入信号的信号传输路径的特性来决定。
9.一种接收电路，其特征在于，具有：
权利要求1～8中任一项所述的均衡电路；
解复用器，接受上述均衡电路的输出数据并进行串行/并行转换，并与接收时钟一起输出接收并行数据；以及
数据获取时钟生成电路，基于上述解复用器的输出，生成上述均衡电路中使用的数据获取时钟。
10.根据权利要求9所述的接收电路，其特征在于，还具有：
放大电路，接受接收信号并放大，并将放大后的上述输入信号输出至上述均衡电路；以及
控制电路，将上述均衡电路中使用的上述均衡系数的信息供给至上述均衡电路。
11.一种集成电路装置，其特征在于，具有：
权利要求9或10所述的接收电路；
内部电路，从上述接收电路接受上述接收并行数据以及上述接收时钟并进行处理；以及
发送电路，从上述内部电路接受发送并行数据以及发送时钟并进行并行/串行转换，并输出串行转换后的发送信号。
12.一种均衡电路，其特征在于，具有：
第一加法电路，进行输入信号的相加；
比较电路，对上述第一加法电路的输出进行比较；
锁存电路，保持上述比较电路的输出数据；
数字/模拟转换电路，输出与均衡系数的绝对值对应的第三信号；以及
开关电路，基于上述锁存电路所保持的数据以及上述均衡系数的符号，切换上述数字/模拟转换电路的输出与上述第一加法电路的加法端子以及减法端子之间的连接。
13.根据权利要求12所述的均衡电路，其特征在于，
上述开关电路具有：
第一开关电路，基于上述锁存电路所保持的数据，切换上述数字/模拟转换电路的输出；以及
第二开关电路，基于上述均衡系数的符号，切换上述第一开关电路的输出与上述第一加法电路的加法端子以及减法端子之间的连接。
14.根据权利要求12或13所述的均衡电路，其特征在于，还具有：
输出锁存电路，保持上述比较电路的输出数据并输出至外部。
15.根据权利要求12～14中任一项所述的均衡电路，其特征在于，
上述第三信号是第三电流信号，
上述数字/模拟转换电路是电流DAC。
16.根据权利要求12～15中任一项所述的均衡电路，其特征在于，
上述输入信号是差动的串行信号。
17.根据权利要求12～16中任一项所述的均衡电路，其特征在于，
上述均衡电路包含n个码间干扰消除单元，该n个码间干扰消除单元用于消除由过去的n个数据引起的码间干扰，其中，将n设为2以上的整数，
各个上述码间干扰消除单元包含上述锁存电路、上述数字/模拟转换电路、以及上述开关电路，
上述n个码间干扰消除单元中的上述锁存电路纵列连接，形成保持过去的前n个码元的数据的移位寄存器。
18.根据权利要求17所述的均衡电路，其特征在于，
还具有第二加法电路，该第二加法电路将上述n个码间干扰消除单元中的上述开关电路的输出相加，
上述第一加法电路对上述输入信号加上上述第二加法电路的输出。
19.根据权利要求17或18所述的均衡电路，其特征在于，
各个上述码间干扰消除单元中的上述均衡系数基于传输上述输入信号的信号传输路径的特性来决定。
20.一种接收电路，其特征在于，具有：
权利要求12～19中任一项所述的均衡电路；
解复用器，接受上述均衡电路的输出数据并进行串行/并行转换，并与接收时钟一起输出接收并行数据；以及
数据获取时钟生成电路，基于上述解复用器的输出，生成上述均衡电路中使用的数据获取时钟。
21.根据权利要求20所述的接收电路，其特征在于，还具有：
放大电路，接受接收信号并放大，并将放大后的上述输入信号输出至上述均衡电路；以及
控制电路，将上述均衡电路中使用的上述均衡系数的信息供给至上述均衡电路。
22.一种集成电路装置，其特征在于，具有：
权利要求20或21所述的接收电路；
内部电路，从上述接收电路接受上述接收并行数据以及上述接收时钟并进行处理；以及
发送电路，从上述内部电路接受发送并行数据以及发送时钟并进行并行/串行转换，并输出串行转换后的发送信号。
23.一种均衡电路，其特征在于，
第一加法电路，进行输入信号的相加；
比较电路，对上述第一加法电路的输出进行比较；
锁存电路，保持基于上述比较电路的输出数据的第一值；
数字/模拟转换电路，输出与均衡系数的绝对值对应的第四信号；以及
开关电路，基于上述锁存电路所保持的数据，切换上述数字/模拟转换电路的输出与上述第一加法电路的加法端子以及减法端子之间的连接，
上述第一值是上述比较电路的输出数据与上述均衡系数的符号信息相乘所得的值。
24.根据权利要求23所述的均衡电路，其特征在于，
上述均衡电路包含n个码间干扰消除单元，该n个码间干扰消除单元用于消除由过去的n个数据引起的码间干扰，其中，将n设为2以上的整数，
各个上述码间干扰消除单元包含上述锁存电路、上述数字/模拟转换电路、以及上述开关电路，
上述n个码间干扰消除单元中的上述锁存电路纵列连接，形成保持过去的前n个码元的数据的移位寄存器。
25.根据权利要求24所述的均衡电路，其特征在于，
各个上述码间干扰消除单元还具有第一异或电路，该第一异或电路取第二值与第三值的“异或”输出上述第一值，其中，上述第二值为作为上述比较电路的输出数据之一的前一个码元的数据与针对上述前一个码元的均衡系数的符号信息相乘所得，上述第三值为针对当前时刻的码元的均衡系数的符号信息与针对上述前一个码元的均衡系数的符号信息的“异或”，
在各个上述码间干扰消除单元中，
上述锁存电路保持由上述第一异或电路输出的上述第一值，
上述数字/模拟转换电路输出与针对上述当前时刻的码元的均衡系数的绝对值信息对应的上述第四信号。
26.根据权利要求25所述的均衡电路，其特征在于，
还具有第二异或电路，该第二异或电路输出上述第三值。
27.根据权利要求24～26中任一项所述的均衡电路，其特征在于，
还具有第二加法电路，该第二加法电路将上述n个码间干扰消除单元中的上述开关电路的输出相加，
上述第一加法电路对上述输入信号加上上述第二加法电路的输出。
28.根据权利要求24～27中任一项所述的均衡电路，其特征在于，
各个上述码间干扰消除单元中的上述均衡系数基于传输上述输入信号的信号传输路径的特性来决定。
29.根据权利要求23～28中任一项所述的均衡电路，其特征在于，
还具有输出锁存电路，该输出锁存电路保持上述比较电路的输出数据并输出至外部。
30.根据权利要求23～29中任一项所述的均衡电路，其特征在于，
上述第四信号是第四电流信号，
上述数字/模拟转换电路是电流DAC。
31.根据权利要求23～30中任一项所述的均衡电路，其特征在于，
上述输入信号是差动的串行信号。
32.一种接收电路，其特征在于，具有：
权利要求23～31中任一项所述的均衡电路；
解复用器，接受上述均衡电路的输出数据并进行串行/并行转换，并与接收时钟一起输出接收并行数据；以及
数据获取时钟生成电路，基于上述解复用器的输出，生成上述均衡电路中使用的数据获取时钟。
33.根据权利要求32所述的接收电路，其特征在于，还具有：
放大电路，接受接收信号并放大，并将放大后的上述输入信号输出至上述均衡电路；以及
控制电路，将上述均衡电路中使用的上述均衡系数的信息供给至上述均衡电路。
34.一种集成电路装置，其特征在于，具有：
权利要求32或33所述的接收电路；
内部电路，从上述接收电路接受上述接收并行数据以及上述接收时钟并进行处理；以及
发送电路，接受来自上述内部电路的发送并行数据以及发送时钟并进行并行/串行转换，并输出串行转换后的发送信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023245751A1 (zh) * 2022-06-23 2023-12-28 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11005492B2 (en) * 2018-12-31 2021-05-11 Tektronix, Inc. Dual output signal paths for signal source channels to optimize for bandwidth and amplitude range

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1145475A1 (en) * 1999-10-21 2001-10-17 Koninklijke Philips Electronics N.V. An adaptive digital beamforming receiver to improve signal reception
CN1486534A (zh) * 2001-01-16 2004-03-31 �Ҵ���˾ 具有相位旋转器的锁相环
CN1885840A (zh) * 2005-06-23 2006-12-27 株式会社东芝 数字调制信号接收装置及其接收方法
CN1937600A (zh) * 2005-09-05 2007-03-28 冲电气工业株式会社 均衡器和均衡方法
US7564900B1 (en) * 2003-05-22 2009-07-21 Marvell International Ltd. Mixed-mode signal processor architecture and device
JP2009225018A (ja) * 2008-03-14 2009-10-01 Nec Corp 判定帰還等化装置及び方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044895A (ja) 1999-06-29 2001-02-16 3 Com Technol 判定フィードバックエンコーダおよび受信機
US7233164B2 (en) 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
JP4776548B2 (ja) * 2003-12-17 2011-09-21 ラムバス・インコーポレーテッド 適応送信プリエンファシス、反射相殺、およびオフセット相殺を用いる高速シグナリングシステム
US8134885B2 (en) * 2009-11-24 2012-03-13 Bae Systems Information And Electronic Systems Integration Inc. High-speed compression architecture for memory
JP6199478B2 (ja) * 2014-02-21 2017-09-20 株式会社日立製作所 電気信号伝送装置
JP2015192200A (ja) * 2014-03-27 2015-11-02 富士通株式会社 受信回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1145475A1 (en) * 1999-10-21 2001-10-17 Koninklijke Philips Electronics N.V. An adaptive digital beamforming receiver to improve signal reception
CN1486534A (zh) * 2001-01-16 2004-03-31 �Ҵ���˾ 具有相位旋转器的锁相环
US7564900B1 (en) * 2003-05-22 2009-07-21 Marvell International Ltd. Mixed-mode signal processor architecture and device
CN1885840A (zh) * 2005-06-23 2006-12-27 株式会社东芝 数字调制信号接收装置及其接收方法
CN1937600A (zh) * 2005-09-05 2007-03-28 冲电气工业株式会社 均衡器和均衡方法
JP2009225018A (ja) * 2008-03-14 2009-10-01 Nec Corp 判定帰還等化装置及び方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023245751A1 (zh) * 2022-06-23 2023-12-28 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置

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