CN102571093A - 比较器及a/d转换器 - Google Patents

Abstract

一种比较器及包括所述比较器的A/D转换器。所述比较器包括预放大电路、锁存增益电路及输出缓冲电路，预放大电路，将待比较的第一输入信号和第二输入信号进行预放大，并将预放大后的第一预放大信号和第二预放大信号输出至锁存增益电路；锁存增益电路，对所述第一预放大信号和第二预放大信号进行比较，并将比较结果放大后输出至输出缓冲电路；输出缓冲电路，具有输出MOS管结构，所述输出MOS管结构与电源相连，基于所述放大后的比较结果相应改变通断状态，输出与比较结果对应的第一输出信号和第二输出信号。所述比较器可以较好地解决所述驱动及传输延时的问题。

Description

比较器及A/D转换器

技术领域

本发明涉及集成电路设计技术领域，特别涉及模数转换器(A/D转换器)的设计技术。

背景技术

在通信产品中A/D转换器至关重要，它的性能在很大程度上影响着这些产品的整体性能。而在A/D转换器中比较器是一个核心单元，其精度、功耗、速度等指标对整个A/D转换器的性能有重要的影响。

传统的比较器输出缓冲电路一般采用自偏置差分放大器加上一个反相器的结构，但这种电路由于是静态电路，因而存在功耗大的缺点。

为解决功耗问题，现有技术提出了一种改进的比较器输出缓冲电路结构。图1所示为所述改进的比较器输出缓冲电路。参照图1所示，所述输出缓冲电路包括PMOS管P4、PMOS管P6、PMOS管P7、PMOS管P9，NMOS管N9～N16，以及电容C1、电容C2。其中，PMOS管P4源极连接电源Vcc，栅极接收输入信号Vo1，漏极连接NMOS管N9；NMOS管N9的栅极接收时钟信号clk2，源极连接NMOS管N15的漏极；NMOS管N15的源极接地，栅极接收时钟信号clk1；NMOS管N13栅漏短接于NMOS管15的漏极，源极接地；PMOS管P6的源极连接电源Vcc，漏极连接电容C1的第一端并输出输出信号V_out1，栅极连接PMOS管P7的栅极并接收时钟信号clk2；电容C1的第二端接地；NMOS管N12的漏极连接电容C1的第一端，栅极连接NMOS管N13的漏极，源极接地；电容C2、PMOS管P7、PMOS管P9、NMOS管N11、NMOS管N10、NMOS管N14、NMOS管N16各自及相互的连接方式与电容C1、PMOS管P6、PMOS管P4、NMOS管N12、NMOS管N9、NMOS管N13、NMOS管N16对应，其中，PMOS管P7的漏极输出输出信号V_out2，PMOS管P9的栅极接收输入信号Vo2。

图1所示输出缓冲电路的工作原理如下：

当clk1为高电平、clk2为低电平时，所述输出缓冲电路处于预充电复位阶段。此时NMOS管N9、NMOS管N10、N11及N12管断开，A、B点电位都为低电平，电容C1、C2被充电，输出信号Vout1、Vout2被复位到高(这可以消除上一次比较结果对下次比较的影响从而提高精度)。

当clk1为低电平、clk2为高电平时，所述输出缓冲电路处于求值比较阶段。假设此时输入信号Vo1大于Vo2，此时PMOS管P9、NMOS管N9、NMOS管N10及NMOS管N11导通，PMOS管P4、NMOS管N12断开。B点电位仍为低电平，由于电容C1的作用，此时输出信号Vout1为高电平。而由于PMOS管P9导通，导致A点电位上升，使NMOS管N11导通，这将迅速使输出信号Vout2下拉到低电平。反之，当Vo1小于Vo2时，输出信号Vout1为低电平，输出信号Vout2为高电平。

图1所示输出缓冲电路采用了动态电路，虽然功耗减小了，但驱动能力小。当输出信号为高电平时，需要一个大的电容来提高输出驱动能力；而当输出信号为低电平时，则需要小的电容以减小传输延时，这将使电容的值难以确定。

发明内容

本发明提供一种比较器及A/D转换器，以降低器件功耗。

为解决上述问题，本发明提供一种比较器，包括：预放大电路、锁存增益电路及输出缓冲电路，其中，

预放大电路，将待比较的第一输入信号和第二输入信号进行预放大，并将预放大后的第一预放大信号和第二预放大信号输出至锁存增益电路；

锁存增益电路，对所述第一预放大信号和第二预放大信号进行比较，并将比较结果放大后输出至输出缓冲电路；

输出缓冲电路，具有输出MOS管结构，所述输出MOS管结构与电源相连，基于所述放大后的比较结果相应改变通断状态，输出与比较结果对应的第一输出信号和第二输出信号。

本发明还提供一种包括上述比较器的A/D转换器。

与现有技术相比，上述比较器及A/D转换器具有以下优点：所述比较器在输出缓冲电路中以输出MOS管结构替代所述电容结构，并输出与比较结果相对应的输出电平，可以较好地解决所述驱动及传输延时的问题。

附图说明

图1是传统的A/D转换器的比较器中的输出缓冲电路结构图；

图2是本发明比较器的一种实施例电路结构图；

图3是图2所示比较器中预放大电路的电路结构图；

图4是图2所示比较器中锁存增益电路的电路结构图；

图5图4所示锁存增益电路的小信号等效图；

图6是图2所示比较器中的输出缓冲电路的电路结构图；

图7是图1所示输出缓冲电路采用较小电容时的仿真波形图；

图8是图1所示输出缓冲电路采用较大电容时的仿真波形图；

图9是图6所示输出缓冲电路的仿真波形图；

图10是图2所示比较器的仿真波形图。

具体实施方式

基于前述对现有改进比较器中输出缓冲电路分析可知，所述改进的比较器虽然由于采用了动态电路而降低了功耗，但其输出端采用的电容结构限制了所述输出缓冲电路的驱动能力。而为了加大驱动能力而采用大电容，又会增加传输延时。因此，所述电容结构在设计上增加了较大难度，且无法同时满足驱动及传输延时两方面的性能要求。

发明人通过对现有改进比较器的深入研究发现，在输出缓冲电路中以输出MOS管结构替代所述电容结构，并输出与比较结果相对应的输出电平，可以较好地解决所述驱动及传输延时的问题。

根据本发明比较器的一种实施方式，其包括：预放大电路、锁存增益电路及输出缓冲电路，其中，

预放大电路，将待比较的第一输入信号和第二输入信号进行预放大，并将预放大后的第一预放大信号和第二预放大信号输出至锁存增益电路；

锁存增益电路，对所述第一预放大信号和第二预放大信号进行比较，并将比较结果放大后输出至输出缓冲电路；

输出缓冲电路，具有输出MOS管结构，所述输出MOS管结构与电源相连，基于所述放大后的比较结果相应改变通断状态，输出与比较结果对应的第一输出信号和第二输出信号。

以下通过具体的电路实现对本发明比较器的结构及工作过程进一步举例说明。

图2示出了本发明比较器的一种实施例，图3是图2所示比较器中预放大电路的电路结构图，图4是图2所示比较器中锁存增益电路的电路结构图，图6是图2所示比较器中的输出缓冲电路的电路结构图。

结合参照图2、图3、图4、图6，本发明比较器的一种实施例包括：预放大电路100、锁存增益电路200和输出缓冲电路300。

其中，第一使能信号AEN1和第二使能信号AEN2，用于控制所述比较器的工作状态。当第一使能信号AEN1为高电平、第二使能信号AEN2为低电平时，所述比较器进入工作状态；当第一使能信号AEN1为低电平、第二使能信号AEN2为高电平时，比较器不工作，无功率消耗，没有直流通路。bias为电流源偏置信号，第一输入信号V_in1和第二输入信号V_in2分别为所述比较器的两个待比较信号，第一时钟clk₁和第二时钟clk₂为两相反相时钟，第一输出信号V_out1和第二输出信号V_out2为所述比较器的输出信号。

当第一时钟clk₁为高电平、第二时钟clk₂为低电平时，所述预放大电路100工作在采样放大状态。所述第一输入信号V_in1和第二输入信号V_in2通过预放大电路100的预放大作用输出至锁存增益电路。此时，锁存增益电路处于采样阶段，输出缓冲电路处于预充、复位阶段。此时比较器的输出信号V_out1和V_out2被复位到高电平，这时的输出信号是无用的“伪”输出信号，通过应用锁存增益电路的维持功能，这个“伪”信号将会被“过滤”掉。

而当第一时钟clk₁为低电平、第二时钟clk₂为高电平时，所述预放大电路处于关断状态。所述锁存增益电路处于正反馈放大阶段，通过正反馈迅速将信号放大。输出缓冲电路则处于比较、求值阶段，它将锁存增益电路已放大的信号放大到逻辑“高”和逻辑“低”并输出。

以下对每一部分电路进一步详细说明。

预放大电路100

采用预放大电路100可以提高比较器增益，同时还能有效地消除回馈噪声，提高比较器的精度。本实施例比较器采用了三级放大结构，因此不要求预放大级电路大的增益，而是要求有较宽的带宽。本实施例比较器选择了用二极管连接的PMOS管负载的差分放大器作为预放大电路。继续参照图3所示，所述预放大电路包括：第一工作状态控制管MP0、第二工作状态控制管MP2、第一预放大PMOS管MP1、第二预放大PMOS管MP3、第一预放大NMOS管MN2、第二预放大NMOS管MN3及第一控制管MN4。其中，第一工作状态控制管MP0、第二工作状态控制管MP2的栅极均接收第一使能信号AEN1，源极均连接电源Vcc，第一工作状态控制管MP0的漏极与第一预放大PMOS管MP1的漏极相连，第二工作状态控制管MP2的漏极与第二预放大PMOS管MP3的漏极相连；第一预放大PMOS管MP1和第二预放大PMOS管MP3均栅漏短接(PMOS管负载)，源极连接电源Vcc；第一预放大NMOS管MN2的栅极接收第一输入信号V_in1，漏极与第一预放大PMOS管MP1的漏极相连并输出第二预放大信号Vo2，源极与第一控制管MN4的漏极相连；第二预放大NMOS管MN3的栅极接收第二输入信号V_in2，漏极与第二预放大PMOS管MP3的漏极相连并输出第一预放大信号Vo1，源极与第一控制管MN4的漏极相连；第一控制管MN4的栅极接收第一时钟clk₁，源极与尾电流产生电路(产生尾电流Iss)的一端相连。

所述尾电流产生电路包括：功能控制管MN7、滤波管MN8及输出管MN6。其中，功能控制管MN7的栅极接收第二使能信号AEN2，漏极接收电流源偏置信号bias，源极接地；滤波管MN8的栅漏短接，且栅极接收电流源偏置信号bias；输出管MN6的栅极接收电流源偏置信号bias，漏极与第一控制管MN4的源极相连，源极接地。当比较器处于工作状态时，此时第二使能信号AEN2为低电平，功能控制管MN7断开，尾电流产生电路处于提供尾电流的状态。而滤波管MN8主要是利用其寄生电容来滤除输出管MN6栅极可能会出现的高频信号。电流源偏置信号bias输入输出管MN6的栅极时在输出管MN6的漏源间产生尾电流。

所述预放大电路中，采用第一控制管MN4用于控制其工作状态。当第一时钟clk₁为高电平时，第一控制管MN4导通，放大器处于采样放大模式；当第一时钟clk₁为低电平时，第一控制管MN4断开，此时放大器处于断开状态。通过第一时钟clk₁对所述预放大电路工作状态的控制，既可以降低功耗还能隔离输入端的信号对输出端(锁存增益电路)的影响，从而提高了比较器的精度。

通过小信号等效分析可以求出所述预放大电路在低频时的增益为：

$A_v=-g_{m2}(\frac{1}{g_{m1}}//r_{01}//r_{02})\≈-\frac{g_{m2}}{g_{m1}}---\left(1\right)$

为了提高增益可以适当减小负载PMOS管的宽长比以减小g_m1，但是在尾电流Iss一定的情况下，根据萨氏饱和方程有：

$\mathrm{Iss}=\frac{1}{2}\mathrm{\μ}{C}_{\mathrm{OX}}\frac{W}{L}{(V_{\mathrm{gs}}-V_{\mathrm{th}})}^2---\left(2\right)$

可知，减小负载PMOS管的宽长比会影响预放大电路的输出摆幅。具体地说，减小负载PMOS管的宽长比会导致负载PMOS的栅源电压变大，进一步使得负载漏端的输出摆幅变小，而这不是所希望的。因此，需综合考虑增益和输出摆幅来确定负载PMOS管的宽长比。

锁存增益电路200

参照图4所示，所述锁存增益电路200包括：第一锁存增益PMOS管MP1、第二锁存增益PMOS管MP3、第一锁存增益NMOS管MN0、第二锁存增益NMOS管MN1及第二控制管MN5。其中，第一锁存增益PMOS管MP1和第二锁存增益PMOS管MP3均栅漏短接，源极连接电源Vcc；第一锁存增益NMOS管MN0的栅极接收第二预放大信号Vo2，漏极与第二锁存增益PMOS管MP3的漏极相连，源极与第二控制管MN5的漏极相连；第二锁存增益NMOS管MN1的栅极接收第一预放大信号Vo1，漏极与第一锁存增益PMOS管MP1的漏极相连，源极与第二控制管MN5的漏极相连；第二控制管MN5的栅极接收第二时钟clk₂，源极与尾电流产生电路(产生尾电流Iss)的一端相连。通过对比图3、图4可以发现，第一锁存增益PMOS管MP1与第一预放大PMOS管MP1共用同一PMOS管，第二锁存增益PMOS管MP3与第二预放大PMOS管MP3共用同一PMOS管，如此进一步优化了设计。

当第二时钟clk₂为低电平时，锁存增益电路与尾电流产生电路断开，锁存处于采样状态；当第二时钟clk₂为高电平时，锁存增益电路进入正反馈放大模式，根据第一预放大信号Vo1和第二预放大信号Vo2的初始值，利用正反馈迅速将第一预放大信号Vo1和第二预放大信号Vo2的差值放大并输出。

所述锁存增益电路的小信号等效电路如图5所示。参照图5所示，锁存增益电路的初始电压可以用一个电压源与一个没有电荷的电容串联的模型等效。

分别对节点Vo1、Vo2列节点电流方程得到：

$g_{m1}\×V_{o2}+\frac{V_{o1}}{r_{o1}}+G_{1s}(V_{o1}-\frac{V_{o1}^{\′}}{s})=0---\left(3\right)$

$g_{m2}\×V_{o1}+\frac{V_{o2}}{r_{o2}}+G_{2s}(V_{o2}-\frac{V_{o2}^{\′}}{s})=0---\left(4\right)$

假设第一锁存增益NMOS管MN0、第二锁存增益NMOS管MN1这两个管完全相同，可得：

C₁＝C₂＝C，gm1＝gm2＝gm，r_o1＝r_o2＝R            (5)

则解方程(3)、(4)得

${\mathrm{\ΔV}}_{\mathrm{out}}=V_{o2}-V_{o1}=\frac{\mathrm{RC}(V_{o2}^{\′}-V_{o1}^{\′})}{\mathrm{RCs}+(1-g_{m}R)}---\left(6\right)$

对上式求拉氏反变化可以求得其在时域的响应为：

$V_{\mathrm{out}\left(t\right)}=(V_{o2}^{\′}-V_{o1}^{\′})e^{\frac{-t}{t}}---\left(7\right)$

而时间常数为

$\mathrm{\τ}=-\frac{\mathrm{RC}}{1-g_{m}R}\≈\frac{c}{g_m}\∝\sqrt{\frac{{\mathrm{WL}}^3}{I_{\mathrm{ss}}}}---\left(8\right)$

根据式(8)，为了减小时间常数加大比较器的速度，一般可以对第一锁存增益NMOS管MN0、第二锁存增益NMOS管MN1采用最小尺寸的沟道长度设计。此外还可以增大尾电流，但这也会带来功耗增加以及输入共模电压范围减小等不利因素。因此，需综合考虑速度、功耗和共模电压范围来确定尾电流大小。

输出缓冲电路300

参照图6所示，所述输出缓冲电路300包括：第一PMOS管MP4～第六PMOS管MP9，第一NMOS管MN9～第八NMOS管MN16。

其中，第一PMOS管MP4的栅极接收第一预放大信号Vo1，且与第二PMOS管MP5的栅极相连，源极与电源Vcc相连，漏极与第一NMOS管MN9的漏极相连；第二PMOS管MP5的源极与电源Vcc相连，漏极输出第二输出信号V_out2；第三PMOS管MP6的栅极接收第二时钟clk₂，源极与电源Vcc相连，漏极与第二PMOS管MP5的漏极相连；第四PMOS管MP7的栅极接收第二时钟clk₂，源极与电源Vcc相连，漏极与第五PMOS管MP8的漏极相连；第五PMOS管MP8的栅极与第六PMOS管MP9的栅极相连，源极与电源Vcc相连，漏极输出第一输出信号V_out1；第六PMOS管MP9的栅极接收第二预放大信号Vo2，源极与电源Vcc相连，漏极与第二NMOS管MN10的漏极相连。

第一NMOS管MN9的栅极接收第二时钟clk₂，源极与第七NMOS管MN15的漏极相连；第七NMOS管MN15的栅极接收第一时钟clk₁，源极接地；第五NMOS管MN13的栅漏短接，且与第七NMOS管MN15的漏极相连，源极接地；第四NMOS管MN12的栅极与第七NMOS管MN15的漏极相连，漏极与第五PMOS管MP8的漏极相连，源极接地；第二NMOS管MN10、第三NMOS管MN11、第六NMOS管MN14、第八NMOS管MN16的连接方式与第一NMOS管MN9、第四NMOS管MN12、第五NMOS管MN13、第七NMOS管MN15的连接方式对应，区别仅在于第三NMOS管MN11的漏极与第二PMOS管MP5的漏极相连。

分析所述输出缓冲电路300，采用第二PMOS管MP5和第五PMOS管MP8用于维持输出高电平以提高输出驱动能力。在求值状态下，当第一预放大信号Vo1为低电平、第二预放大信号Vo2为高电平时，第二PMOS管MP5导通，第二输出信号V_out2能持续输出高，而此时第五PMOS管MP8于截止状态，不影响第一输出信号V_out1输出低电平。相反，当第一预放大信号Vo1为高电平、第二预放大信号Vo2为低电平时，第五PMOS管MP8导通，输出第一输出信号V_out1保持为高电平，第二PMOS管MP5截止，第二输出信号V_out2为低电平。

对于A、B点，有 $\mathrm{\τ}=\mathrm{RC}\≈\frac{1}{g_m}C---\left(9\right)$

根据式(9)，为了减小时间常数，需要增大第六NMOS管MN14及第五NMOS管MN13的宽长比来增大g_m，但这将会带来更大的寄生电容而影响速度。因此，可以通过多次模拟仿真来确定，确定第六NMOS管MN14及第五NMOS管MN13的宽长比。

为进一步验证图6所示输出缓冲电路的性能，以Hspice分别对图1所示现有技术输出缓冲电路及图6所示输出缓冲电路进行仿真。

图7、8为图1所示输出缓冲电路中电容C1、C2分别采用较小电容及较大电容的仿真波形图。从图7、8中可以看到图1所示输出缓冲电路的缺陷。图7中Vo1、Vo2为理想状态下的输入，V_out1、V_out2为输出。图7中电容值取为C1＝C2＝0.1pF。发现图1所示输出缓冲电路在其输出为高时的保持时间很短(图7中圆圈400标注处)，这说明其输出驱动能力很小。图8中增大了电容C1、C2的值。通过仿真发现，虽然在所述输出缓冲电路输出高时的输出驱动能力有了一定的提高，但是仍不理想(图8中圆圈401标注处)，而且此时下拉到地的放电时间明显地增加(图8中圆圈402标注处)，这严重降低了比较器的速度。

图9为图6所示输出缓冲电路的仿真波形图。从图9中可以看出，相对图1所示输出缓冲电路增加的第二PMOS管MP5和第五PMOS管MP8，很好地解决了上述的问题，增大了输出驱动能力。

图10为图2所示比较器的仿真波形图。图中V_out1、V_out2即为图2所示比较器的V_out1、V_out2，clk₁、clk₂分别为第一时钟和第二时钟，V_in1、V_in2分别为第一输入信号和第二输入信号。从图10中可以看出，在100MHz的时钟频率下比较器仍能精确分辨出0.2mV的输入电压差。

从图10所示仿真结果可以看出，本发明比较器中的输出缓冲级解决了现有技术比较器中输出缓冲电路驱动能力低的问题，从而实现了高速高精度、低功耗的要求。

以上公开了本发明的多个方面和实施方式，本领域的技术人员会明白本发明的其它方面和实施方式。本发明中公开的多个方面和实施方式只是用于举例说明，并非是对本发明的限定，本发明的真正保护范围和精神应当以权利要求书为准。

Claims (8)

1.一种比较器，其特征在于，包括：预放大电路、锁存增益电路及输出缓冲电路，其中，

预放大电路，将待比较的第一输入信号和第二输入信号进行预放大，并将预放大后的第一预放大信号和第二预放大信号输出至锁存增益电路；

锁存增益电路，对所述第一预放大信号和第二预放大信号进行比较，并将比较结果放大后输出至输出缓冲电路；

输出缓冲电路，具有输出MOS管结构，所述输出MOS管结构与电源相连，基于所述放大后的比较结果相应改变通断状态，输出与比较结果对应的第一输出信号和第二输出信号。

2.如权利要求1所述的比较器，其特征在于，所述预放大电路包括：第一预放大PMOS管、第二预放大PMOS管、第一预放大NMOS管、第二预放大NMOS管及第一控制管，其中，

第一预放大PMOS管和第二预放大PMOS管均栅漏短接，源极连接电源；

第一预放大NMOS管的栅极接收第一输入信号，漏极与第一预放大PMOS管的漏极相连并输出第二预放大信号，源极与第一控制管的漏极相连；

第二预放大NMOS管的栅极接收第二输入信号，漏极与第二预放大PMOS管的漏极相连并输出第一预放大信号，源极与第一控制管的漏极相连；

第一控制管的栅极接收第一时钟，源极与尾电流产生电路的一端相连。

3.如权利要求2所述的比较器，其特征在于，所述预放大电路还包括：第一工作状态控制管和第二工作状态控制管，其中，

第一工作状态控制管、第二工作状态控制管的栅极均接收第一使能信号，源极均连接电源，第一工作状态控制管的漏极与第一预放大PMOS管的漏极相连，第二工作状态控制管的漏极与第二预放大PMOS管的漏极相连。

4.如权利要求2所述的比较器，其特征在于，所述尾电流产生电路包括：功能控制管、滤波管及输出管，其中，

功能控制管的栅极接收第二使能信号，漏极接收电流源偏置信号，源极接地；

滤波管的栅漏短接，且栅极接收电流源偏置信号；

输出管的栅极接收电流源偏置信号，漏极与第一控制管的源极相连，源极接地。

5.如权利要求2所述的比较器，其特征在于，所述锁存增益电路包括：第一锁存增益PMOS管、第二锁存增益PMOS管、第一锁存增益NMOS管、第二锁存增益NMOS管及第二控制管，其中，

第一锁存增益PMOS管和第二锁存增益PMOS管均栅漏短接，源极连接电源；

第一锁存增益NMOS管MN0的栅极接收第二预放大信号，漏极与第二锁存增益PMOS管的漏极相连，源极与第二控制管的漏极相连；

第二锁存增益NMOS管的栅极接收第一预放大信号，漏极与第一锁存增益PMOS管的漏极相连，源极与第二控制管的漏极相连；

第二控制管的栅极接收第二时钟，源极与尾电流产生电路的一端相连。

6.如权利要求5所述的比较器，其特征在于，第一锁存增益PMOS管与第一预放大PMOS管共用同一PMOS管，第二锁存增益PMOS管与第二预放大PMOS管共用同一PMOS管。

7.如权利要求5所述的比较器，其特征在于，所述输出缓冲电路包括：第一PMOS管至第六PMOS管，第一NMOS管至第八NMOS管，其中，

第一PMOS管的栅极接收第一预放大信号，且与第二PMOS管的栅极相连，源极与电源相连，漏极与第一NMOS管的漏极相连；

第二PMOS管的源极与电源相连，漏极输出第二输出信号；

第三PMOS管的栅极接收第二时钟，源极与电源相连，漏极与第二PMOS管的漏极相连；

第四PMOS管的栅极接收第二时钟，源极与电源相连，漏极与第五PMOS管的漏极相连；

第五PMOS管的栅极与第六PMOS管的栅极相连，源极与电源相连，漏极输出第一输出信号；

第六PMOS管的栅极接收第二预放大信号，源极与电源相连，漏极与第二NMOS管的漏极相连；

第一NMOS管的栅极接收第二时钟，源极与第七NMOS管的漏极相连；

第七NMOS管的栅极接收第一时钟，源极接地；

第五NMOS管的栅漏短接，且与第七NMOS管的漏极相连，源极接地；

第四NMOS管的栅极与第七NMOS管的漏极相连，漏极与第五PMOS管的漏极相连，源极接地；

第二NMOS管、第三NMOS管、第六NMOS管、第八NMOS管的连接方式与第一NMOS管、第四NMOS管、第五NMOS管、第七NMOS管的连接方式对应，其中第三NMOS管的漏极与第二PMOS管的漏极相连。

8.一种包括权利要求1～7任一项所述比较器的A/D转换器。

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