CN104333358A - 一种高速钟控比较器 - Google Patents

Abstract

本发明公开了一种高速钟控比较器，包含预放大级电路、时钟电路；所述预放大级电路中，输入差分对管的有源负载为晶体管M0与差分输入级晶体管M4串联后，与串联的输入差分对管的有源负载为晶体管M1和差分输入级晶体管M5并联；所述尾电流源晶体管M6分别与差分输入级晶体管M4、差分输入级晶体管M5相连；所述时钟控制晶体管M11与尾电流源晶体管M6相连，并受时钟电路控制；当时钟电路的信号CLK为高电平时工作，采集差分输入端需比较的电压信号；在时钟电路的信号CLK为低电平时，时钟控制晶体管M11关闭，预放大级电路不工作，从而降低了功耗；本发明预放大级电路由时钟电路控制交替工作，降低了电路功耗。

Description

一种高速钟控比较器

技术领域

本发明涉及一种电路功耗低，预放大级电路、判断级电路由时钟电路控制交替工作的高速钟控比较器。 

背景技术

比较器作为模数转换器设计的单元，其重要的性能指标是工作速度、精度、功耗、输入失调电压、正反馈时产生的踢回噪声等。模数转换器对比较器的工作速度和功耗提出了很高的要求。目前，比较器较多采用动态闩锁结构，且动态闩锁比较器具有速度高、功耗小的特点。然而这一结构的比较器却存在着大的踢回噪声，并且输入失调电压也比较大。为此，我们研发了一种电路功耗低，预放大级电路、判断级电路由时钟电路控制交替工作的高速钟控比较器。 

发明内容

针对上述存在的技术问题，本发明的目的是：提出了一种电路功耗低，预放大级电路、判断级电路由时钟电路控制交替工作的高速钟控比较器。 

本发明的技术解决方案是这样实现的：一种高速钟控比较器，包含预放大级电路、时钟电路；所述预放大级电路，包含差分输入级晶体管M4、差分输入级晶体管M5、输入差分对管的有源负载为晶体管M0、输入差分对管的有源负载为晶体管M1、尾电流源晶体管M6、时钟控制晶体管M11、次级放大晶体管M2、次级放大晶体管M3、次级放大的有源负载为晶体管M9、次级放大的有源负载为晶体管M10、时钟控制晶体管M12；所述输入差分对管的有源负载为晶体管M0与差分输入级晶体管M4串联后，与串联的输入差分对管的有源负载为晶体管M1和差分输入级晶体管M5并联；所述尾电流源晶体管M6分别与差分输入级晶体管M4、差分输入级晶体管M5相连；所述时钟控制晶体管M11与尾电流源晶体管M6相连，并受时钟电路控制；所述次级放大晶体管M2与输入差分对管的有源负载为晶体管M0相连，同时并与次级放大的有源负载为晶体管M10相连；所述次级放大晶体管M3与输入差分对管的有源负载为晶体管M1相连，同时并与次级放大的有源负载为晶体管M9相连；所述次级放大的有源负载为晶体管M9、次级放大的有源负载为晶体管M10分别与时钟控制晶体管M12相连，并受并受时钟电路控制；当时钟电路的信号CLK为高电平时工作，采集差分输入端需比较的电压信号；在时钟电路的信号CLK为低电平时，时钟控制晶体管M11、M12关闭，预放大级电路不工作，从而降低了功耗；差分输入级晶体管M4、M5采用最小沟道长度以提高速度。

优选的，所述高速钟控比较器，还包含判断级电路，所述判断级电路，包含晶体管M7、晶体管M8、时钟控制晶体管M14、时钟控制晶体管M15；所述晶体管M7与时钟控制晶体管M14相连后与串联的晶体管M8和时钟控制晶体管M15并联，同时晶体管M7、M8栅极交叉互连，实现正反馈，以提高判断电路的增益；所述时钟控制晶体管M14与次级放大晶体管M2相连；所述时钟控制晶体管M15与次级放大晶体管M3相连；当时钟电路的信号CLK为低电平时，时钟控制晶体管M14、M15导通，判断级电路工作。

优选的，所述晶体管M7、晶体管M8分别与栅漏短接的晶体管M13相连。

由于上述技术方案的运用，本发明与现有技术相比具有下列优点：

本发明的高速钟控比较器的预放大级电路、判断级电路由时钟电路控制交替工作，降低了电路功耗。 

附图说明

下面结合附图对本发明技术方案作进一步说明：

附图1为本发明的高速钟控比较器的电路原理图。

具体实施方式

下面结合附图来说明本发明。

如附图1所示为本发明所述的高速钟控比较器，包含预放大级电路、判断级电路、时钟电路；所述预放大级电路，包含差分输入级晶体管M4、差分输入级晶体管M5、输入差分对管的有源负载为晶体管M0、输入差分对管的有源负载为晶体管M1、尾电流源晶体管M6、时钟控制晶体管M11、次级放大晶体管M2、次级放大晶体管M3、次级放大的有源负载为晶体管M9、次级放大的有源负载为晶体管M10、时钟控制晶体管M12；所述输入差分对管的有源负载为晶体管M0与差分输入级晶体管M4串联后，与串联的输入差分对管的有源负载为晶体管M1和差分输入级晶体管M5并联；所述尾电流源晶体管M6分别与差分输入级晶体管M4、差分输入级晶体管M5相连；所述时钟控制晶体管M11与尾电流源晶体管M6相连，并受时钟电路控制；所述次级放大晶体管M2与输入差分对管的有源负载为晶体管M0相连，同时并与次级放大的有源负载为晶体管M10相连；所述次级放大晶体管M3与输入差分对管的有源负载为晶体管M1相连，同时并与次级放大的有源负载为晶体管M9相连；所述次级放大的有源负载为晶体管M9、次级放大的有源负载为晶体管M10分别与时钟控制晶体管M12相连，并受并受时钟电路控制；当时钟电路的信号CLK为高电平时工作，采集差分输入端需比较的电压信号；在时钟电路的信号CLK为低电平时，时钟控制晶体管M11、M12关闭，预放大级电路不工作，从而降低了功耗；差分输入级晶体管M4、M5采用最小沟道长度以提高速度。所述判断级电路，包含晶体管M7、晶体管M8、时钟控制晶体管M14、时钟控制晶体管M15；所述晶体管M7与时钟控制晶体管M14相连后与串联的晶体管M8和时钟控制晶体管M15并联，同时晶体管M7、M8栅极交叉互连，实现正反馈，以提高判断电路的增益；所述时钟控制晶体管M14与次级放大晶体管M2相连；所述时钟控制晶体管M15与次级放大晶体管M3相连；所述晶体管M7、晶体管M8分别与栅漏短接的晶体管M13相连，可以提高晶体管M7、M8的漏端电位，减小了晶体管M2、M3的尺寸，提高了速度，M2、M3的漏端电流随之减小，从而功耗降低了；当时钟电路的信号CLK为低电平时，时钟控制晶体管M14、M15导通，判断级电路工作。

由于上述技术方案的运用，本发明与现有技术相比具有下列优点：

本发明的高速钟控比较器的预放大级电路、判断级电路由时钟电路控制交替工作，降低了电路功耗。  

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并加以实施，并不能以此限制本发明的保护范围，凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围内。

Claims (4)

1.一种高速钟控比较器，其特征在于：包含预放大级电路、时钟电路；所述预放大级电路，包含差分输入级晶体管M4、差分输入级晶体管M5、输入差分对管的有源负载为晶体管M0、输入差分对管的有源负载为晶体管M1、尾电流源晶体管M6、时钟控制晶体管M11、次级放大晶体管M2、次级放大晶体管M3、次级放大的有源负载为晶体管M9、次级放大的有源负载为晶体管M10、时钟控制晶体管M12；所述输入差分对管的有源负载为晶体管M0与差分输入级晶体管M4串联后，与串联的输入差分对管的有源负载为晶体管M1和差分输入级晶体管M5并联；所述尾电流源晶体管M6分别与差分输入级晶体管M4、差分输入级晶体管M5相连；所述时钟控制晶体管M11与尾电流源晶体管M6相连，并受时钟电路控制；所述次级放大晶体管M2与输入差分对管的有源负载为晶体管M0相连，同时并与次级放大的有源负载为晶体管M10相连；所述次级放大晶体管M3与输入差分对管的有源负载为晶体管M1相连，同时并与次级放大的有源负载为晶体管M9相连；所述次级放大的有源负载为晶体管M9、次级放大的有源负载为晶体管M10分别与时钟控制晶体管M12相连，并受并受时钟电路控制；当时钟电路的信号CLK为高电平时工作，采集差分输入端需比较的电压信号；在时钟电路的信号CLK为低电平时，时钟控制晶体管M11、M12关闭，预放大级电路不工作，从而降低了功耗。

2.根据权利要求1所述的高速钟控比较器，其特征在于：所述差分输入级晶体管M4、M5采用最小沟道长度以提高速度。

3.根据权利要求1或2所述的高速钟控比较器，其特征在于：还包含判断级电路，所述判断级电路，包含晶体管M7、晶体管M8、时钟控制晶体管M14、时钟控制晶体管M15；所述晶体管M7与时钟控制晶体管M14相连后与串联的晶体管M8和时钟控制晶体管M15并联，同时晶体管M7、M8栅极交叉互连，实现正反馈，以提高判断电路的增益；所述时钟控制晶体管M14与次级放大晶体管M2相连；所述时钟控制晶体管M15与次级放大晶体管M3相连；当时钟电路的信号CLK为低电平时，时钟控制晶体管M14、M15导通，判断级电路工作。

4.根据权利要求3所述的高速钟控比较器，其特征在于：所述晶体管M7、晶体管M8分别与栅漏短接的晶体管M13相连。