CN103368542B - 一种高精度延时小的连续时间比较器 - Google Patents

Abstract

本发明公开了一种高精度延时小的连续时间比较器，适用于以比较器为基础的开关电容结构中(CBSC？structure)。其依次包括：偏置电路，用于提供比较器所需的电流电压偏置；预放大器，用于放大需要判别的输入误差并扩大输入的共模范围；输出级，用于驱动后续电路并提高响应特性。本发明相比传统的连续时间比较器，通过共源共栅结构提高了比较器的增益；同时采取上拉下推的输出级减小延迟时间，提高了响应速度。

Description

一种高精度延时小的连续时间比较器

技术领域

本发明涉及微电子学与固体电子学技术领域，尤其涉及一种高精度延时小的连续时间比较器。

背景技术

比较器为基础的开关电容结构(comparator-basedswitched-capacitorstructure，CBSC)，开关电容(switched-capacitor，SC)电路广泛地应用于现代通信片上系统中，包括开关电容积分器，模拟运算器，滤波器和模数转换器等模拟模块。传统的开关电容结构采用运算放大器完成开关电容的反馈环路。因放大器有限的工作电压范围和较大的功耗令其在现阶段低电压低功耗系统发展中面临瓶颈。

为了克服这个难点，文献[J.K.Fiorenza,T.Sepke,L.G.SodiniandH.S.Li,“Comparator-BasedSwitched-CapacitorCircuitsforScaledCMOSTechnologies,”IEEEJ.Solid-StateCircuitsvol.41,no.12,pp.2658-2668,December,2006]提出了一种以比较器为基础的开关电容结构，如图1所示。这种结构的开关电容电路采用一个理想的零延时比较器判别输入电压值，得出控制信号控制电流源的充放电，形成反馈环路。其中的判别比较器为该CBSC结构的核心元件。常见的比较器分为动态比较器和连续时间比较器两种。动态比较器在每个时钟沿到来时进行比较和判别，并在整个时钟周期内保持输出结果，并不适于CBSC结构在一个时钟周期内即时判别输入信号的特点。通常，连续时间比较器适用于CBSC结构，为了提高CBSC的反馈精度和速度，要求该比较器具有高精度，延时小的特点。

传统的连续时间比较器如图2所示。该比较器采用简单两级开环结构，输出级为一个无米勒补偿的PMOS共源级。该结构的增益为：

$A_v\≈\left(\frac{g_{m1}}{g_{ds2}+g_{ds4}}\right)\left(\frac{g_{m6}}{g_{ds6}+g_{ds7}}\right)---\left(1\right)$

其中，Av为直流增益，g_m1和g_m6为输入NMOS管M1和输出PMOS管M6的跨导，g_ds2～g_ds7为MOS管M2～M7的源漏区电导。可见，该比较器的增益受到单级电路的限制。除此之外，该比较器的输出级也将增大比较器的传输延时。当比较器的输入信号大到以压摆率为主导时，第一级的输出即为一个阶跃响应信号。所以，输出级的压摆率即为影响输出传输延时的重要因素。输出正压摆率和负压摆率为：

${\mathrm{SR}}_{tra}^{+}=\frac{I_6-I_7}{C_L}---\left(2\right)$

${\mathrm{SR}}_{tra}^{-}=\frac{I_7}{C_L}---\left(3\right)$

其中，SR⁺和SR^-为输出级的正负压摆率，I₆为M6管为最大过驱电压时的电流，I₇为M7管的饱和电流，C_L为输出负载电容。下脚标tra代表传统结构比较器，该传统结构比较器的输出传输延时为：

${\mathrm{delay}}_{ris,tra}=\frac{{\mathrm{\&Delta;V}}_{tra}}{{\mathrm{SR}}_{tra}^{-}}<{\mathrm{delay}}_{fal,tra}=\frac{{\mathrm{\&Delta;V}}_{tra}}{{\mathrm{SR}}_{tra}^{+}}---\left(4\right)$

其中，delay_ris,tra和delay_fal,tra为输出上升和下降传输延时，ΔV_tra为输出阶跃电压差。相比于上升延时，传统比较器需要更长的时间将电压拉下。

为了得到更高的增益，文献[J.K.Fiorenza,T.Sepke,L.G.SodiniandH.S.Li,“Comparator-BasedSwitched-CapacitorCircuitsforScaledCMOSTechnologies,”IEEEJ.Solid-StateCircuitsvol.41,no.12,pp.2658-2668,December,2006]使用一个3级结构比较器，如图3所示。该结构通过级联的方式逐级放大输入误差，达到更高的灵敏度。但是，该结构比较器的传输延时由各级的传输延时组成：

delay＝∑delay_i(5)

其中，delay_i为第i级电路的传输延时。所以，多级预放大器的比较器结构是以更长的传输延时和更大的功耗为代价换取的高精度。可见，现有的连续时间比较器不能在精度、传输延时和功耗上做到更好的折衷。

发明内容

针对上述现有方案的不足之处，本发明的主要目的是提供一种高精度延时小的CMOS连续时间比较器。

本发明为了实现上述目的，提出一种高精度延时小的连续时间比较器，其特征在于，该比较器依次包括：偏置电路、预放大器和输出级，其中，

所述偏置电路，用于提供比较器所需的电流电压偏置；

所述预放大器，用于放大需要判别的输入误差并扩大输入的共模范围；

所述输出级，用于驱动后续电路并提高响应特性。

本发明提出的CMOS连续时间比较器适用于以比较器为基础的开关电容结构中(CBSCstructure)。在以不消耗更多的功耗为前提下，提高比较器的增益，并缩短比较器的总体传输延时。

附图说明

图1是以比较器为基础的开关电容结构示意图；

图2是传统的连续时间比较器结构示意图；

图3是现有技术中的比较器结构示意图；

图4是本发明的比较器结构示意图；

图5是本发明的比较器与传统比较器输出阶跃响应仿真曲线图；

图6是本发明的比较器不同的输入误差的传输延时的仿真关系曲线图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图4所示为本发明的比较器结构示意图。如图4所示，本发明提出的一种高精度延时小的CMOS连续时间比较器，依次包括：偏置电路、预放大器和输出级，其中，

所述偏置电路，用于提供比较器所需的电流电压偏置；

所述预放大器，用于放大需要判别的输入误差并扩大输入的共模范围；

所述输出级，用于驱动后续电路并提高响应特性。

所述偏置电路用于提供偏置电压Vb1、Vb2、Vb3，预放大器和输出级的尾电流源M3、M7和M16的栅极电压。所述偏置电路包括NMOS管M18、M19、M21、M23和PMOS管M20、M22、M24。所有NMOS管源极连接地，所有PMOS管源极连接输入电源VDD。其中，M18的栅极和漏极连接输入电源VDD，并且连接预放大器和输出级的尾电流源的栅极，同时连接M19、M21、M23的栅极。M19的漏级连接M20的漏级和栅极并且连接参考电压Vb1。同理，M21的漏级连接M22的漏级和栅极并且连接参考电压Vb2；M23的漏级连接M24的漏级和栅极并且连接参考电压Vb3。

所述预放大器采用单端输出折叠共源共栅结构放大器，其包括两个差分输入端V+、V-，三个参考电压输入端Vb1、Vb2、Vb3，连接偏置电路的尾电流栅电压输入Vb4和连接输出级的一个输出端Aout。该放大器由NMOS管M1、M2、M3、M7、M8、M9与PMOS管M4、M5、M6、M10、M11、M12、M13组成。其中输入NMOS管M1和M2的栅极分别连接输入信号V+和V-；漏极分别连接共栅管M9和M8的源极，并且连接到尾电流源M7的漏极；源极连接尾电流源M3的漏极。M1～M3管构成下拉输入。同理输入PMOS管M4和M5的栅极分别连接输入信号V+和V-；漏极分别连接共栅管M11和M10的源极，并且分别连接到负载电流源M13和M12的漏极；源极连接负载电流源M6的漏极。M4～M6管构成上拉输入。M8和M9的栅极连接参考电压Vb1；M8的漏极连接负载电流源M12和M13的栅极；M9的漏极连接输出级电路。同理M10和M11的栅极连接参考电压Vb2；M10的漏极同样连接负载电流源M12和M13的栅极；M11的漏极连接输出级电路。其中，所有尾电流源的源极连接地，所有负载电流源的源极连接电源VDD。尾电流源的栅极连接偏置电路；并且负载电流源M6的栅极连接参考电压Vb3。

所述输出级采用下推管和上拉管同时工作输出。其中，NMOS管M14的栅极连接预放大器电路的输出端，源极连接地，漏级连接比较器输出Qout；负载PMOS电流源M15的栅极连接参考电压Vb3，漏级与M14的漏级连接并连接输出Qout，源极连接电源VDD。这两个管构成下推输出。同理，PMOS管M17的栅极连接预放大器电路的输出端，源极连接电源VDD，漏级连接比较器输出Qout；NMOS尾电流源M16的栅极连接偏置电路，漏级连接输出Qout，源极连接地。这两个管构成上拉输出。

如图4所示，比较器的输入NMOS管M1、M2和输入PMOS管M4、M5同时工作扩大了比较器的输入共模范围。M1、M2为尺寸相同的匹配输入管，PMOS匹配输入管M4、M5的加入令比较器的输入为轨到轨输入，并优化了预放大器的大信号转换特性。共栅管M8～M11提高了比较器的增益。M14～M17组成了比较器的上推下拉输出级。该比较器比图3所示的多级结构比较器节省了更多的功耗，并达到相同级别的增益：

$A_v\&ap;g_{m2}\&lsqb;\frac{\left(r_{ds2}{g}_{m2}{r}_{ds8}\right)\&CenterDot;\left(r_{ds10}{g}_{m10}{r}_{ds12}\right)}{\left(r_{ds2}{g}_{m2}{r}_{ds8}\right)+\left(r_{ds10}{g}_{m10}{r}_{ds12}\right)}\&rsqb;\&lsqb;g_{m17}\left(\frac{r_{ds17}{r}_{ds16}}{r_{ds17}+r_{ds16}}\right)\&rsqb;---\left(6\right)$

其中，A_v为比较器增益，r_ds2～r_ds17为M2～M17的导通电阻，g_m2、g_m10和g_m17为M2、M10和M17的跨导。

与图2所示的传统结构的比较器相比，该比较器增加了M14管与M15管为比较器的输出提供了下拉电流。所以，比较器的输出为大信号时的负压摆率会增大。为了实现输出大信号具有相同的上升和下降的延时特性，通过M16和M15的电流将上升和下降的延时特性设计为相同的值。假设其电流与图2所示的传统结构比较器中通过M7的电流相等。则本发明比较器的正压摆率和负压摆率分别为：

${\mathrm{SR}}^{-}={\mathrm{SR}}^{+}={\mathrm{SR}}_{tra}^{-}>{\mathrm{SR}}_{tra}^{+}---\left(7\right)$

并且 ${\mathrm{SR}}^{+}\&ap;\frac{I_{15}}{C_L},{\mathrm{SR}}^{-}\&ap;\frac{I_{16}}{C_L},$

其中，SR⁺和SR^-分别为正负压摆率，I₁₆和I₁₅分别为M16和M15饱和时的电流，C_L为输出负载电容，下脚标tra代表传统结构比较器。

本发明比较器的传输延时为：

${\mathrm{delay}}_{ris}=\frac{\mathrm{\&Delta;}V}{{\mathrm{SR}}^{-}}={\mathrm{delay}}_{fal}=\frac{\mathrm{\&Delta;}V}{{\mathrm{SR}}^{+}}<{\mathrm{delay}}_{fal,tra}=\frac{{\mathrm{\&Delta;V}}_{tra}}{{\mathrm{SR}}_{tra}^{+}}---\left(8\right)$

其中，delay_ris和delay_fal分别为输出上升和下降传输延时，ΔV为输出阶跃电压差，下脚标tra代表传统结构比较器。可见，本发明的比较器以增加部分M15管的电流功耗为代价得到较小的总体传输延时。在此分析基础上，以传统比较器和本发明比较器设计实例为例说明本发明比较器的优越性。

图5为本发明的比较器与传统比较器输出阶跃响应仿真曲线图。从图5中可以看出本发明的比较器的上升传输延时略大于传统比较器，但下降传输延时得到了明显改进。并得到大约相同的上升下降传输特性。图6为本发明的比较器不同的输入误差的传输延时的关系曲线图。可见，当输入误差大于一定值时，比较器的传输延时会保持不变。当输入误差大于1.2mV时，比较器即可判定出有效输出。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种高精度延时小的连续时间比较器，其特征在于，该比较器依次包括：偏置电路、预放大器和输出级，其中，

所述偏置电路，用于提供比较器所需的电流电压偏置；

所述预放大器，用于放大需要判别的输入误差并扩大输入的共模范围；

所述输出级，用于驱动后续电路并提高响应特性；

所述预放大器采用单端输出折叠共源共栅结构放大器；

所述放大器包括两个差分输入端V+、V-、三个参考电压输入端Vb1、Vb2、Vb3、连接偏置电路的尾电流栅电压输入Vb4和连接输出级的一个输出端Aout；

所述偏置电路进一步用于提供偏置电压Vb1、Vb2、Vb3，以及所述预放大器和所述输出级的尾电流源的栅极电压；

所述偏置电路包括NMOS管M18、M19、M21、M23和PMOS管M20、M22、M24，其中，

所有NMOS管源极连接地，所有PMOS管源极连接输入电源VDD；

M18的栅极和漏极连接输入电源VDD，并且连接预放大器和输出级的尾电流源的栅极，同时连接M19、M21、M23的栅极；

M19的漏级连接M20的漏级和栅极并且连接参考电压Vb1；

M21的漏级连接M22的漏级和栅极并且连接参考电压Vb2；

M23的漏级连接M24的漏级和栅极并且连接参考电压Vb3；

所述放大器由NMOS管M1、M2、M3、M7、M8、M9与PMOS管M4、M5、M6、M10、M11、M12、M13组成，其中：

输入NMOS管M1和M2的栅极分别连接输入信号V+和V-，漏极分别连接共栅管M9和M8的源极并且连接到尾电流源M7的漏极，源极连接尾电流源M3的漏极，M1～M3构成下拉输入；

输入PMOS管M4和M5的栅极分别连接输入信号V+和V-，漏极分别连接共栅管M11和M10的源极并且分别连接到负载电流源M13和M12的漏极，源极连接负载电流源M6的漏极，M4～M6构成上拉输入；

M8和M9的栅极连接参考电压Vb1，M8的漏极连接负载电流源M12和M13的栅极，M9的漏极连接所述输出级；

M10和M11的栅极连接参考电压Vb2，M10的漏极同样连接负载电流源M12和M13的栅极，M11的漏极连接所述输出级；

其中，所有尾电流源的源极连接地，栅极连接偏置电路，所有负载电流源的源极连接输入电源VDD，并且负载电流源M6的栅极连接参考电压Vb3；

所述输出级采用下推管和上拉管同时工作输出；

所述输出级中：

NMOS管M14的栅极连接所述预放大器的输出端，源极连接地，漏级连接所述比较器的输出Qout；负载PMOS电流源M15的栅极连接参考电压Vb3，漏级与M14的漏级连接并连接输出Qout，源极连接输入电源VDD，M14和M15构成下推输出；

PMOS管M17的栅极连接所述预放大器的输出端，源极连接输入电源VDD，漏级连接所述比较器的输出Qout，NMOS尾电流源M16的栅极连接所述偏置电路，漏级与M17的漏级连接并连接输出Qout，源极连接地，M16和M17构成上拉输出。

2.根据权利要求1所述的比较器，其特征在于，所述比较器的输入NMOS管M1、M2和输入PMOS管M4、M5同时工作扩大了比较器的输入共模范围；输入PMOS管M4、M5的加入令比较器的输入为轨到轨输入，并优化了预放大器的大信号转换特性；共栅管M8～M11提高了比较器的增益。

3.根据权利要求1所述的比较器，其特征在于，所述比较器中的M14与M15为比较器的输出提供了下拉电流，使比较器的输出为大信号时的负压摆率增大，并通过M16和M15的电流将比较器的上升和下降延时特性设计为相同的值。