KR101083929B1

KR101083929B1 - 신호 변환 회로 및 레일·투·레일 회로

Info

Publication number: KR101083929B1
Application number: KR1020097024520A
Authority: KR
Inventors: 마코토 마스다
Original assignee: 쟈인 에레쿠토로닉스 가부시키가이샤
Priority date: 2007-06-27
Filing date: 2008-06-25
Publication date: 2011-11-15
Also published as: KR20100002292A; CN101689838B; WO2009001872A1; JP2009010640A; TW200915716A; CN101689838A; US8159300B2; TWI452830B; JP5022789B2; US20100188152A1

Abstract

본 발명의 일실시 형태와 관련되는 신호 변환 회로(2)는, 차동 증폭기부(10)와 소스 팔로워부(20)를 구비하고 있다. 차동 증폭기부(10)는, 직렬로 접속된 제1 및 제2의 저항기(11, 12)와 직렬로 접속된 제3 및 제4의 저항기(13, 14)와 제1 및 제2의 PMOS 트랜지스터(15, 16)와 전류원(18)을 가지고, 소스 팔로워부(20)는, 제1 및 제2의 NMOS 트랜지스터(22, 24)를 가지고 있다. 이 제1의 NMOS 트랜지스터(22)의 소스는 제1 및 제2의 저항기(11, 12)의 사이에 접속되고, 제2의 NMOS 트랜지스터(24)의 소스는 제3 및 제4의 저항기(13, 14)의 사이에 접속되어 있다.

변환 회로, 차동 증폭기, 소스 팔로워, 저항기, 전류원, NMOS 트랜지스터

Description

신호 변환 회로 및 레일·투·레일 회로{SIGNAL CONVERSION CIRCUIT AND RAIL-TO-RAIL CIRCUIT}

본 발명은, 신호 변환 회로, 특히 차동 전압 신호의 동상 전압을 변환하는 신호 변환 회로와, 이 신호 변환 회로를 구비한 레일·투·레일(Rail-to-Rail) 회로에 관한 것이다.

차동 전압 신호를 수신하는 수신 장치에 있어서, 송신 장치 및 전송 선로의 상황에 의존하는 동상 전압 오프셋(offset)이나, 저전압의 인터페이스(interface)에 대응하기 위해서 폭넓은 입력 동상 전압이 요구되고 있다. 이러한 수신 장치에는, 입력 차동 신호의 동상 전압을 소정의 전압 레벨로 변환하기 위한 신호 변환 회로와, 그 후단에 접속된 1개 또는 복수의 차동 증폭 회로를 가지는 레일·투·레일 회로가 구비되어 있다. 예를 들면, 저항 종단된 한 벌의 차동전송 선로에 있어서의 전류 방향을 바꾸는 것에 의해 디지털 신호를 송수신하는 소진폭 차동 신호 방식(LVDS : Low-Voltage Differential Signaling)의 수신 장치에 있어서, 신호 변환 회로는, 후단의 고속 NMOS 차동 증폭기를 동작시키기 위해서 입력 동상 전압을 NMOS 트랜지스터의 문턱값(Vthn)에 소정의 오프셋 전압을 더한 값보다 높은 전압으로 변환한다. 또, 저전원 전압화가 진행되는 전자기기에 있어서, 회로에는 다이내 믹 레인지(dynamic range)를 확보하기 위해 이른바 레일·투·레일(Rail-to-Rail) 동작을 하는 것이 요구되고 있다.

특허 문헌 1에 기재의 입력 레일·투·레일 신호 변환 회로는, 한 벌의 n형 트랜지스터가 입력 차동 신호를 받는 차동 증폭 회로와, 한 벌의 p형 트랜지스터가 입력 차동 신호를 받아 차동 증폭 회로의 한 벌의 부하 저항에 각각 전류를 공급하는 소스 팔로워 회로(source follower circuit)를 구비하고 있다. 이 신호 변환 회로에서는, 입력 전압 레벨이 제1의 문턱 전압보다 높은 영역에서 차동 증폭 회로가 동작하고, 입력 전압 레벨이 제2의 문턱 전압보다 낮은 영역에서 소스 팔로워 회로가 동작함으로써, 서로 보상하여 입력 레일·투·레일을 실현하고 있다. 또, 입력 전압 레벨이 제1의 문턱 전압 이상이고 제2의 문턱 전압 이하인 협조 영역에서는, 차동 증폭 회로와 소스 팔로워 회로가 함께 동작하고 있다.

또, 특허 문헌 1에 기재의 다른 입력 레일·투·레일 신호 변환 회로는, 한 벌의 p형 트랜지스터가 입력 차동 신호를 받는 차동 증폭 회로와, 한 벌의 n형 트랜지스터가 입력 차동 신호를 받아 차동 증폭 회로의 한 벌의 부하 저항에 각각 전류를 공급하는 소스 팔로워 회로를 구비하고 있다. 이 신호 변환 회로는, 입력 전압 레벨이 제1의 문턱 전압보다 낮은 영역에서 차동 증폭 회로가 동작하고, 입력 전압 레벨이 제2의 문턱 전압보다 높은 영역에서 소스 팔로워 증폭 회로가 동작함으로써, 서로 보상하여 입력 레일·투·레일을 실현하고 있다. 또, 입력 전압 레벨이 제2의 문턱 전압 이상이고 제1의 문턱 전압 이하인 협조 영역에서는, 차동 증폭 회로와 소스 팔로워 회로가 함께 동작하고 있다.

　　 <특허 문헌 1>　국제공개 제2006/126436호 팜플렛

<발명이 해결하고자 하는 과제>

그런데, 상기한 신호 변환 회로의 후단의 고속 NMOS 차동 증폭기에서는, 저소비 전력화 등을 위해서 저전원 전압화를 실시하는 것이 바람직하다. 이 경우, 신호 변환 회로로서는, 후단의 고속 NMOS 차동 증폭기에 있어서의 NMOS 트랜지스터의 문턱값(Vthn)으로부터 전원 전압 레벨까지 클리핑(clipping)하지 않고 출력할 수가 있는 상기의 다른 신호 변환 회로, 즉 p형 트랜지스터를 가지는 차동 증폭 회로와 n형 트랜지스터를 가지는 소스 팔로워 회로를 구비하는 신호 변환 회로를 이용하는 것이 바람직하다.

이런 종류의 신호 변환 회로에서는, 차동 증폭 회로의 이득이 저하하기 시작하는 협조 영역에 있어서도 이득을 크게 하여 신호 품질을 높이고 싶다고 하는 요구가 있다.

그래서, 본 발명은, 종래에 비해 협조 영역에 있어서의 이득을 크게 하는 것이 가능한 신호 변환 회로, 및, 이 신호 변환 회로를 구비한 레일·투·레일 회로를 제공하는 것을 목적으로 하고 있다.

<과제를 해결하기 위한 수단>

본 발명의 신호 변환 회로는, 제1의 입력 단자 및 제2의 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 동상 전압 레벨이 변환된 차동 전압 신호를 제1의 출력 단자 및 제2의 출력 단자로부터 출력하는 신호 변환 회로로서, (a) 저전위측의 전원과 제1의 출력 단자의 사이에 직렬로 접속된 제1 및 제2의 임피던스(impedance) 소자와, (b) 저전위측의 전원과 제2의 출력 단자의 사이에 직렬로 접속된 제3 및 제4의 임피던스 소자와, (c) 제1의 출력 단자에 접속된 드레인 전극과 제2의 입력 단자에 접속된 게이트 전극과 소스 전극을 가지는 제1의 PMOS 트랜지스터와, (d) 제2의 출력 단자에 접속된 드레인 전극과 제1의 입력 단자에 접속된 게이트 전극과 소스 전극을 가지는 제2의 PMOS 트랜지스터와, (e) 제1 및 제2의 임피던스 소자의 사이에 접속된 소스 전극과 제1의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 드레인 전극을 가지는 제1의 NMOS 트랜지스터와, (f) 제3 및 제4의 임피던스 소자의 사이에 접속된 소스 전극과 제2의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 드레인 전극을 가지는 제2의 NMOS 트랜지스터와, (g) 제1의 PMOS 트랜지스터의 소스 전극 및 제2의 PMOS 트랜지스터의 소스 전극과 고전위측의 전원과의 사이에 설치되고 일정 전류를 발생하는 전류원을 구비하는 것을 특징으로 한다.

이 신호 변환 회로에서는, 제1~제4의 임피던스 소자와 제1 및 제2의 PMOS 트랜지스터와 전류원이 차동 증폭 회로를 구성하고 있고, 제1 및 제2의 NMOS 트랜지스터가 소스 팔로워 회로를 구성하고 있다. 소스 팔로워 회로에 있어서의 제1의 NMOS 트랜지스터의 소스는 제1 및 제2의 임피던스 소자의 사이에 접속되어 있고, 소스 팔로워 회로에 있어서의 제2의 NMOS 트랜지스터의 소스는 제3 및 제4의 임피던스 소자의 사이에 접속되어 있으므로 PMOS 트랜지스터의 드레인 전류에 기인한 제1 및 제2의 NMOS 트랜지스터의 소스의 전압의 상승이 종래에 비해 억제된다. 따라서, 종래에 비해 소스 팔로워의 이득을 크게 할 수가 있고 신호 변환 회로의 협조 영역에 있어서의 이득을 크게 할 수가 있다.

본 발명의 다른 신호 변환 회로는, 제1의 입력 단자 및 제2의 입력 단자에 차동 전압 신호를 입력하고, 이 차동 전압 신호의 동상 전압 레벨을 변환하여, 동상 전압 레벨이 변환된 차동 전압 신호를 제1의 출력 단자 및 제2의 출력 단자로부터 출력하는 신호 변환 회로로서, (a) 저전위측의 전원과 제1의 출력 단자의 사이에 직렬로 접속된 제1 및 제2의 임피던스 소자와, (b) 저전위측의 전원과 제2의 출력 단자의 사이에 직렬로 접속된 제3 및 제4의 임피던스 소자와, (c) 제1의 출력 단자에 접속된 드레인 전극과 제2의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 소스 전극을 가지는 제1의 PMOS 트랜지스터와, (d) 제2의 출력 단자에 접속된 드레인 전극과 제1의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 소스 전극을 가지는 제2의 PMOS 트랜지스터와, (e) 제1 및 제2의 임피던스 소자의 사이에 접속된 소스 전극과 제1의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 드레인 전극을 가지는 제1의 NMOS 트랜지스터와, (f) 제3 및 제4의 임피던스 소자의 사이에 접속된 소스 전극과 제2의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 드레인 전극을 가지는 제2의 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.

이 신호 변환 회로에서는, 제1~제4의 임피던스 소자와 제1 및 제2의 PMOS 트랜지스터가 의사(疑似) 차동 증폭 회로를 구성하고 있고, 제1 및 제2의 NMOS 트랜지스터가 소스 팔로워 회로를 구성하고 있다. 소스 팔로워 회로에 있어서의 제1의 NMOS 트랜지스터의 소스는 제1 및 제2의 임피던스 소자의 사이에 접속되어 있고, 소스 팔로워 회로에 있어서의 제2의 NMOS 트랜지스터의 소스는 제3 및 제4의 임피던스 소자의 사이에 접속되어 있으므로 PMOS 트랜지스터의 드레인 전류에 기인한 제1 및 제2의 NMOS 트랜지스터의 소스의 전압의 상승이 종래에 비해 억제된다. 따라서, 종래에 비해 소스 팔로워의 이득을 크게 할 수가 있고 신호 변환 회로의 협조 영역에 있어서의 이득을 크게 할 수가 있다.

상기한 신호 변환 회로는, 제1 및 제2의 임피던스 소자에 전류를 공급함과 아울러, 이 전류의 크기를 변경 가능한 제1의 가변 전류원과, 제3 및 제4의 임피던스 소자에 전류를 공급함과 아울러, 이 전류의 크기를 변경 가능한 제2의 가변 전류원을 더 구비하는 것이 바람직하다.

이 구성에 의하면, 제1 및 제2의 가변 전류원의 출력 전류를 조정함으로써, 제1 및 제2의 임피던스 소자의 전압 강하량, 제3 및 제4의 임피던스 소자의 전압 강하량을 조정할 수가 있다. 따라서, 신호 변환 회로의 출력 동상 전압 레벨을 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작할 수 있도록 적절히 설정할 수가 있다.

본 발명의 레일·투·레일 회로는, 상기한 신호 변환 회로와, 신호 변환 회로의 제1의 출력 단자 및 제2의 출력 단자에 접속된 차동 증폭 회로를 구비하고, 신호 변환 회로는, 차동 증폭 회로의 동작점에 변동을 가져오는 파라미터(parameter)의 적어도 어느 하나를 감시하고, 파라미터의 변동에 따라 제1의 가변 전류원 및 제2의 가변 전류원에 전류를 변경시키는 제어 회로를 더 구비하는 것을 특징으로 한다.

이 레일·투·레일 회로에 의하면, 상기한 신호 변환 회로를 구비하고 있으므로 전원 전압 등의 변동에 기인하여 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작 가능한 입력 동상 전압 레벨이 변동해도 신호 변환 회로의 출력 동상 전압 레벨을 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작 가능한 전압 레벨에 접근하고 이득을 높일 수가 있다. 또, 프로세스 편차나 온도 변동에 기인하여, 예를 들면 트랜지스터의 문턱 전압이 변동하고, 신호 변환 회로의 출력 동상 전압 레벨이나 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작 가능한 입력 동상 전압 레벨이 변동해도 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작할 수 있도록 출력 동상 전압 레벨을 적절히 조정할 수가 있다.

상기한 제1~제4의 임피던스 소자는 저항기인 것이 바람직하다.

<발명의 효과>

본 발명에 의하면, 종래에 비해 신호 변환 회로의 협조 영역에 있어서의 이득을 크게 할 수가 있다. 따라서, 이 신호 변환 회로를 구비한 레일·투·레일 회로의 협조 영역에 있어서의 이득을 종래에 비해 크게 할 수가 있다.

도 1은 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로를 포함하는 레일·투·레일식의 차동 증폭 회로의 구성도이다.

도 2는 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다.

도 3은 비교예의 신호 변환 회로를 나타내는 회로도이다.

도 4는 입력 동상 전압에 대한 각 부의 전압 및 각 부의 전류의 시뮬레이션 결과를 나타내는 도이다.

도 5는 본 발명의 제2의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다.

도 6은 본 발명의 제3의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다.

도 7은 본 발명의 변형예와 관련되는 신호 변환 회로를 나타내는 회로도이다.

도 8은 본 발명의 변형예와 관련되는 신호 변환 회로를 나타내는 회로도이다.

<부호의 설명>

1 레일·투·레일 회로

2, 2A, 2B, 2C, 2X 신호 변환 회로

4 차동 증폭 회로

5, 6 제1 및 제2의 입력 단자

7, 8 제1 및 제2의 출력 단자

10 차동 증폭기부

10C 의사 차동 증폭기부(amplifier part)

11~14 제1~제4의 저항기(제1~제4의 임피던스 소자)

11X, 13X 저항기

15, 16 제1 및 제2의 PMOS 트랜지스터

18 전류원

20 소스 팔로워부(source follower part)

22, 24 제1 및 제2의 NMOS 트랜지스터

31, 32 제1 및 제2의 가변 전류원

41, 41B 제어 회로

51 기준 전압 발생 회로

Vdd 고전위측의 전원

Vss 저전위측의 전원

이하, 도면을 참조하여 본 발명의 매우 적합한 실시 형태에 대해서 상세하게 설명한다. 또, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.

［제1의 실시 형태］

도 1은 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로를 포함하는 레일·투·레일식의 차동 증폭 회로의 구성도이다. 이 레일·투·레일 회로(1)는, 폭넓은 동상 전압 범위의 입력 신호를 취득하고, 소정의 증폭을 하여 출력하는 차동 증폭 회로이고, 예를 들면 LVDS의 수신 장치에 이용된다. 레일·투·레일 회로(1)는, 입력된 차동 전압 신호의 동상 전압 레벨을 소정의 동상 전압 레벨로 변 환하는 신호 변환 회로(2)와, 소정의 동상 전압 레벨로 변환된 변환 차동 전압 신호를 증폭하는 차동 증폭 회로(4)를 구비한다.

신호 변환 회로(2)의 제1의 입력 단자(5) 및 제2의 입력 단자(6)에는, 차동 전압 신호 INp 및 INn이 각각 입력된다. 신호 변환 회로(2)는, 이 차동 전압 신호 INp 및 INn의 동상 전압 레벨을 소정의 동상 전압 레벨로 변환하고, 제1의 출력 단자(7) 및 제2의 출력 단자(8)로부터 차동 전압 신호 OUTp 및 OUTn로서 각각 출력한다. 차동 증폭 회로(4)는, 차동 전압 신호 OUTp 및 OUTn를 각각 취득하고 전압 증폭하여 출력한다.

도 2는 본 발명의 제1의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 신호 변환 회로(2)는, 차동 증폭 동작하는 차동 증폭기부(10)와 소스 팔로워 동작하는 소스 팔로워부(20)를 가지고 있다.

차동 증폭기부(10)는, 제1의 PMOS 트랜지스터(15)와 제2의 PMOS 트랜지스터(16)에 의해 구성되고, 또한 제1~제4의 저항기(임피던스 소자)(11~14)와 전류원(18)을 가지고 있다. 제1 및 제2의 저항기(11, 12)는 저전위측의 전원 Vss와 제1의 출력 단자(7)의 사이에 직렬로 접속되고, 제3 및 제4의 저항기(13, 14)는 저전위측의 전원 Vss와 제2의 출력 단자(8)의 사이에 직렬로 접속되어 있다. 제1의 PMOS 트랜지스터(15)의 드레인 전극은 제1의 출력 단자(7)에 접속되고, 소스 전극은 전류원(18)에 접속되고, 게이트 전극은 제2의 입력 단자(6)에 접속되어 있다. 제2의 PMOS 트랜지스터(16)의 드레인 전극은 제2의 출력 단자(8)에 접속되고, 소스 전극은 전류원(18)에 접속되고, 게이트 전극은 제1의 입력 단자(5)에 접속되어 있 다. 전류원(18)은, 제1의 PMOS 트랜지스터(15)의 소스 전극 및 제2의 PMOS 트랜지스터(16)의 소스 전극과 고전위측의 전원 Vdd와의 사이에 설치되고 일정 전류 Iss를 발생한다.

소스 팔로워부(20)는, 소스 팔로워로서 동작하는 제1의 NMOS 트랜지스터(22)와 제2의 NMOS 트랜지스터(24)를 가지고 있다. 보다 구체적으로는, 제1의 NMOS 트랜지스터(22)의 소스 전극은 제1 및 제2의 저항기(11, 12)의 사이의 노드에 접속되고, 게이트 전극은 제1의 입력 단자(5)에 접속되고, 드레인 전극은 고전위측의 전원 Vdd에 접속되어 있다. 제2의 NMOS 트랜지스터(24)의 소스 전극은 제3 및 제4의 저항기(13, 14)의 사이의 노드에 접속되고, 게이트 전극은 제2의 입력 단자(6)에 접속되고, 드레인 전극은 고전위측의 전원 Vdd에 접속되어 있다. 또, 도 2에서는 편의상 제2의 PMOS 트랜지스터(16)의 게이트 전극이 접속되는 제1의 입력 단자(5)와 제1의 NMOS 트랜지스터(22)의 게이트 전극이 접속되는 제1의 입력 단자(5)를 나누어 나타냈지만 이것들은 같은 것이다. 제1의 PMOS 트랜지스터(15)의 게이트 전극이 접속되는 제2의 입력 단자(6)와 제2의 NMOS 트랜지스터(24)의 게이트 전극이 접속되는 제2의 입력 단자(6)에 대해서도 마찬가지이다.

또, 제1의 PMOS 트랜지스터(15)의 트랜지스터 크기와 제2의 PMOS 트랜지스터(16)의 트랜지스터 크기는 동일하고, 제1의 NMOS 트랜지스터(22)의 트랜지스터 크기와 제2의 NMOS 트랜지스터(24)의 트랜지스터 크기는 동일하다. 여기서, MOS 트랜지스터의 트랜지스터 크기는, 게이트 폭/게이트 길이로 대략 정해진다. 또, 제1의 저항기(11)의 저항값과 제3의 저항기(13)의 저항값은 동일하고, 제2의 저항 기(12)의 저항값과 제4의 저항기(14)의 저항값은 동일하다.

다음에, 신호 변환 회로(2)의 동작을 설명한다. 이하, 제1 및 제3의 저항기(11, 13)의 저항값을 각각 R1로 나타내고, 제2 및 제4의 저항기(12, 14)의 저항값을 각각 R2로 나타낸다. 또, 제1 및 제2의 PMOS 트랜지스터(15, 16)의 전류 I15, I16의 차동 평형 상태에서의 전류값을 I1로 나타내고, 제1 및 제2의 NMOS 트랜지스터(22, 24)의 전류 I22, I24의 차동 평형 상태에서의 전류값을 I2로 나타낸다. 또, 제1의 PMOS 트랜지스터(15) 및 제2의 PMOS 트랜지스터(16)의 문턱값을 Vthp로 나타내고, 제1의 NMOS 트랜지스터(22) 및 제2의 NMOS 트랜지스터(24)의 문턱값을 Vthn으로 나타낸다. 또한, 제1의 입력 단자(5)에 입력된 차동 전압 신호 INp 및 제2의 입력 단자(6)에 입력된 차동 전압 신호 INn에 의한 입력 동상 전압의 레벨을 Vic로 나타내고, 제1의 출력 단자(7)로부터 출력되는 차동 전압 신호 OUTp 및 제2의 출력 단자(8)로부터 출력되는 차동 전압 신호 OUTn의 출력 동상 전압의 레벨을 Voc로 나타낸다. 신호 변환 회로(2)는, (i) 입력 동상 전압 레벨 Vic이 Vss 이상 또한 Vthn 이하인 영역, (ii) 입력 동상 전압 레벨 Vic이 Vdd-Vthp 이상 또한 Vdd 이하인 영역, 및(iii) 입력 동상 전압 레벨 Vic이 Vthn 이상 또한 Vdd-Vthp 이하인 영역에 있어서 각각 다른 동작을 한다. 이하, 각각의 영역에 있어서의 신호 변환 회로(2)의 동작을 설명한다.

(i) 입력 동상 전압 레벨 Vic이 Vss 이상이고 Vthn 이하인 경우, 차동 증폭기부(10)의 제1의 PMOS 트랜지스터(15) 및 제2의 PMOS 트랜지스터(16)가 동작하고, 소스 팔로워부(20)는 동작하지 않는다. 이 경우, 출력 동상 전압 레벨 Voc는 이하 의 식 (1)로 나타낼 수가 있다.

Voc = (R1+R2)·I1 (1)

여기에서는, 저전위측의 전원 Vss의 전압값을 0V로서 생각하고 있다. 제1의 출력 단자(7) 및 제2의 출력 단자(8)로부터는, 상술한 레벨의 동상 전압의 차동 전압 신호 OUTp 및 OUTn이 각각 출력되게 된다.

(ii) 입력 동상 전압 레벨 Vic이 Vdd-Vthp 이상이고 Vdd 이하인 경우, 소스 팔로워부(20)의 제1의 NMOS 트랜지스터(22) 및 제2의 NMOS 트랜지스터(24)가 동작하고, 차동 증폭기부(10)는 동작하지 않는다. 이 경우, 제1의 NMOS 트랜지스터(22) 및 제2의 NMOS 트랜지스터(24)는 소스 팔로워 회로를 구성하고 있기 때문에, 출력 동상 전압 레벨 Voc는 이하의 식 (2)로 나타낼 수가 있다.

Voc = R1·I2 (2)

(iii) 입력 동상 전압 레벨 Vic이 Vthn 이상이고 Vdd-Vthp 이하인 경우, 차동 증폭기부(10)와 소스 팔로워부(20)가 함께 동작한다. 출력 동상 전압 레벨 Voc는 이하의 식(3)과 같이 정해진다.

Voc = (R1+R2)·I1 + R1·I2 (3)

또, 신호 변환 회로(2)에 있어서, 전류원(18), 제1~제4의 저항기(11~14), 제1의 PMOS 트랜지스터(15), 제2의 PMOS 트랜지스터(16), 제1의 NMOS 트랜지스터(22), 및 제2의 NMOS 트랜지스터(24)의 크기나 값은, 상술한 식(1)~(3)을 만족하고, 한편 출력 동상 전압 레벨 Voc이 차동 증폭 회로(4)의 동작 영역에 들어가도록 조정된다.

다음에, 제1의 실시 형태의 신호 변환 회로(2)와 비교예의 신호 변환 회로를 비교하면서, 제1의 실시 형태의 신호 변환 회로(2)의 이점에 대해 설명한다. 도 3은 비교예의 신호 변환 회로(2X)를 나타내는 회로도이다. 도 3에 나타내는 비교예의 신호 변환 회로(2X)는, 신호 변환 회로(2)에 있어서, 제1 및 제2의 저항기(11, 12)에 대신하여 저항기(11X)를 구비하고 있고, 제3 및 제4의 저항기(13, 14)에 대신하여 저항기(13X)를 구비하고 있는 점에서 제1의 실시 형태와 다르다. 또, 비교예의 신호 변환 회로(2X)는, 신호 변환 회로(2)에 있어서, 소스 팔로워부(20)에 있어서의 트랜지스터(22, 24)의 소스가 각각 출력 단자(7, 8)에 접속되어 있는 점에서도 제1의 실시 형태와 다르다. 비교예의 신호 변환 회로(2X) 그 외의 구성은 신호 변환 회로(2)와 동일하다.

여기서, 이 비교예의 신호 변환 회로(2X) 및 제1의 실시 형태의 신호 변환 회로(2)의 시뮬레이션 결과를 나타낸다. 도 4는 입력 동상 전압에 대한 각 부의 전압 및 각 부의 전류의 시뮬레이션 결과를 나타내는 도이다. 도 4(a)에는 각 부의 전압이 나타나 있고 도 4(b)에는 각 부의 전류가 나타나 있다.

도 4(a)에 있어서, 곡선 INp, INn는, 신호 변환 회로(2) 및 신호 변환 회로(2X)의 입력 전압 INp, INn를 나타내고 있고, 예를 들면, 입력 전압 INp, INn의 전압차는 100mV이다. 또, 곡선 OUTp-2X, OUTn-2X는 각각 비교예의 신호 변환 회로(2X)의 출력 전압 OUTp, OUTn를 나타내고 있고, 곡선 OUTp, OUTn는 각각 제1의 실시 형태의 신호 변환 회로(2)의 출력 전압 OUTp, OUTn를 나타내고 있다.

도 4(b)에 있어서, 곡선 I22-2X, I24-2X는 각각 비교예의 신호 변환 회로(2X)에 있어서의 소스 팔로워부(20)의 제1의 NMOS 트랜지스터(22)로 흐르는 전류 I22, 제2의 NMOS 트랜지스터(24)로 흐르는 전류 I24를 나타내고 있고, 곡선 I22, I24는 각각 제1의 실시 형태의 신호 변환 회로(2)에 있어서의 소스 팔로워부(20)의 제1의 NMOS 트랜지스터(22)로 흐르는 전류 I22, 제2의 NMOS 트랜지스터(24)로 흐르는 전류 I24를 나타내고 있다. 또, 곡선 I15, I16은 각각 신호 변환 회로(2, 2X)에 있어서의 차동 증폭기부(10)의 제1의 PMOS 트랜지스터(15)로 흐르는 전류 I15, 제2의 PMOS 트랜지스터(16)로 흐르는 전류 I16을 나타내고 있다.

또, 도 4(a), (b)에 있어서, 영역 A는, 상기한 (i) 차동 증폭기부(10)가 동작하고, 소스 팔로워부(20)가 동작하지 않는 영역이고, 영역 B는, 상기한 (ii) 소스 팔로워부(20)가 동작하고, 차동 증폭기부(10)가 동작하지 않는 영역이다. 그리고, 영역 C가, 상기한 (iii) 차동 증폭기부(10)와 소스 팔로워부(20)가 동작하는 협조 영역이다.

차동 증폭기부(10)만이 독립하여 동작한다고 가정하면, 입력 전압 INp, INn이 차동 평형 상태에 대해서 각각 ＋50mV, -50mV의 전압차로 되어 있는 이 시뮬레 이션의 조건에서는 전류 I16보다 전류 I15의 쪽이 커진다. 한편, 소스 팔로워부(20)만이 독립하여 동작한다고 가정하면, 입력 전압 INp, INn이 차동 평형 상태에 대해서 각각 ＋50mV, -50mV의 전압차로 되어 있는 이 시뮬레이션의 조건에서는 전류 I24보다 전류 I22의 쪽이 커진다.

곡선 I22-2X, I24-2X가 나타내듯이, 비교예의 신호 변환 회로(2X)에서는, 협조 영역 C에 있어서의 고입력 동상 전압측 영역 C1-2X에서는, 전류의 대소 관계가 상기와 같이 되어 있는 것을 알 수 있다. 이 영역 C1-2X에서는, 차동 증폭기부(10)의 이득에 소스 팔로워부(20)로부터의 출력 전류에 기인하는 정(positive)의 이득이 더해진다(유효 영역).

그렇지만, 협조 영역 C에 있어서의 저입력 동상 전압측 영역 C2-2X에서는, 소스 팔로워부(20)의 전류 I24보다 전류 I22의 쪽이 작아져 버리는 것을 알 수 있다. 이 영역 C2-2X에서는, 차동 증폭기부(10)의 이득에 소스 팔로워부(20)로부터의 출력 전류에 기인하는 부(negative)의 이득이 더해진다(무효 영역).

이것은, 이하의 원인이 생각된다. 입력 전압 INp, INn이 차동 평형 상태로부터 각각 ＋50mV, -50mV 변화하면, 차동 증폭기부(10)의 전류 I15의 증가에 의해 저항기(11X)의 전압 강하량이 증가하고, 그 결과, 출력 단자(7)의 전압 OUTp, 즉 소스 팔로워부(20)의 제1의 NMOS 트랜지스터(22)의 소스 전압이 상승하여 전류 I22가 감소해 버린다. 또, 차동 증폭기부(10)의 전류 I16의 감소에 의해 저항기(13X)의 전압 강하량이 감소하고, 그 결과, 출력 단자(8)의 전압 OUTn, 즉 소스 팔로워부(20)의 제2의 NMOS 트랜지스터(24)의 소스 전압이 저하하여 전류 I24가 증가해 버린다. 그 결과, 협조 영역 C에 있어서의 무효 영역 C2-2X에서는, 곡선 OUTp-2X, OUTn-2X에 나타내듯이, 출력 차동 전압(전압 OUTp-2X와 전압 OUTn-2X와의 차분)이 작아져 버린다.

그렇지만, 곡선 I22, I24가 나타내듯이, 제1의 실시 형태의 신호 변환 회로(2)에서는, 협조 영역 C의 무효 영역 C2에 있어서, 전류 I22와 전류 I24와의 역전은 생기고 있지만, 이 역전이 생기고 있는 입력 동상 전압 범위의 상한이 낮아져 무효 영역 C2가 좁아지고 있는 것을 알 수 있다. 또, 무효 영역 C2에 있어서, 전류 I22, I24의 역전 차분 전류가 작아지고 있는 것을 알 수 있다. 그 결과, 협조 영역 C에 있어서, 신호 변환 회로(2)의 이득이 커져, 곡선 OUTp, OUTn에 나타내듯이, 출력 차동 전압(전압 OUTp와 전압 OUTn와의 차분)이 커진다.

이와 같이, 제1의 실시 형태의 신호 변환 회로(2)에 의하면, 차동 증폭기부(10)의 출력 전류에 기인한 소스 팔로워부(20)에 있어서의 제1 및 제2의 NMOS 트랜지스터(22, 24)의 소스 전압의 상승이 종래에 비해 억제됨으로써, 신호 변환 회로(2)의 협조 영역 C에 있어서의 이득을 크게 할 수가 있다.

또, 제1의 실시 형태의 신호 변환 회로(2)에서는, 입력 동상 전압 레벨 Vic이, 차동 증폭기부(10)만이 동작하는 영역과 차동 증폭기부(10) 및 소스 팔로워부(20)가 동작하는 영역과의 경계, 즉 Vthn 근방에서 변동했을 때에는, 차동 증폭기부(10) 및 소스 팔로워부(20) 중에서 한쪽의 동작이 강해짐에 따라 다른 한쪽의 동작이 약해진다. 입력 동상 전압 레벨 Vic이, 소스 팔로워부(20)만이 동작하는 영역과 차동 증폭기부(10) 및 소스 팔로워부(20)가 동작하는 영역과의 경계, 즉 Vdd- Vthp 근방에서 변동했을 때에도, 차동 증폭기부(10) 및 소스 팔로워부(20) 중에서 한쪽의 동작이 강해짐에 따라 다른 한쪽의 동작이 약해진다. 따라서, Vss로부터 Vdd까지의 입력 동상 전압 레벨 Vic의 변화에 대해서 매끈하게 연속한 출력 동상 전압 레벨 Voc를 얻을 수 있다.

이 제1의 실시 형태의 신호 변환 회로(2)를 구성하는 차동 증폭기부(10) 및 소스 팔로워부(20)는, 2개의 차동 증폭기 회로에 의해 구성하는 회로와 비교하여, 소자수가 적기 때문에, 회로 면적을 작게 함과 아울러 소비 전류를 줄일 수가 있다. 또, 소스 팔로워부(20)의 제1 및 제2의 NMOS 트랜지스터(22, 24)는, 차동 전압 신호 INp 및 INn를 정전(正轉)으로 증폭하기 때문에, 반전(反轉) 증폭 회로에 비해 부하 용량이 작고 고속 동작하는 것이 가능하게 된다. 또한, 소스 팔로워의 동작 속도는 제1 및 제2의 NMOS 트랜지스터(22, 24)의 크기에 의존하지 않기 때문에, 회로의 고속성을 유지한 채로, 제1 및 제2의 NMOS 트랜지스터(22, 24)의 크기를 작게 할 수가 있다. 그 결과, 입력 용량을 저감 할 수 있어 고속으로 동작하는 신호 변환 회로(2)를 실현하는 것이 가능하게 된다.

또한, 제1의 실시 형태의 신호 변환 회로(2)에 의하면, 제1~제4의 저항기(11~14)의 저항값을 크게 하는 일 없이 이득을 크게 할 수가 있다. 또, 전류 증가 즉 트랜지스터 크기(게이트 폭/게이트 길이)를 증가시킴으로써, 차동 증폭기부(10)의 트랜지스터(제1 및 제2의 PMOS 트랜지스터(15, 16)) 및 소스 팔로워부(20)의 트랜지스터(제1 및 제2의 NMOS 트랜지스터(22, 24))의 상호 컨덕턴스(conductance)를 크게 하는 일 없이 이득을 크게 할 수가 있다. 따라서, 이 제1 의 실시 형태의 신호 변환 회로(2)에 의하면, 고속 특성을 저하시키는 일 없이, 한편 회로 면적 및 소비 전력을 크게 증가시키는 일 없이 이득을 크게 할 수가 있다.

따라서, 이 제1의 실시 형태의 신호 변환 회로(2)를 구비한 레일·투·레일 회로(1)에 의하면, 고속 특성을 저하시키는 일 없이, 한편 회로 면적 및 소비 전력을 크게 증가시키는 일 없이, 협조 영역 C에 있어서의 이득을 크게 할 수가 있으므로 신호 품질을 향상시킬 수가 있다.

［제2의 실시 형태］

도 5는 본 발명의 제2의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 도 5에 나타내듯이, 신호 변환 회로(2A)는, 신호 변환 회로(2)에 있어서 제1 및 제2의 가변 전류원(31, 32)과 제어 회로(41)를 더 구비하고 있는 구성으로 제1의 실시 형태와 다르다. 신호 변환 회로(2A)의 다른 구성은 신호 변환 회로(2)와 동일하다.

제1의 가변 전류원(31)은, 제1의 출력 단자(7)와 고전위측의 전원 Vdd의 사이에 접속되어 있고, 제1 및 제2의 저항기(11, 12)에 전류를 공급한다. 제1의 가변 전류원(31)은, 공급하는 전류의 전류값을 제어 회로(41)로부터의 제어 신호에 따라 변경할 수가 있다.

마찬가지로 제2의 가변 전류원(32)은, 제2의 출력 단자(8)와 고전위측의 전원 Vdd의 사이에 접속되어 있고, 제3 및 제4의 저항기(13, 14)에 전류를 공급한다. 제2의 가변 전류원(32)은, 공급하는 전류의 전류값을 제어 회로(41)로부터의 제어 신호에 따라 변경할 수가 있다.

제어 회로(41)는, 후단의 차동 증폭 회로(4)의 전원 전압을 감시하고, 이 전원 전압의 변동에 따라 제1 및 제2의 가변 전류원(31, 32)으로부터의 출력 전류를 변경하도록 제어 신호를 생성한다.

구체적으로는, 제어 회로(41)는, 후단의 차동 증폭 회로(4)의 전원 전압이 상승한 경우, 제1 및 제2의 가변 전류원(31, 32)의 출력 전류가 증가하도록 제1 및 제2의 가변 전류원(31, 32)을 제어한다. 한편, 후단의 차동 증폭 회로(4)의 전원 전압이 저하한 경우에는, 제어 회로(41)는, 제1 및 제2의 가변 전류원(31, 32)의 출력 전류가 감소하도록 제1 및 제2의 가변 전류원(31, 32)을 제어한다.

여기서, 차동 증폭 회로(4)의 동작점은, 전압 증폭 이득이 높고, 고속 동작 가능한 입력 동상 전압 범위의 중간점인 것이 바람직하다. 그렇지만, 전원 전압은, 차동 증폭 회로(4)의 동작점에 변동을 가져오는 파라미터이고, 전원 전압이 상승한 경우에는, 후단의 차동 증폭 회로(4)가 고이득 또한 고속 동작 가능한 입력 동상 전압 레벨 범위인 유효 입력 동상 전압 레벨 범위가 상승하고, 전원 전압이 저하한 경우에는, 후단의 차동 증폭 회로(4)의 유효 입력 동상 전압 레벨 범위가 저하한다.

이 제2의 실시 형태의 신호 변환 회로(2A)에 의하면, 후단의 차동 증폭 회로(4)의 전원 전압이 상승한 경우, 제1 및 제2의 가변 전류원(31, 32)의 출력 전류를 증가시킴으로써, 제1 및 제2의 저항기(11, 12)의 전압 강하량, 제3 및 제4의 저항기(13, 14)의 전압 강하량을 증가시키고, 출력 동상 전압 레벨을 상승시킬 수가 있다. 한편, 후단의 차동 증폭 회로(4)의 전원 전압이 저하한 경우, 제1 및 제2의 가변 전류원(31, 32)의 출력 전류를 감소시킴으로써, 제1 및 제2의 저항기(11, 12)의 전압 강하량, 제3 및 제4의 저항기(13, 14)의 전압 강하량을 감소시키고, 출력 동상 전압 레벨을 저하시킬 수가 있다. 따라서, 제2의 실시 형태의 신호 변환 회로(2A)에 의하면, 전원 전압의 변동에 기인하여 후단의 차동 증폭 회로(4)의 유효 입력 동상 전압 레벨이 변동해도 출력 동상 전압 레벨을 적절히 조정할 수가 있다.

따라서, 이 제2의 실시 형태의 신호 변환 회로(2A)를 구비한 레일·투·레일 회로(1)에 의하면, 전원 전압의 변동에 기인하여 후단의 차동 증폭 회로(4)의 유효 입력 동상 전압 레벨 범위가 변동해도 신호 변환 회로(2A)의 출력 동상 전압 레벨을 적절히 조정할 수가 있으므로 이득의 저하를 막아 신호 품질의 저하를 억제할 수가 있다.

［제3의 실시 형태］

도 6은 본 발명의 제3의 실시 형태와 관련되는 신호 변환 회로를 나타내는 회로도이다. 도 6에 나타내듯이, 신호 변환 회로(2B)는, 신호 변환 회로(2A)에 있어서 제어 회로(41)에 대신하여 제어 회로(41B)를 구비하고 있는 구성으로 제2의 실시 형태와 다르다. 또, 신호 변환 회로(2B)는, 또한 기준 전압 발생 회로(51)를 구비하고 있다. 신호 변환 회로(2B)의 다른 구성은 신호 변환 회로(2A)와 동일하다.

기준 전압 발생 회로(51)는, 차동 증폭기부(10) 및 소스 팔로워부(20)와 동일한 칩(chip) 내에 형성되어 있고, 칩의 프로세스 편차나 온도 변동에 의존하여 변동하는 기준 전압을 생성한다.

제어 회로(41B)는, 기준 전압 발생 회로(51)로부터 기준 전압을 받고, 이 기준 전압의 변동에 따라 제1 및 제2의 가변 전류원(31, 32)의 출력 전류를 변경하도록 제어 신호를 생성한다.

여기서, 프로세스 편차나 온도 변동은, 신호 변환 회로(2B)의 동작점 및 차동 증폭 회로(4)의 동작점에 변동을 가져오는 파라미터이고, 프로세스 편차나 온도 변동이 생겼을 경우, 예를 들면, 저항 소자의 저항값의 변동, 트랜지스터의 문턱 전압이나 온(on) 저항값의 변동에 의존하여 동작점이 변동하고, 출력 동상 전압 레벨이나 후단의 고속 NMOS 차동 증폭기의 동작점이 변동한다. 그 결과, 신호 변환 회로를 포함하는 레일·투·레일식의 차동 증폭 회로의 이득도 변동해 버린다.

제어 회로(41B)는, 기준 전압 발생 회로(51)로부터의 기준 전압의 변동에 따라 출력 동상 전압 레벨이나 입력 동상 전압 레벨의 변동을 억제하도록 제1 및 제2의 가변 전류원(31, 32)의 출력 전류를 제어한다.

이 제3의 실시 형태의 신호 변환 회로(2B)에 의하면, 프로세스 편차나 온도 변동에 기인하여 출력 동상 전압 레벨이 변동해도 출력 동상 전압 레벨을 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작할 수 있는 범위로 조정할 수가 있다. 이에 의해 신호 변환 회로(2B)의 이득을 적절히 조정할 수가 있다.

따라서, 이 제3의 실시 형태의 신호 변환 회로(2B)를 구비한 레일·투·레일 회로(1)에 의하면, 프로세스 편차나 온도 변동에 기인하여 신호 변환 회로(2B)의 출력 동상 전압 레벨이 변동해도 신호 변환 회로(2B)의 출력 동상 전압 레벨을 적절히 조정할 수가 있으므로 신호 변환 회로를 포함하는 레일·투·레일식의 차동 증폭 회로의 이득을 적절히 조정하여 신호 품질을 향상시킬 수가 있다.

또, 본 발명은 상기한 본 실시 형태로 한정되는 일 없이 여러 가지의 변형이 가능하다. 예를 들면, 본 실시 형태의 차동 증폭기부(10)는 전류원(18)을 구비하지 않는 구성이어도 좋다. 도 7에 나타내듯이, 변형예의 신호 변환 회로(2C)는, 차동 증폭기부(10)에 대신하여, 제1 및 제2의 PMOS 트랜지스터(15, 16)의 소스가 고전위측의 전원 Vdd에 접속되어 있는 의사 차동 증폭기부(10C)를 구비하고 있어도 좋다. 이 구성에서도 마찬가지의 이점을 얻을 수 있다.

또, 본 실시 형태에서는, 차동 증폭기부(10)의 부하로서 저항기를 예시했지만, 차동 증폭기부(10)의 부하에는, 저항값, 혹은 목적의 주파수에서 임피던스를 가지는 소자이면 여러 가지 소자가 적용 가능하다. 예를 들면, 이런 종류의 소자로서는 트랜지스터가 생각되고, 액티브 로드(active load)라고 하는 부하를 형성할 수가 있다.

또, 제1의 실시 형태에서는, 제1의 NMOS 트랜지스터(22)의 드레인 전극이 고전위측의 전원 Vdd에 직접 접속되고, 제2의 NMOS 트랜지스터(24)의 드레인 전극이 고전위측의 전원 Vdd에 직접 접속되는 회로를 나타냈지만, 도 8에 나타내듯이, 고전위측의 전원 Vdd와 제1의 NMOS 트랜지스터(22)의 드레인 전극, 및 제2의 NMOS 트랜지스터(24)의 드레인 전극과의 사이에 고전위측의 전원 Vdd로부터 제1의 NMOS 트랜지스터(22), 및 제2의 NMOS 트랜지스터(24)에의 전류의 공급의 온오프(on-off)를 행하기 위한 스위치(26, 27)를 개재하여도 좋다. 이 스위치(26, 27)는 외부로부터의 온오프 신호에 의해 온오프 한다.

예를 들면, 이 스위치(26, 27)를 오프(off)로 하여 고전위측의 전원 Vdd로부터 제1의 NMOS 트랜지스터(22), 및 제2의 NMOS 트랜지스터(24)에의 전류의 공급을 정지하면, 제1의 실시 형태와 관련되는 신호 변환 회로(2)의 동작이 이 다른 회로 블록에 주는 영향을 배제할 수가 있고, 신호 변환 회로(2)와 동일 기판 상에 집적한 다른 회로 블록의 동작을 확인할 수가 있다.

상세하게 설명하면, 신호 변환 회로(2)가, NMOS 트랜지스터를 이용한 차동 증폭 회로, 즉 고전위측의 전원 Vdd에 접속된 부하 저항을 가지는 차동 증폭 회로로부터의 출력 전압을 받는 경우, 데이터 신호가 없고 NMOS 트랜지스터가 오프이면, 차동 증폭 회로의 출력 전압은 고전위측의 전원 Vdd에 상당한다. 이 때, 신호 변환 회로(2)에 있어서의 차동 증폭기부(10)의 제1 및 제2의 PMOS 트랜지스터(15, 16)는 오프로 되지만, 소스 팔로워부(20)의 제1 및 제2의 NMOS 트랜지스터(22, 24)는 온(on)으로 된다.

그래서, 스위치(26, 27)를 오프함으로써, 소스 팔로워부(20)에 과대한 전류가 흐르는 것을 방지한다. 그 결과, 전원의 전류를 모니터하는 것만으로, 예를 들면 다른 회로 블록이 이상 동작하고 있는지 아닌지를 확인할 수가 있다.

또, 제2의 실시 형태에서는, 제어 회로(41)가 후단의 차동 증폭 회로(4)의 전원 전압에 따르고 제어 신호를 생성했지만, 신호 변환 회로(2A)자신의 전원 전압에 따라 제어 신호를 생성해도 좋다. 예를 들면, 신호 변환 회로(2A)의 전원 전압이 높아지면, 신호 변환 회로(2A)의 출력 동상 전압 레벨이 상승한다. 이것은, 후단의 차동 증폭 회로(4)에서는, 고이득 또한 고속 동작 가능한 입력 동상 전압 레 벨 범위인 유효 입력 동상 전압 레벨 범위가 저하하는 것에 상당한다. 이 경우, 제어 회로(41)는, 신호 변환 회로(2A)의 전원 전압을 모니터하여 신호 변환 회로(2A)의 출력 동상 전압 레벨을 저하하도록 조정함으로써, 후단의 차동 증폭 회로(4)의 동작점에 대해서 신호 변환 회로(2A)의 출력 동상 전압 레벨을 적절히 조정할 수가 있다

또, 제2의 실시 형태에서는, 제어 회로(41)가 후단의 차동 증폭 회로(4)의 전원 전압에 따라 제어 신호를 생성하고, 제3의 실시 형태에서는, 제어 회로(41B)가 기준 전압 발생 회로(51)의 기준 전압에 따라 제어 신호를 생성하는 예에 대해서 설명했지만, 제어 회로(41, 41B)는, 후단의 차동 증폭 회로(4)의 유효 동상 입력 전압 범위에 변동을 가져오는 파라미터이면, 전원 전압이나 동일한 칩(chip) 내에 형성된 기준 전압 발생 회로의 기준 전압에 한정하지 않고, 그 파라미터에 따라 제어 전류를 생성하는 것으로 해도 좋다. 예를 들면, 제어 회로(41, 41B)가 후단의 차동 증폭 회로(4) 내의 전원 전압에 의존하는 전압 내지 전류를 취득하고 그 전류 내지 전압에 따라 제어 전류를 생성함으로써, 출력 동상 전압 레벨을 후단의 고속 NMOS 차동 증폭기가 고이득 또한 고속 동작할 수 있는 동상 입력 전압 범위로 조정할 수가 있다.

종래에 비해 신호 변환 회로의 협조 영역에 있어서의 이득을 크게 하는 용도에 적용할 수가 있다. 따라서, 이 신호 변환 회로를 구비한 레일·투·레일 회로의 협조 영역에 있어서의 이득을 종래에 비해 크게 하는 용도에 적용할 수가 있다.

Claims

제1의 입력 단자 및 제2의 입력 단자에 차동 전압 신호를 입력하고, 상기 차동 전압 신호의 동상 전압 레벨을 변환하고, 상기 동상 전압 레벨이 변환된 차동 전압 신호를 제1의 출력 단자 및 제2의 출력 단자로부터 출력하는 신호 변환 회로로서,

저전위측의 전원과 상기 제1의 출력 단자의 사이에 직렬로 접속된 제1 및 제2의 임피던스 소자와,

상기 저전위측의 전원과 상기 제2의 출력 단자의 사이에 직렬로 접속된 제3 및 제4의 임피던스 소자와,

상기 제1의 출력 단자에 접속된 드레인 전극과 상기 제2의 입력 단자에 접속된 게이트 전극과 소스 전극을 가지는 제1의 PMOS 트랜지스터와,

상기 제2의 출력 단자에 접속된 드레인 전극과 상기 제1의 입력 단자에 접속된 게이트 전극과 소스 전극을 가지는 제2의 PMOS 트랜지스터와,

상기 제1 및 제2의 임피던스 소자의 사이에 접속된 소스 전극과 상기 제1의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 드레인 전극을 가지는 제1의 NMOS 트랜지스터와,

상기 제3 및 제4의 임피던스 소자의 사이에 접속된 소스 전극과 상기 제2의 입력 단자에 접속된 게이트 전극과 상기 고전위측의 전원에 접속된 드레인 전극을 가지는 제2의 NMOS 트랜지스터와,

상기 제1의 PMOS 트랜지스터의 소스 전극 및 상기 제2의 PMOS 트랜지스터의 소스 전극과 상기 고전위측의 전원의 사이에 설치되고 일정 전류를 발생하는 전류원을 구비하고,

상기 제1~제4의 임피던스 소자는 저항기인 것을 특징으로 하는 신호 변환 회로.
제1의 입력 단자 및 제2의 입력 단자에 차동 전압 신호를 입력하고, 상기 차동 전압 신호의 동상 전압 레벨을 변환하고, 상기 동상 전압 레벨이 변환된 차동 전압 신호를 제1의 출력 단자 및 제2의 출력 단자로부터 출력하는 신호 변환 회로로서,

저전위측의 전원과 상기 제1의 출력 단자의 사이에 직렬로 접속된 제1 및 제2의 임피던스 소자와,

상기 저전위측의 전원과 상기 제2의 출력 단자의 사이에 직렬로 접속된 제3 및 제4의 임피던스 소자와,

상기 제1의 출력 단자에 접속된 드레인 전극과 상기 제2의 입력 단자에 접속된 게이트 전극과 고전위측의 전원에 접속된 소스 전극을 가지는 제1의 PMOS 트랜지스터와,

상기 제2의 출력 단자에 접속된 드레인 전극과 상기 제1의 입력 단자에 접속된 게이트 전극과 상기 고전위측의 전원에 접속된 소스 전극을 가지는 제2의 PMOS 트랜지스터와,

상기 제1 및 제2의 임피던스 소자의 사이에 접속된 소스 전극과 상기 제1의 입력 단자에 접속된 게이트 전극과 상기 고전위측의 전원에 접속된 드레인 전극을 가지는 제1의 NMOS 트랜지스터와,

상기 제3 및 제4의 임피던스 소자의 사이에 접속된 소스 전극과 상기 제2의 입력 단자에 접속된 게이트 전극과 상기 고전위측의 전원에 접속된 드레인 전극을 가지는 제2의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 신호 변환 회로.
제1항 또는 제2항에 있어서,

상기 제1 및 제2의 임피던스 소자에 전류를 공급함과 아울러, 이 전류의 크기를 변경 가능한 제1의 가변 전류원과,

상기 제3 및 제4의 임피던스 소자에 전류를 공급함과 아울러, 이 전류의 크기를 변경 가능한 제2의 가변 전류원을 더 구비하는 신호 변환 회로.
제3항에 있어서,

상기 제1~제4의 임피던스 소자는 저항기인 신호 변환 회로.
제3항에 기재의 신호 변환 회로와,

상기 신호 변환 회로의 제1의 출력 단자 및 제2의 출력 단자에 접속된 차동 증폭 회로를 구비하고,

상기 신호 변환 회로는, 상기 차동 증폭 회로의 동작점에 변동을 가져오는 파라미터의 적어도 어느 하나를 감시하고, 이 파라미터의 변동에 따라 제1의 가변 전류원 및 제2의 가변 전류원에 전류를 변경시키는 제어 회로를 더 구비하는 것을 특징으로 하는 레일·투·레일 회로.