CN108155882B - 运算放大器及其差分放大电路 - Google Patents

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Abstract

运算放大器及其差分放大电路。差分放大电路接收一差分输入信号并输出一差分输出信号，包含：一输出部，具有一第一端点及一第二端点，其中该差分输出信号系通过该第一端点及该第二端点输出；一第一晶体管对，以二第一端接收该差分输入信号，以二第二端分别耦接该第一端点及该第二端点；一第二晶体管对，以二第一端接收该差分输入信号，以二第二端分别耦接该第一端点及该第二端点；以及一第三晶体管对，以二第一端接收一控制信号，以二第二端分别耦接该第一端点及该第二端点。该控制信号系控制该第三晶体管对导通或关闭及/或控制流经其上的电流。因此，本发明兼顾放大倍率并避免死锁状态。

Description

运算放大器及其差分放大电路
技术领域
本发明是关于运算放大器，尤其是关于防死锁(deadlock)的运算放大器及其差分放大电路。
背景技术
图1为全差分(fully differential)运算放大器(operational amplifier)的应用电路。全差分运算放大器10的差分输入对与差分输出对通过回授电阻20及30耦接。全差分运算放大器10的设计必须顾及放大倍率及避免在共模(common mode)下发生死锁状态。如果全差分运算放大器10的设计不良，有可能会造成差分输入信号VIN(由差分输入对输入)及差分输入信号VOUT(由差分输出对输出)同时为高电位或同时为低电位，而形成死锁状态。所以有需要提出可兼顾放大倍率及避免死锁状态的全差分运算放大器。
发明内容
鉴于先前技术之不足，本发明之一目的在于提供一种运算放大器及其差分放大电路，以防止死锁发生。
本发明揭露一种运算放大器，具有一差分输入对及一差分输出对，包含：一输出级放大电路，以一第一端点及一第二端点作为其输入端，并以该差分输出对作为其输出端；一第一晶体管对，包含一第一晶体管及一第二晶体管，其中该第一晶体管及该第二晶体管的一第一端分别耦接该差分输入对的一第一输入端及一第二输入端，该第一晶体管及该第二晶体管的一第二端分别耦接该第一端点及该第二端点；一第二晶体管对，包含一第三晶体管及一第四晶体管，其中该第三晶体管及该第四晶体管的一第一端分别耦接该差分输入对的该第一输入端及该第二输入端，该第三晶体管及该第四晶体管的一第二端分别耦接该第一端点及该第二端点；一第一电流源，耦接该第一端点；一第二电流源，耦接该第二端点；一第三晶体管对，包含一第五晶体管及一第六晶体管，其中该第五晶体管及该第六晶体管的一第一端分别接收一控制信号，该第五晶体管及该第六晶体管的一第二端分别耦接该第一端点及该第二端点；以及一控制电路，耦接该差分输出对，系根据该差分输出对的电压及一共模电压产生该控制信号。
本发明另揭露一种差分放大电路，接收一差分输入信号并输出一差分输出信号，包含：一输出部，具有一第一端点及一第二端点，其中该差分输出信号系通过该第一端点及该第二端点输出；一第一晶体管对，包含一第一晶体管及一第二晶体管，其中该第一晶体管及该第二晶体管的一第一端接收该差分输入信号，该第一晶体管及该第二晶体管的一第二端分别耦接该第一端点及该第二端点；一第二晶体管对，包含一第三晶体管及一第四晶体管，其中该第三晶体管及该第四晶体管的一第一端接收该差分输入信号，该第三晶体管及该第四晶体管的一第二端分别耦接该第一端点及该第二端点；以及一第三晶体管对，包含一第五晶体管及一第六晶体管，其中该第五晶体管及该第六晶体管的一第一端分别接收一控制信号，该第五晶体管及该第六晶体管的一第二端分别耦接该第一端点及该第二端点；其中，该控制信号系控制该第五晶体管及该第六晶体管导通或关闭及/或控制流经其上的电流。
本发明之运算放大器及其差分放大电路能够防止死锁发生。相较于传统技术，本发明之运算放大器及其差分放大电路不需复杂的电路即可达到防死锁的功效。
有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。
附图说明
[图1]为为全差分运算放大器的应用电路；
[图2]为本发明运算放大器之一实施例的电路图；
[图3]为本发明运算放大器之另一实施例的电路图；
[图4]为图2之运算放大器的一实施例的详细电路图；以及
[图5]为图2之运算放大器的另一实施例的详细电路图。
具体实施方式
以下说明内容之技术用语系参照本技术领域之习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语之解释系以本说明书之说明或定义为准。
本发明之揭露内容包含运算放大器及其差分放大电路。由于本发明之运算放大器及其差分放大电路所包含之部分组件单独而言可能为已知组件，因此在不影响该装置发明之充分揭露及可实施性的前提下，以下说明对于已知组件的细节将予以节略。
图2为本发明运算放大器之一实施例的电路图。运算放大器200包含第一级放大电路210、第二级放大电路220以及控制电路230。第一级放大电路210主要包含三个晶体管对，第一、第二及第三晶体管对分别由晶体管(214a、214b)、(215a、215b)及(216a、216b)构成。第一及第二晶体管对分别由电流源212及217提供偏压。第一及第二晶体管对的各自的两端点(以金氧半场效晶体管(MOSFET)为例，两端点分别为两晶体管的闸极)与运算放大器200的差分输入对耦接，亦即第一及第二晶体管对各自接收差分输入信号(VIN及VIP)。差分输入信号经第一级放大电路210放大之后，经由端点N1及N2输入至第二级放大电路220，并经第二级放大电路220再次放大后成为差分输出信号(VON及VOP)，由运算放大器200的差分输出对输出。并联的第一及第二晶体管对提供更大的互导(transconductance)，因此第一级放大电路210具有较佳的效大倍率。第二级放大电路220可以包含一级或多级由晶体管及其他组件所组成的放大电路(因此可以视第二级放大电路220为运算放大器200的输出级放大电路)，其多种实施变化为本技术领域具有通常知识者所熟知，故不再赘述。因为第一级放大电路210接收差分信号，并于其输出部(由端点N1及N2构成)输出放大后的差分信号，所以第一级放大电路210可视为一种差分放大电路。
第三晶体管对的目的之一在于调节端点N1及N2的电位。晶体管216a及216b各自的第一端接收控制信号C1，各自的第二端耦接端点N1及N2，各自的第三端经由电流源217耦至接参考电位(例如接地)。控制电路230根据运算放大器200的差分输出对的电压(亦即差分输出信号VON及VOP)及一共模电压VCM产生控制信号C1。
当差分输入信号及差分输出信号皆位于低电位时(死锁状态的其中一种，此时共模的差分输入信号使第二晶体管对不导通)，差分输出信号(VON及VOP)的平均电压((VON+VOP)/2)实质上小于共模信号VCM的电压。此时控制电路230依据差分输出信号及共模信号VCM的电压产生控制信号C1控制第三晶体管对导通，以拉低端点N1及N2的电位，使运算放大器200脱离死锁状态。详言之，如图所示，若第三晶体管对以NMOS(N型金氧半场效晶体管)实作，当差分输出信号的平均电压小于共模信号VCM的电压时，控制电路230提高控制信号C1的电压，以使第三晶体管对导通或增加流经其上的电流，进而降低端点N1及N2的电位。当端点N1及N2的电位下降时，共模的差分输出信号的电位上升(因为一般来说第二级放大电路220对共模信号而言具有反相作用)，因此运算放大器200可以脱离死锁状态。除了控制第三晶体管对之外，控制信号C1同时控制电流源217的电流大小。当电流源217的电流增加时，可以准确控制端点N1及N2的电位。
当差分输入信号及差分输出信号皆位于高电位时(另一种死锁状态，此时端点N1及N2位于低电位)，第一级放大电路210藉由电流源211及213分别为端点N1及N2提供电流以提升其电位，进而使运算放大器200脱离死锁状态。
图3为本发明运算放大器之另一实施例的电路图。运算放大器300包含第一级放大电路310、第二级放大电路220以及控制电路230。第一级放大电路310的电路与第一级放大电路210相似，差别在于第一级放大电路310的第三晶体管对(晶体管216a及216b)不通过电流源218耦接至参考电位(例如接地)，而是如图所示直接耦接至参考电位，或是在其他实施例中通过其他组件(包含但不限于电阻)耦接至参考电位。第三晶体管对导通时可以将端点N1及N2的电位拉低至参考电位。
图4为图2之运算放大器的一实施例的详细电路图。第二级放大电路220由电流源221与222以及晶体管223与224所组成。控制电路230将差分输出信号(VON及VOP)的平均值与共模信号VCM的电压做比较。当差分输出信号的平均值小于共模信号VCM的电压时，控制信号C1有较高的电压。晶体管219a与219b的作用之一在于提高第一级放大电路210的输出阻抗，非为本发明的必要组件。电容241(242)及电阻251(252)的功能之一在于提供第一级放大电路210与第二级放大电路220之间的频率补偿，其非为本发明的必要组件，或是具有不同的实施方式。图5为图2之运算放大器的另一实施例的详细电路图，与图4相比较，图4中的NMOS及PMOS(P型金氧半场效晶体管)在图5中分别以PMOS及NMOS实作，各组件间的连接关系及动作为本技术领域具有通常知识者所熟知，不再赘述。在图5的实施例中，对应图2的第三晶体管对以PMOS实作，当差分输出信号的平均电压大于共模信号VCM的电压时，控制电路230对应降低控制信号C1的电压以使第三晶体管对导通或增加流经其上的电流，进而提高端点N1及N2的电位，使运算放大器200脱离死锁状态。
请注意，前揭图标中，组件之形状、尺寸以及比例等仅为示意，系供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。虽然图2～图5的晶体管以金氧半场效晶体管为例，但本发明的晶体管亦可以例如是双载子接面晶体管(bipolar junctiontransistor，BJT)等其他晶体管。再者，本发明可适用于多种类型的运算放大器。
虽然本发明之实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。
【符号说明】
10 全差分运算放大器
20、30、251、252 电阻
200、300 运算放大器
210、310 第一级放大电路
220 第二级放大电路
230 控制电路
211、212、213、217、218、221、222 电流源
214a、214b、215a、215b、216a、216b、219a、219b、223、224 晶体管
241、242 电容。

Claims (8)

1.一种运算放大器，具有一差分输入对及一差分输出对，包含：
一输出级放大电路，以一第一端点及一第二端点作为其输入端，并以该差分输出对作为其输出端；
一第一晶体管对，包含一第一晶体管及一第二晶体管，其中该第一晶体管及该第二晶体管的一第一端分别耦接该差分输入对的一第一输入端及一第二输入端，该第一晶体管及该第二晶体管的一第二端分别耦接该第一端点及该第二端点；
一第二晶体管对，包含一第三晶体管及一第四晶体管，其中该第三晶体管及该第四晶体管的一第一端分别耦接该差分输入对的该第一输入端及该第二输入端，该第三晶体管及该第四晶体管的一第二端分别耦接该第一端点及该第二端点；
一第一电流源，耦接该第一端点；
一第二电流源，耦接该第二端点；
一第三晶体管对，包含一第五晶体管及一第六晶体管，其中该第五晶体管及该第六晶体管的一第一端分别接收一控制信号，该第五晶体管及该第六晶体管的一第二端分别耦接该第一端点及该第二端点；以及
一控制电路，耦接该差分输出对，系根据该差分输出对的电压及一共模电压产生该控制信号，
该运算放大器系通过该差分输入对接收一差分输入信号，并通过该差分输出对输出一差分输出信号，该第五晶体管及该第六晶体管系N型金氧半场效晶体管，且当该差分输出信号的平均值小于该共模电压时，该控制电路提高该控制信号的电压以增加流经该第三晶体管对的电流，进而降低该第一端点与该第二端点的电位。
2.一种运算放大器，具有一差分输入对及一差分输出对，包含：
一输出级放大电路，以一第一端点及一第二端点作为其输入端，并以该差分输出对作为其输出端；
一第一晶体管对，包含一第一晶体管及一第二晶体管，其中该第一晶体管及该第二晶体管的一第一端分别耦接该差分输入对的一第一输入端及一第二输入端，该第一晶体管及该第二晶体管的一第二端分别耦接该第一端点及该第二端点；
一第二晶体管对，包含一第三晶体管及一第四晶体管，其中该第三晶体管及该第四晶体管的一第一端分别耦接该差分输入对的该第一输入端及该第二输入端，该第三晶体管及该第四晶体管的一第二端分别耦接该第一端点及该第二端点；
一第一电流源，耦接该第一端点；
一第二电流源，耦接该第二端点；
一第三晶体管对，包含一第五晶体管及一第六晶体管，其中该第五晶体管及该第六晶体管的一第一端分别接收一控制信号，该第五晶体管及该第六晶体管的一第二端分别耦接该第一端点及该第二端点；以及
一控制电路，耦接该差分输出对，系根据该差分输出对的电压及一共模电压产生该控制信号，
该运算放大器系通过该差分输入对接收一差分输入信号，并通过该差分输出对输出一差分输出信号，该第五晶体管及该第六晶体管系P型金氧半场效晶体管，且当该差分输出信号的平均值大于该共模电压时，该控制电路降低该控制信号的电压以增加流经该第三晶体管对的电流，进而提高该第一端点与该第二端点的电位。
3.根据权利要求1或2所述的运算放大器，更包含：
一第三电流源；
其中，该第三晶体管及该第四晶体管的一第三端经该第三电流源耦接至一参考电压，该第五晶体管及该第六晶体管的一第三端经该第三电流源耦接至该参考电压。
4.根据权利要求3所述的运算放大器，其中该第三电流源的电流大小受到该控制信号的控制。
5.根据权利要求1或2所述的运算放大器，更包含：
一第三电流源；
其中，该第三晶体管及该第四晶体管的一第三端经该第三电流源耦接至一参考电压，该第五晶体管及该第六晶体管的一第三端耦接至该参考电压，该第三电流源不耦接于该第五晶体管及该第六晶体管的该第三端与该参考电压之间。
6.一种差分放大电路，接收一差分输入信号并输出一差分输出信号，包含：
一输出部，具有一第一端点及一第二端点，其中该差分输出信号系通过该第一端点及该第二端点输出；
一第一晶体管对，包含一第一晶体管及一第二晶体管，其中该第一晶体管及该第二晶体管的一第一端接收该差分输入信号，该第一晶体管及该第二晶体管的一第二端分别耦接该第一端点及该第二端点；
一第二晶体管对，包含一第三晶体管及一第四晶体管，其中该第三晶体管及该第四晶体管的一第一端接收该差分输入信号，该第三晶体管及该第四晶体管的一第二端分别耦接该第一端点及该第二端点；以及
一第三晶体管对，包含一第五晶体管及一第六晶体管，其中该第五晶体管及该第六晶体管的一第一端分别接收一控制信号，该第五晶体管及该第六晶体管的一第二端分别耦接该第一端点及该第二端点；
其中，该控制信号系控制该第五晶体管及该第六晶体管导通或关闭及/或控制流经其上的电流，
该第五晶体管及该第六晶体管系N型金氧半场效晶体管，且当该差分输出信号的平均值小于一共模电压时，该控制信号使流经该第三晶体管对的电流提高，进而降低该第一端点与该第二端点的电位。
7.一种差分放大电路，接收一差分输入信号并输出一差分输出信号，包含：
一输出部，具有一第一端点及一第二端点，其中该差分输出信号系通过该第一端点及该第二端点输出；
一第一晶体管对，包含一第一晶体管及一第二晶体管，其中该第一晶体管及该第二晶体管的一第一端接收该差分输入信号，该第一晶体管及该第二晶体管的一第二端分别耦接该第一端点及该第二端点；
一第二晶体管对，包含一第三晶体管及一第四晶体管，其中该第三晶体管及该第四晶体管的一第一端接收该差分输入信号，该第三晶体管及该第四晶体管的一第二端分别耦接该第一端点及该第二端点；以及
一第三晶体管对，包含一第五晶体管及一第六晶体管，其中该第五晶体管及该第六晶体管的一第一端分别接收一控制信号，该第五晶体管及该第六晶体管的一第二端分别耦接该第一端点及该第二端点；
其中，该控制信号系控制该第五晶体管及该第六晶体管导通或关闭及/或控制流经其上的电流，该第五晶体管及该第六晶体管系P型金氧半场效晶体管，且当该差分输出信号的平均值大于一共模电压时，该控制信号使流经该第三晶体管对的电流提高，进而提高该第一端点与该第二端点的电位。
8.根据权利要求6或7所述的差分放大电路，更包含：
一电流源；
其中，该第三晶体管及该第四晶体管的一第三端经该电流源耦接至一参考电压，该第五晶体管及该第六晶体管的一第三端经该电流源耦接至该参考电压。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121836A (en) * 1998-05-08 2000-09-19 Lucent Technologies Differential amplifier
JP3686176B2 (ja) * 1996-08-06 2005-08-24 株式会社ルネサステクノロジ 定電流発生回路及び内部電源電圧発生回路
JP2005328430A (ja) * 2004-05-17 2005-11-24 Ricoh Co Ltd 電圧制御発振器およびｐｌｌ回路
CN101969297A (zh) * 2010-09-30 2011-02-09 思瑞浦(苏州)微电子有限公司 应用于全差分运放电路的连续时间共模反馈电路
CN103956982A (zh) * 2014-05-05 2014-07-30 华侨大学 一种用于两级差分放大器的连续时间共模反馈电路
CN104716820A (zh) * 2013-12-11 2015-06-17 深圳市海洋王照明工程有限公司 一种软启动、直流电压变换电路和电子设备
CN105099380A (zh) * 2014-05-08 2015-11-25 中芯国际集成电路制造(上海)有限公司 全差分放大器
US9401687B2 (en) * 2013-04-09 2016-07-26 Honeywell International Inc. Voice alarm amplifier

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101635173B (zh) * 2008-07-21 2012-10-03 上海华虹Nec电子有限公司 非挥发存储器的自校准方法和电路及非挥发存储器电路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3686176B2 (ja) * 1996-08-06 2005-08-24 株式会社ルネサステクノロジ 定電流発生回路及び内部電源電圧発生回路
US6121836A (en) * 1998-05-08 2000-09-19 Lucent Technologies Differential amplifier
JP2005328430A (ja) * 2004-05-17 2005-11-24 Ricoh Co Ltd 電圧制御発振器およびｐｌｌ回路
CN101969297A (zh) * 2010-09-30 2011-02-09 思瑞浦(苏州)微电子有限公司 应用于全差分运放电路的连续时间共模反馈电路
US9401687B2 (en) * 2013-04-09 2016-07-26 Honeywell International Inc. Voice alarm amplifier
CN104716820A (zh) * 2013-12-11 2015-06-17 深圳市海洋王照明工程有限公司 一种软启动、直流电压变换电路和电子设备
CN103956982A (zh) * 2014-05-05 2014-07-30 华侨大学 一种用于两级差分放大器的连续时间共模反馈电路
CN105099380A (zh) * 2014-05-08 2015-11-25 中芯国际集成电路制造(上海)有限公司 全差分放大器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Design of Ultra-Low Power Biopotential Amplifiers for Biosignal Acquisition Applications;Fan Zhang;《IEEE TRANSACTIONS ON BIOMEDICAL CIRCUITS AND SYSTEMS》;20120111;第II节，图2c *
Verifying Deadlock- and Livelock Freedom in an SOA Scenario;Karsten Wolf;《2009 Ninth International Conference on Application of Concurrency to System Design》;20091023;169-177 *
并行测试中死锁避免的设计与仿真;马敏;《系统仿真学报》;20081231;6572-6579 *

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