JP6969884B2 - 電流検出アンプ - Google Patents
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Description
図4には、特許文献1に開示された回路構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
しかして、この従来回路は、まず、同相入力電圧Vin+が、回路の電源電圧であるV+よりも高い場合、第1のオペアンプ51Aが、電流制限素子であるトランジスタQ1のベース電圧を制御して、そのコレクタ電流を制御し、入力端子65に接続された入力抵抗器61に流れる電流を制御する。
すなわち、オフセット調整用増幅器53は、第1及び第2のオペアンプ51A,51Bのオフセット電圧を制御して、第1及び第2のオペアンプ51A,51Bの動作の切り替わり時に、第1のトランジスタQ1と第3のトランジスタQ3の各々の電流が近い値となるようにしている。
このように従来回路は、結局、バッファアンプ52も含めると4個のオペアンプを必要とする構成である。
同相入力電圧の非反転入力端子となる第1の入力端子と、反転入力端子となる第2の入力端子と、前記第1の入力端子に一端を接続し、他端を前記第2の入力端子に接続する電流検出用抵抗器を備え、前記電流検出用抵抗器を流れる検出電流により当該電流検出用抵抗器に生ずる電位差を差動増幅して、前記検出電流に対応した電圧出力を可能に構成されてなる電流検出アンプであって、
前記差動増幅を行う第1の演算増幅器が設けられ、その出力端子には、第1及び第2のN型MOSトランジスタの各々のゲートが接続され、当該第1及び第2のN型MOSトランジスタのソースは、共にボルテージフォロアを構成する第2の演算増幅器の非反転入力端子に接続されると共に、電圧生成用抵抗器を介してグランドに接続される一方、
前記第2のN型MOSトランジスタのドレインは、第1のカレントミラー回路の入力段に、前記第1のN型MOSトランジスタのドレインは、第2のカレントミラー回路の出力段に、それぞれ接続され、
前記第1のカレントミラー回路の出力段は、第1のダイオード及び第2の入力抵抗器を介して、前記電流検出用抵抗器の前記他端に接続されると共に、分流用P型MOSトランジスタを介して前記第2のカレントミラー回路の入力段に接続され、
前記第1のN型MOSトランジスタのドレインと前記第2のカレントミラー回路の出力段は、第2のダイオード及び第1の入力抵抗器を介して前記電流検出用抵抗器の前記一端に接続され、
前記第1のダイオード及び前記第2の入力抵抗器は、前記第1のダイオードのカソードが前記第2の入力抵抗器に接続され、その相互の接続点は、前記第1の演算増幅器の反転入力端子に接続され、
前記第2のダイオード及び前記第1の入力抵抗器は、前記第2のダイオードのアノードが前記第1の入力抵抗器に接続され、その相互の接続点は、前記第1の演算増幅器の非反転入力端子に接続され、
前記第1の入力抵抗器と前記第2の入力抵抗器は抵抗値が同一に設定され、
前記電流検出用抵抗器に生ずる電位差によって前記第2のダイオードが導通状態となる一方、前記第1のダイオードが非導通となり、前記第1のカレントミラー回路の出力段からの前記第1のダイオードへの電流の流入が阻止される状態となる場合に、前記第1のカレントミラー回路の出力段の電流を、前記分流用P型MOSトランジスタ、及び、前記第2のカレントミラー回路を介してグランドへバイパスせしめ、前記第2のN型MOSトランジスタのソース電流が前記電圧生成用抵抗器に流入することにより生ずるゲインエラーの相殺を可能に構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における電流検出アンプの第1の実施例について、図1を参照しつつ説明する。
なお、以下、説明の便宜上、N型MOSトランジスタを「NMOS」と、P型MOSトランジスタを「PMOS」と、それぞれ称することとする。
第2の演算増幅器12は、出力端子と反転入力端子とが相互に接続されて、ボルテージフォロアとして動作するものとなっている。
さらに、第2のNMOS2のドレインは、第1のPMOS5のドレインに接続されている。
すなわち、第1及び第2のPMOS5,6のゲートは、相互に接続されると共に、入力段をなす第1のPMOS5のドレインに接続されている。
また、第1及び第2のPMOS5,6のソースには、第2の電源32からの電源電圧V2が印加されるようになっている。
すなわち、第3及び第4のNMOS3,4のゲートは、相互に接続されると共に、入力段をなす第3のNMOS3のドレインに接続されている一方、ソースは、共にグランドに接続されている。
そして、出力段をなす第4のNMOS4のドレインには、先に述べたように、第1のNMOS1のドレイン及び第2のダイオード16のカソードが接続されている。
この電流検出アンプは、同相入力電圧であるV1とV2の相互の大小関係により以下に説明するように3つの電圧条件に応じた3つの動作状態を有している。
(1)第1の電圧条件
最初に、V1>V2−(VF1+V3−Vthp)の場合の動作について説明する。
ここで、VF1は、第1のダイオード15の順方向電圧、V3は、第3の電源33により供給される電源電圧、Vthpは、PMOSの閾値電圧である。
これにより、第1及び第2のNMOS1,2は、そのゲート電圧が、第1の演算増幅器11の出力により制御される。第1のNMOS1のドレイン電流の増加により、第1の入力抵抗器21における電位差が増加し、オン状態(導通状態)の第2のダイオード16を介して第1の演算増幅器11はフィードバック制御を受ける。
第1の入力抵抗器21を流れる電流は、第3の抵抗器23に流入し、そこでの電圧降下分が第2の演算増幅器12を介して出力電圧VOUTとして出力されることとなる。
しかしながら、第1のダイオード15は、V1>V2−Vbeであるためにオフ状態(非導通状態)となる。ここで、Vbeは、第1のダイオード15のアノードと第2の電源32との間の第1のカレントミラー回路41における電位差である。
結局、第2のNMOS2のソース電流により発生する第3の抵抗器23に生ずる電圧は相殺されて、出力電圧VOUTは、下記する式2により表される電圧となる。
次に、V1<VOUT+VF2の場合の動作について説明する。
ここで、VF2は、第2のダイオード16の順方向電圧である。
この場合、第2のダイオード16はオフ状態となり、第1のNMOS1からの電流は流れるなくなるが、その分、第2のNMOS2の電流が増加する。
第2のNMOS2のドレイン電流は、第1のカレントミラー回路41を介して第1のダイオード15のアノード側へミラーされる。
その結果、出力電圧VOUTは、下記する式3により表される電圧となる。
この場合、第1及び第2の入力抵抗器21,22の抵抗値が同一であれば、出力電圧VOUTは、先の式2で求められる電圧値と同一となる。
次に、V2−(VF1+V3−Vthp)>V1>VOUT+VF2の場合の動作について説明する。
この場合、第1及び第2のダイオード15,16共に、オン状態となる一方、第3のPMOS7は、オフ状態となる。
また、式5において、IDN2は、第2のNMOS2のドレイン電流である。
本発明の実施の形態における電流検出アンプの場合、第1のカレントミラー回路41の動作が停止しないため、上述のような回路動作の切り替わり時の遅延時間が確実に短縮されるものとなっている。
なお、図1に示された第1の実施例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
また、第2の演算増幅器12の出力端子と反転入力端子との間には、第1の非反転増幅用抵抗器としての第4の抵抗器(図2においては「R4」と表記)24が接続される一方、反転入力端子とグランドとの間には、第2の非反転増幅用抵抗器としての第5の抵抗器(図2においては「R5」と表記)25が接続されている。
この第2の実施例における電流検出アンプも、先の第1の実施例と同様、同相入力電圧であるV1とV2の相互の大小関係により以下に説明するように3つのの電圧条件に応じた3つの動作状態を有している。
(1)第1の電圧条件
最初に、V1>V2−(VF1+V3−Vthp)の場合の動作について説明する。
先の第1の実施例と同様、第1のダイオード16は、オフ状態であるため、第2のPMOS6のドレイン電流は、第1のカレントミラー回路41によりミラーされて第3のPMOS7に同一の電流で流れる。
この第3のPMOS7のドレイン電流をIPM3とすると、第3の抵抗器23に発生する電圧VR3と出力電圧VOUTとの関係は、下記する式7により表される関係となる。
一方、VR3については、下記する式8A及び式8Bが成立する。
次に、V1<VOUT+VF2の場合の動作について説明する。
この場合、第1のダイオード15はオン状態、第2のダイオード16はオフ状態となる。
第2のPMOS6のドレイン電流は、全て第2の入力抵抗器22に流れ、出力電VOUTは、下記する式13により表され、R1=R2であれば、式11と同一となる。
次に、V2−(VF1+V3−Vthp)>V1>VOUT+VF2の場合の動作について説明する。
この場合、第1及び第2のダイオード15,16は、共にオン状態となる。
このため、第2のPMOS6のドレイン電流は、第2の入力抵抗器22に流れる電流I2と、第3のPMOS7のドレイン電流IPM3とに、それぞれ分流することとなる。その結果、第3の抵抗器23に生ずる電圧VR3と、電流検出用抵抗器20に発生する電位差VINについて、下記する式14及び式15で表される関係が成立する。
但し、図1に示された回路にあっては、第3及び第4のNMOS3,4で構成された第2のカレントミラー回路42を用いており、回路の制御電流としての第3のNMOS3のドレイン電流と、出力電流としての第4のNMOS4のドレイン電流は、双方のトランジスタの特性にばらつきがあると、差異を生じるため、これが、電流検出アンプとしてのゲインエラーとなって表れる。
以下、図3を参照しつつ、この代替回路(以下、説明の便宜上「等価カレントミラー回路」と称する)について説明する。
この等価カレントミラー回路43は、等価回路用演算増幅器13と等価回路用PMOS8とを有して構成されものとなっている。
なお、かかる構成における回路動作は、第1のカレントミラー回路41と同様であるので、ここでの再度の説明は省略することとする。
12…第2の演算増幅器
20…電流検出用抵抗器
41…第1のカレントミラー回路
42…第2のカレントミラー回路
Claims (2)
- 同相入力電圧の非反転入力端子となる第1の入力端子と、反転入力端子となる第2の入力端子と、前記第1の入力端子に一端を接続し、他端を前記第2の入力端子に接続する電流検出用抵抗器を備え、前記電流検出用抵抗器を流れる検出電流により当該電流検出用抵抗器に生ずる電位差を差動増幅して、前記検出電流に対応した電圧出力を可能に構成されてなる電流検出アンプであって、
前記差動増幅を行う第1の演算増幅器が設けられ、その出力端子には、第1及び第2のN型MOSトランジスタの各々のゲートが接続され、当該第1及び第2のN型MOSトランジスタのソースは、共にボルテージフォロアを構成する第2の演算増幅器の非反転入力端子に接続されると共に、電圧生成用抵抗器を介してグランドに接続される一方、
前記第2のN型MOSトランジスタのドレインは、第1のカレントミラー回路の入力段に、前記第1のN型MOSトランジスタのドレインは、第2のカレントミラー回路の出力段に、それぞれ接続され、
前記第1のカレントミラー回路の出力段は、第1のダイオード及び第2の入力抵抗器を介して、前記電流検出用抵抗器の前記他端に接続されると共に、分流用P型MOSトランジスタを介して前記第2のカレントミラー回路の入力段に接続され、
前記第1のN型MOSトランジスタのドレインと前記第2のカレントミラー回路の出力段は、第2のダイオード及び第1の入力抵抗器を介して前記電流検出用抵抗器の前記一端に接続され、
前記第1のダイオード及び前記第2の入力抵抗器は、前記第1のダイオードのカソードが前記第2の入力抵抗器に接続され、その相互の接続点は、前記第1の演算増幅器の反転入力端子に接続され、
前記第2のダイオード及び前記第1の入力抵抗器は、前記第2のダイオードのアノードが前記第1の入力抵抗器に接続され、その相互の接続点は、前記第1の演算増幅器の非反転入力端子に接続され、
前記第1の入力抵抗器と前記第2の入力抵抗器は抵抗値が同一に設定され、
前記電流検出用抵抗器に生ずる電位差によって前記第2のダイオードが導通状態となる一方、前記第1のダイオードが非導通となり、前記第1のカレントミラー回路の出力段からの前記第1のダイオードへの電流の流入が阻止される状態となる場合に、前記第1のカレントミラー回路の出力段の電流を、前記分流用P型MOSトランジスタ、及び、前記第2のカレントミラー回路を介してグランドへバイパスせしめ、前記第2のN型MOSトランジスタのソース電流が前記電圧生成用抵抗器に流入することにより生ずるゲインエラーの相殺を可能に構成されてなることを特徴とする電流検出アンプ。 - 前記第1のカレントミラー回路に代えて、演算増幅器とP型MOSトランジスタを有してなる代替回路である等価カレントミラー回路を設け、当該等価カレントミラー回路において、前記演算増幅器の非反転入力端子は、前記等価カレントミラー回路の第1の抵抗器を介して電源電圧が印加されると共に、入力段を形成する一方、
前記演算増幅器の反転入力端子は、前記等価カレントミラー回路の第2の抵抗器を介して、前記電源電圧が印加されると共に、前記P型MOSトランジスタのソースに接続され、
前記P型MOSトランジスタのゲートは、前記演算増幅器の出力端子に接続される一方、前記P型MOSトランジスタのドレインは、出力段を形成するよう構成されてなることを特徴とする請求項1記載の電流検出アンプ。
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