KR100738961B1 - 반도체 메모리의 출력 드라이빙 장치 - Google Patents

반도체 메모리의 출력 드라이빙 장치 Download PDF

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Abstract

본 발명은 요구되는 복수개의 드라이빙 임피던스 값들을 조합에 의해 구현할 수 있도록 상기 요구되는 복수개의 드라이빙 임피던스 값들의 수에 비해 적은 수로 이루어지며 서로 다른 임피던스가 설정된 복수개의 드라이빙 수단, 및 상기 요구되는 복수개의 드라이빙 임피던스 값이 되도록 상기 복수개의 드라이빙 수단의 동작을 독립적으로 제어하는 드라이빙 제어수단을 포함한다.
드라이버, 임피던스

Description

반도체 메모리의 출력 드라이빙 장치{Apparatus for Driving Output of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 출력 드라이빙 장치의 구성을 나타낸 블록도,
도 2는 본 발명에 따른 반도체 메모리의 출력 드라이빙 장치의 구성을 나타낸 블록도,
도 3은 도 2의 제 1 드라이버 제어부의 구성을 나타낸 회로도,
도 4는 도 2의 제 1 데이터 처리부의 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 임피던스 조절부 200: 제 1 드라이버 제어부
210: 제 2 드라이버 제어부 220: 제 3 드라이버 제어부
300: 제 1 데이터 처리부 310: 제 2 데이터 처리부
320: 제 3 데이터 처리부 400: 제 1 드라이버
500: 제 2 드라이버 600: 제 3 드라이버
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 출력 드라이빙 장치에 관한 것이다.
일반적으로 반도체 메모리는 다양한 데이터 입출력 임피던스(Impedance)에 대응할 수 있도록 소정 임피던스 값을 갖는 다수의 드라이버를 구비하고 있으며, 상기 다수의 드라이버를 선택적으로 동작시킴으로써, 다양한 입출력 임피던스 구현이 가능하다.
종래의 기술에 따른 반도체 메모리의 출력 드라이빙 장치는 도 1에 도시된 바와 같이, 복수개의 드라이버(40), 상기 복수개의 드라이버(40)의 임피던스 값의 오차를 조정하여 설정값으로 맞추기 위한 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력하는 임피던스 조절부(10), 드라이버 인에이블신호(stinf<0:6>)에 따라 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)의 출력여부를 결정하는 복수개의 드라이버 제어부(20), 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)에 따라 데이터(UP: 풀업 데이터, DN: 풀다운 데이터)를 상기 복수개의 드라이버(40)에 출력하는 복수개의 데이터 처리부(30), 및 상기 복수개의 드라이버(40)의 출력단에 공통 연결되어 데이터를 외부로 출력하거나 외부의 데이터를 입력받기 위한 패드(50)를 포함한다.
상기 도 1은 동일한 임피던스 값(240 ohm)을 갖는 드라이버를 7개 사용하고, 그에 따라 드라이버 제어부(20) 및 데이터 처리부(30) 또한 7개씩 구비된 예를 든 것이다.
상기 도 1의 복수개의 드라이버(40)는 소오스가 전원단(VDDQ)에 공통 연결되 고 드레인에 저항이 각각 연결된 복수개의 PMOS 트랜지스터를 포함하는 풀업 드라이버와, 소오스가 접지단에 공통 연결되고 드레인에 데이터 풀다운용 저항이 각각 연결된 복수개의 NMOS 트랜지스터를 포함하는 풀다운 드라이버 세트(Set)로 이루어진다. 이때 풀업 드라이버 및 풀다운 드라이버는 각각 6개의 저항과 이 저항들의 연결을 제어하기 위한 트랜지스터를 6개 사용하여 구성한 예를 든 것이며, 저항 및 트랜지스터의 수는 회로설계에 따라 달라질 수 있다.
도 1을 참조하여 종래기술에 따른 반도체 메모리의 출력 드라이빙 장치의 동작을 설명하면 다음과 같다.
상기 임피던스 조절부(10)는 각 드라이버의 임피던스 값과 기설정된 값과의 오차가 조정되도록 각 드라이버의 임피던스를 조절하기 위한 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력한다.
7개의 드라이버 제어부(20)는 드라이버 인에이블 신호(stinf<0:6>)에 따라 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 상기 임피던스 조절부(10)에서 출력된 코드값을 유지시켜 7개의 데이터 처리부(30)로 출력하거나, 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)의 코드 값을 모두 특정값(예를 들어, 0)으로 고정시켜 출력을 차단한다.
상기 7개의 데이터 처리부(30)는 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)가 입력된 경우, 상기 제 1 코드(PC<0:5>)에 따라 풀업 데이터(UP)를 상기 7개의 드라이버(40)의 풀업 드라이버에 출력하고, 제 2 코드(NC<0:5>)에 따라 풀다운 데이터(DN)를 상기 7개의 드라이버(40)의 풀다운 드라이버에 출력한다.
따라서 상기 7개의 드라이버(40) 중에서 데이터를 입력받은 드라이버들의 임피던스 조합에 따른 드라이빙 임피던스 값으로 데이터 드라이빙 동작을 수행한다.
상술한 종래의 기술은 시스템에서 요구되는 드라이빙 임피던스 값들 중에서 가장 큰 값을 기준으로 드라이버의 임피던스를 결정하고, 상기 결정된 임피던스를 갖는 동일한 드라이버의 수를 조절하여 상기 시스템에서 요구되는 다양한 드라이빙 임피던스 구현이 가능하도록 하였다.
즉, 시스템에서 요구되는 드라이빙 임피던스의 최대값이 240ohm이고, 최소값이 34ohm인 경우, 도 1과 같이 기본적으로 240ohm 드라이버를 사용하고, 상기 34ohm을 구현하기 위하여 상기 240ohm 드라이버를 7개 사용하였다. 상기 드라이버의 사용 개수는 저항의 병렬연결 원리를 이용한 것이다.
즉, 34ohm 드라이버가 필요한 경우, 저항의 병렬연결 원리에 따라 240ohm 드라이버 7개를 모두 병렬연결 하면 된다. 즉, 240ohm 드라이버 7개를 병렬 연결하면, 1/(1/240 + 1/240 + 1/240 + 1/240 + 1/240 + 1/240 + 1/240) = 240/7 = 34.285가 되는데, 약간의 오차(소수점 이하의 오차)는 드라이빙에 거의 영향을 끼치지 않으므로 무시할 수 있다.
40ohm 드라이버가 필요한 경우, 상기 240ohm 드라이버 7개 중에서 6개를 병렬연결하면, 1/(1/240 + 1/240 + 1/240 + 1/240 + 1/240 + 1/240) = 240/6 = 40이 된다.
60ohm 드라이버가 필요한 경우, 상기 240ohm 드라이버 7개 중에서 4개를 병렬연결하면 된다. 80ohm 드라이버가 필요한 경우, 상기 240ohm 드라이버 7개 중에 서 3개를 병렬연결하면 된다. 120ohm 드라이버가 필요한 경우, 상기 240ohm 드라이버 7개 중에서 2개를 병렬연결하면 된다. 물론 240ohm 드라이버가 필요한 경우에는 상기 7개의 드라이버 중에서 하나만 사용하면 된다. 이와 같은 방식으로 7개의 드라이버를 선택적으로 동작시킴으로서 시스템에서 요구되는 드라이빙 임피던스 구현이 가능하다.
이때 드라이버는 MOS 저항과 패시브 저항이 같이 사용되는데, 드라이빙 선형성을 갖도록 하기 위해서는 상기 패시브 저항이 훨씬 많이 사용되어야 한다. 예를 들어, 240ohm 드라이버의 경우 MOS 저항과 패시브 저항의 사용비율이 2:8 정도이다.
상기 MOS 저항이 패시브 저항에 비해 단위 면적당 저항값이 더 크므로 동일한 저항값을 기준으로 패시브 저항이 MOS 저항에 비해 큰 면적을 필요로 한다. 이는 MOS 저항이 액티브 영역을 사용하는데 반하여, 패시브 저항은 정교한 제어가 가능한 게이트(Gate), 폴리(Poly) 영역을 사용하기 때문이다.
따라서 드라이버는 패시브 저항에 의해 면적이 결정되며, 상기 종래의 기술과 같이 임피던스가 높은 드라이버일수록 사용되는 패시브 저항의 수가 많고 그에 따라 반도체 메모리에서 차지하는 면적도 커지게 된다.
또한 드라이버의 커패시턴스(Capacitance)는 정션(Junction) 커패시턴스와 기생 커패시턴스에 의해 결정되는데, 그 중에서 정션 커패시턴스가 대부분이라 할 수 있다. 이때 패시브 저항은 기생 커패시턴스가 크므로 패시브 저항이 많을수록 커패시턴스가 증가한다.
따라서 종래의 기술에 따른 반도체 메모리의 출력 드라이빙 장치는 다음과 같은 문제점이 있다.
첫째, 상술한 바와 같이, 드라이버의 임피던스가 클수록 면적이 증가하는데,종래의 기술은 큰 임피던스 값을 갖는 드라이버를 다수 사용하므로 반도체 메모리의 면적을 증가시킨다.
둘째, 임피던스가 큰 드라이버가 다수 구비됨에 따른 패시브 저항의 증가로 커패시턴스를 증가시켜 드라이버의 임피던스 특성을 악화시킨다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 반도체 메모리의 면적을 감소시키고 임피던스 특성을 개선시킬 수 있도록 한 반도체 메모리의 출력 드라이빙 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 출력 드라이빙 장치는 요구되는 복수개의 드라이빙 임피던스 값들을 조합에 의해 구현할 수 있도록 상기 요구되는 복수개의 드라이빙 임피던스 값들의 수에 비해 적은 수로 이루어지며 서로 다른 임피던스가 설정된 복수개의 드라이빙 수단; 및 상기 요구되는 복수개의 드라이빙 임피던스 값이 되도록 상기 복수개의 드라이빙 수단의 동작을 독립적으로 제어하는 드라이빙 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 출력 드라이빙 장치는 요구되는 드라이빙 임피던스 값들의 최소공배수(Lowest common multiple)에 해당하는 임피던스 값과, 상기 최소공배수와의 조합으로 상기 요구되는 드라이빙 임피던스 값들을 구현할 수 있는 상기 최소공배수의 약수(Devisor)들에 해당하는 임피던스 값들이 설정되며, 상기 요구되는 드라이빙 임피던스 값들의 수에 비해 적은 수로 이루어지는 복수개의 드라이빙 수단; 상기 복수개의 드라이빙 수단을 선택적으로 동작시키기 위한 드라이버 인에이블신호에 따라 상기 복수개의 드라이빙 수단의 임피던스 설정을 위한 적어도 하나의 코드의 출력여부를 결정하는 복수개의 드라이버 제어수단; 및 상기 적어도 하나의 코드에 따라 데이터를 상기 복수개의 드라이빙 수단에 출력하는 복수개의 데이터 처리수단을 포함함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리의 출력 드라이빙 장치는 복수개의 목표 임피던스 값들 중에서 최대 임피던스 값과 동일한 임피던스 값, 상기 목표 임피던스 값들 중 최소값 이상이며 상기 최대 임피던스 값의 약수에 해당하는 적어도 하나의 임피던스 값이 설정된 복수개의 드라이빙 수단; 및 상기 복수개의 목표 임피던스 값을 모두 구현할 수 있도록 상기 복수개의 드라이빙 수단을 선택적으로 동작시키는 드라이빙 제어수단을 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 출력 드라이빙 장치의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 출력 드라이빙 장치의 구성을 나타낸 블록도, 도 3은 도 2의 제 1 드라이버 제어부의 구성을 나타낸 회로도, 도 4는 도 2의 제 1 데이터 처리부의 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리의 출력 드라이빙 장치의 바람직한 실시예는 도 2에 도시된 바와 같이, 제 1 내지 제 3 드라이버(400, 500, 600), 상기 제 1 내지 제 3 드라이버(400, 500, 600)의 임피던스 값의 오차를 조정하여 설정값으로 맞추기 위한 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력하는 임피던스 조절부(100), 드라이버 인에이블신호(stinf<0:2>)에 따라 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)의 출력여부를 결정하는 제 1 내지 제 3 드라이버 제어부(200, 210, 220), 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)에 따라 데이터(UP: 풀업 데이터, DN: 풀다운 데이터)를 상기 제 1 내지 제 3 드라이버(400, 500, 600)에 출력하는 제 1 내지 제 3 데이터 처리부(300, 310, 320), 및 상기 제 1 내지 제 3 드라이버(400, 500, 600)의 출력단에 공통 연결되어 데이터를 외부로 출력하거나 외부의 데이터를 입력받기 위한 패드(700)를 포함한다.
상기 제 1 내지 제 3 드라이버(400, 500, 600)는 소오스가 전원단(VDDQ)에 공통 연결되고 드레인에 저항이 각각 연결된 복수개의 PMOS 트랜지스터를 포함하는 풀업 드라이버와, 소오스가 접지단에 공통 연결되고 드레인에 저항이 각각 연결된 복수개의 NMOS 트랜지스터를 포함하는 풀다운 드라이버 세트(Set)로 이루어진다. 이때 풀업 드라이버 및 풀다운 드라이버는 각각 6개의 저항과 이 저항들의 연결을 제어하기 위한 트랜지스터를 6개 사용하여 구성한 예를 든 것이며, 저항 및 트랜지스터의 수는 회로설계에 따라 달라질 수 있다.
본 발명은 종래에 비해 임피던스가 작은 최소한의 드라이버를 사용하고 이를 조합하여 시스템에서 요구되는 임피던스 값들을 모두 구현할 수 있도록 하는 것이 핵심이다. 도 2에 도시된 본 발명의 실시예에서는 종래(240 ohm 드라이버 7개)에 비해 대폭 감소된 3개의 드라이버 즉, 제 1 내지 제 3 드라이버(400, 500, 600)가 240ohm, 120ohm, 60ohm이 되도록 하여 34ohm, 40ohm, 60ohm, 80ohm, 120ohm, 240ohm의 드라이빙 임피던스를 구현할 수 있다.
상술한 드라이버 구성원리를 설명하면 다음과 같다. 먼저, 시스템에서 요구되는 드라이빙 임피던스 값들의 최소공배수에 해당하는 임피던스를 갖는 드라이버를 구성한다. 상술한 도 2의 실시예에 따르면 시스템에서 요구하는 드라이빙 임피던스는 34ohm, 40ohm, 60ohm, 80ohm, 120ohm, 240ohm이므로 이들의 최소공배수는 240ohm이 된다. 물론 34ohm의 경우 240ohm이 정확한 최소공배수라 할 수 없으나, 회로설계 상에서 소수점 이하의 오차를 완벽하게 매칭시키는 것은 어차피 불가능하며 그 정도의 오차는 드라이빙 동작에 거의 영향을 끼치지 않으므로 무시할 수 있다.
그리고 상기 최소공배수의 약수들 중에서 저항의 병렬연결 원리에 따른 조합으로 드라이빙 임피던스 120ohm, 60ohm, 80ohm, 40ohm, 34om을 구현할 수 있는 최소 개의 약수들에 해당하는 임피던스를 갖는 드라이버를 구성한다. 이때 드라이빙 임피던스는 드라이버 조합 즉, 드라이버 내부 저항들의 병렬연결에 의해 결정된다. 따라서 상기 드라이빙 임피던스 120ohm, 80ohm, 60ohm, 40ohm, 34om을 구현할 수 있는 최소 개의 약수들은 120ohm과 60ohm이다.
즉, 저항의 병렬연결 원리에 따라 240ohm 드라이버, 120ohm 드라이버, 60ohm 드라이버를 연결하면, 1/(1/240 + 1/120 + 1/60）= 240/7 = 34.285… 가 되는데, 약간의 오차(소수점 이하의 오차)는 드라이빙에 거의 영향을 끼치지 않으므로 무시 할 수 있으므로 드라이빙 임피던스 34ohm을 구현할 수 있다.
그리고 120ohm, 60ohm을 연결하면, 1/(1/120 + 1/60)= 120/3 = 40이 되므로 드라이빙 임피던스 40ohm을 구현할 수 있다.
이와 같은 방식으로 60ohm 하나만을 사용하여 드라이빙 임피던스 60ohm을 구현하고, 240ohm과 120ohm을 연결하여 드라이빙 임피던스 80ohm을 구현하고, 120ohm 하나만을 사용하여 드라이빙 임피던스 120ohm을 구현하며, 240ohm 하나만을 사용하여 드라이빙 임피던스 240ohm을 구현할 수 있다.
따라서 본 발명의 제 1 드라이버(400), 제 2 드라이버(500) 및 제 3 드라이버(600)가 순서대로 240ohm, 120ohm, 60ohm의 임피던스를 갖도록 구성한 예를 든 것이다.
물론 상술한 본 발명의 실시예는 동일한 드라이빙 임피던스를 구현함에 있어 종래의 기술에 비해 본 발명에서 사용되는 드라이버의 수가 감소된 예를 든 것일 뿐, 실제 시스템 적용시 본 발명의 원리에 따라 사용되는 드라이버의 수는 시스템에서 요구되는 드라이빙 임피던스에 따라 달라질 수 있다.
다음으로, 상기 제 1 드라이버 제어부(200)는 도 3에 도시된 바와 같이, 풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부(201), 드라이버 인에이블 신호(stinf<0>)에 따라 상기 제 1 코드(PC<0:5>)의 출력여부를 결정하는 풀업 드라이버 제어부(202), 및 상기 드라이버 인에이블 신호(stinf<0>)에 따라 상기 제 2 코드(NC<0:5>)의 출력여부를 결정하는 풀다운 드라이버 제어부(203)를 포함한다. 상기 제 2 드라이버 제어부(210) 및 제 3 드라이버 제어부(220)는 상 기 제 1 드라이버 제어부(200)와 동일하게 구성된다.
상기 데이터 변환부(201)는 풀업 데이터(UP)를 입력받아 반전된 풀업 데이터(UPb)를 출력하는 제 1 인버터(IV21), 풀다운 데이터(DN)를 입력받아 반전된 풀다운 데이터(DNb)를 출력하는 제 2 인버터(IV22)를 포함한다.
상기 풀업 드라이버 제어부(202)는 드라이버 인에이블 신호(stinf<0>)를 입력받아 반전된 드라이버 인에이블 신호(stinfb<0>)를 출력하는 제 3 인버터(IV23), 제 1 코드(PC<0:5>)를 입력받는 제 4 내지 제 9 인버터(IV24 ~ IV29), 제 1 입력단에 상기 반전된 드라이버 인에이블 신호(stinfb<0>)를 공통 입력받고 제 2 입력단에 상기 제 4 내지 제 9 인버터(IV24 ~ IV29)의 출력을 입력받아 상기 제 1 코드(PC<0:5>)를 출력하는 제 1 내지 제 6 노아 게이트(NR21 ~ NR26)를 포함한다.
상기 풀다운 드라이버 제어부(203)는 제 1 입력단에 드라이버 인에이블 신호(stinf<0>)를 공통 입력받고 제 2 입력단에 제 2 코드(NC<0:5>)를 입력받아 반전된 제 2 코드(NCb<0:5>)를 출력하는 제 1 내지 제 6 낸드 게이트(ND21 ~ ND26)를 포함한다.
상기 제 1 데이터 처리부(300)는 도 4에 도시된 바와 같이, 제 1 코드(PC<0:5>)에 따라 반전된 풀업 데이터(UPb<0:5>)를 상기 제 1 드라이버(400)에 출력하는 풀업 데이터 처리부(301), 및 반전된 제 2 코드(NCb<0:5>)에 따라 반전된 풀다운 데이터(DNb<0:5>)를 상기 제 1 드라이버(400)에 출력하는 풀다운 데이터 처리부(302)를 포함한다. 상기 제 2 및 제 3 데이터 처리부(310, 320)는 상기 제 1 데이터 처리부(300)와 동일하게 구성된다.
상기 풀업 데이터 처리부(301)는 상기 반전된 풀업 데이터(UPb)의 출력여부를 결정하는 로직회로가 제 1 코드(PC<0:5>)의 비트 수 만큼 구비되어 있으며, 모든 로직회로의 구성은 동일하므로 그 중에서 제 1 코드(PC<0>)를 입력받는 로직회로의 구성을 설명하면 다음과 같다. 상기 반전된 풀업 데이터(UPb)를 입력받는 제 1 인버터(IV31), 상기 PC<0>를 입력받는 제 2 인버터(IV32), 입력단에 상기 제 1 인버터(IV31)의 출력을 입력받고 제 1 제어단에 상기 제 2 인버터(IV32)의 출력을 입력받으며 제 2 제어단에 상기 PC<0>를 입력받는 패스 게이트(PG31), 게이트에 상기 제 2 인버터(IV32)의 출력을 입력받고 드레인이 상기 패스 게이트(PG31)의 출력단과 연결되고 소오스가 접지된 트랜지스터(M31), 상기 트랜지스터(M31)의 드레인과 연결된 제 3 인버터(IV33)를 포함한다.
상기 풀다운 데이터 처리부(302)는 상기 반전된 풀다운 데이터(DNb)의 출력여부를 결정하는 로직회로가 반전된 제 2 코드(NCb<0:5>)의 비트 수 만큼 구비되어 있으며, 모든 로직회로의 구성은 동일하므로 그 중에서 NCb<0>를 입력받는 로직회로의 구성을 설명하면 다음과 같다. 상기 반전된 풀다운 데이터(DNb)를 입력받는 제 1 인버터(IV41), 상기 NCb<0>를 입력받는 제 2 인버터(IV42), 입력단에 상기 제 1 인버터(IV41)의 출력을 입력받고 제 1 제어단에 상기 NCb<0>를 입력받고 제 2 제어단에 상기 제 2 인버터(IV42)의 출력을 입력받는 패스 게이트(PG41), 게이트에 상기 제 2 인버터(IV42)의 출력을 입력받고 소오스가 상기 패스 게이트(PG31)의 출력단과 연결되고 드레인에 전원(VDD)이 연결된 트랜지스터(M41), 상기 트랜지스터(M41)의 소오스와 연결된 제 3 인버터(IV43)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 출력 드라이빙 동작을 설명하면 다음과 같다.
먼저, 시스템에서 요구하는 드라이빙 임피던스가 240ohm인 경우의 예를 설명하기로 한다.
상술한 바와 같이, 본 발명의 제 1 드라이버(400)는 임피던스가 240ohm이고,제 2 드라이버(500)는 임피던스가 120ohm이며, 제 3 드라이버(600)는 임피던스가 60ohm이다.
드라이빙 임피던스 240ohm을 구현하기 위해서 드라이버 인에이블 신호(stinf<0:2>)를 "1(하이)0(로우)0(로우)" 으로 설정하면 된다. 상기 드라이버 인에이블 신호(stinf<0:2>)는 반도체 메모리의 각종 동작조건을 설정하기 위한 모드 레지스터(Mode Register)를 이용하여 설정할 수 있다.
따라서 도 3의 제 1 드라이버 제어부(200)는 데이터 변환부(201)에서 반전된 풀업 데이터(UPb) 및 반전된 풀다운 데이터(DNb)를 출력한다. 풀업 드라이버 제어부(202)는 stinf<0>가 하이이므로 상기 제 1 코드(PC<0:5>)를 제 1 데이터 처리부(300)로 출력하고, 풀다운 드라이버 제어부(203)는 stinf<0>가 하이이므로 반전된 제 2 코드(NCb<0:5>)를 상기 제 1 데이터 처리부(300)로 출력한다. 한편, 제 2 드라이버 제어부(210) 및 제 3 드라이버 제어부(220)는 stinf<1>, stinf<2>가 로우이므로 상기 제 1 코드(PC<0:5>)를 모두 로우로 만들고, 반전된 제 2 코드(NCb<0:5>)를 모두 하이로 만든다.
그리고 도 4의 제 1 데이터 처리부(300)의 풀업 데이터 처리부(301)는 제 1 코드(PC<0:5>) 중에서 자신에게 입력된 코드가 하이로 인에이블된 경우 반전된 풀업 데이터(UPb<0:5>)를 상기 제 1 드라이버(400)로 출력한다. 예를 들어, PC<0>가 하이로 인에이블 된 경우 패스 게이트(PG31)가 턴온되므로 상기 반전된 풀업 데이터(UPb<0>)가 상기 제 1 드라이버(400)로 출력된다. 또한 풀다운 데이터 처리부(302)는 반전된 제 2 코드(NCb<0:5>) 중에서 자신에게 입력된 코드가 로우로 디스에이블된 경우 반전된 풀다운 데이터(DNb<0:5>)를 상기 제 1 드라이버(400)로 출력한다. 예를 들어, NCb<0>가 로우로 디스에이블 된 경우(NC<0>는 하이로 인에이블) 패스 게이트(PG41)가 턴온되므로 상기 반전된 풀다운 데이터(DNb<0>)가 상기 제 1 드라이버(400)로 출력된다. 한편, 제 2 데이터 처리부(310) 및 제 3 데이터 처리부(320)는 상기 제 1 코드(PC<0:5>)가 모두 로우이고, 반전된 제 2 코드(NCb<0:5>)가 모두 하이이므로 패스 게이트(PG31, PG41)가 모두 턴오프 되어 반전된 풀업 데이터(UPb<0>) 및 반전된 풀다운 데이터(DNb<0:5>)를 제 2 드라이버(500) 및 제 3 드라이버(600)로 입력시키지 못한다.
따라서 제 2 드라이버(500) 및 제 3 드라이버(600)는 동작하지 못하고, 제 1 드라이버(400)만 혼자 동작하므로 240ohm의 드라이빙 임피던스로 반전된 풀업 데이터(UPb<0>) 및 반전된 풀다운 데이터(DNb<0:5>)에 대한 드라이빙 동작을 수행하여 패드(700)를 통해 출력한다.
다른 예로, 시스템에서 요구하는 드라이빙 임피던스가 80ohm인 경우의 예를 설명하기로 한다.
상술한 바와 같이, 본 발명의 제 1 드라이버(400)는 임피던스가 240ohm이고, 제 2 드라이버(500)는 임피던스가 120ohm이며, 제 3 드라이버(600)는 임피던스가 60ohm이다.
드라이빙 임피던스 80ohm을 구현하기 위해서는 240ohm과 120ohm을 병렬연결하면 되므로 드라이버 인에이블 신호(stinf<0:2>)를 “(하이)1(하이)0(로우)”으로설정하면 된다.
따라서 제 1 드라이버(400)와 제 2 드라이버(500)가 동작하여 80ohm의 드라이빙 임피던스로 데이터 드라이빙 동작을 수행한다.
또 다른 예로, 시스템에서 요구하는 드라이빙 임피던스가 34ohm인 경우의 예를 설명하기로 한다.
상술한 바와 같이, 본 발명의 제 1 드라이버(400)는 임피던스가 240ohm이고,제 2 드라이버(500)는 임피던스가 120ohm이며, 제 3 드라이버(600)는 임피던스가 60ohm이다.
드라이빙 임피던스 34ohm을 구현하기 위해서는 240ohm, 120ohm 및 60ohm을 병렬연결하면 되므로 드라이버 인에이블 신호(stinf<0:2>)를 "(하이)1(하이)1(하이)"로 설정하면 된다.
따라서 제 1 드라이버(400), 제 2 드라이버(500) 및 제 3 드라이버(600)가 모두 동작하여 34ohm의 드라이빙 임피던스로 데이터 드라이빙 동작을 수행한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 출력 드라이빙 장치는 다음과 같은 효과가 있다.
첫째, 종래에는 임피던스가 큰 다수의 드라이버를 사용하였으나, 본 발명은 드라이버의 수를 줄이고, 임피던스 또한 작은 것을 사용하므로 반도체 메모리의 면적을 크게 감소시킬 수 있다.
둘째, 종래에 비해 드라이버의 수를 줄이고 임피던스가 작은 드라이버를 사용하므로 패시브 저항의 감소로 커패시턴스를 감소시켜 드라이버의 임피던스 특성을 개선할 수 있다.

Claims (31)

  1. 단일 동작시 구현되는 임피던스 값의 종류에 비해 전체 또는 일부가 선택적으로 동작됨에 따라 구현되는 임피던스 값의 종류가 더 많도록 내부회로의 임피던스 값이 서로 다르게 설정된 복수개의 드라이빙 수단; 및
    요구되는 임피던스 값이 되도록 상기 복수개의 드라이빙 수단의 동작을 독립적으로 제어하는 드라이빙 제어수단을 포함하는 반도체 메모리의 출력 드라이빙 장치.
  2. 제 1 항에 있어서,
    상기 드라이빙 수단은
    일단이 공통 연결된 복수개의 제 1 저항,
    상기 제 1 저항의 타단과 전원단 사이에 연결된 복수개의 제 1 스위칭소자,
    일단이 공통 연결된 복수개의 제 2 저항, 및
    상기 제 2 저항의 타단과 접지단 사이에 연결된 복수개의 제 2 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  3. 제 1 항에 있어서,
    상기 드라이빙 제어수단은
    드라이버 인에이블신호에 따라 상기 복수개의 드라이빙 수단의 임피던스 설 정을 위한 적어도 하나의 코드 출력여부를 결정하는 복수개의 드라이버 제어부, 및
    상기 적어도 하나의 코드에 따라 데이터를 상기 복수개의 드라이빙 수단에 출력하는 복수개의 데이터 처리부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  4. 제 3 항에 있어서,
    상기 드라이버 제어부는
    풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부,
    상기 드라이버 인에이블 신호에 따라 상기 적어도 하나의 코드 중에서 제 1 코드의 출력여부를 결정하는 풀업 드라이버 제어부, 및
    상기 드라이버 인에이블 신호에 따라 상기 적어도 하나의 코드 중에서 제 2 코드의 출력여부를 결정하는 풀다운 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  5. 제 4 항에 있어서,
    상기 데이터 변환부는 풀업 데이터를 입력받아 반전된 풀업 데이터를 출력하는 제 1 인버터, 및
    풀다운 데이터를 입력받아 반전된 풀다운 데이터를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  6. 제 4 항에 있어서,
    상기 풀업 드라이버 제어부는
    상기 드라이버 인에이블 신호를 입력받아 반전된 드라이버 인에이블 신호를 출력하는 제 1 인버터,
    상기 제 1 코드를 입력받는 제 2 내지 제 7 인버터, 및
    제 1 입력단에 상기 반전된 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 내지 제 7 인버터의 출력을 입력받아 상기 제 1 코드를 출력하는 제 1 내지 제 6 노아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  7. 제 4 항에 있어서,
    상기 풀다운 드라이버 제어부는
    제 1 입력단에 상기 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 코드를 입력받아 반전된 제 2 코드를 출력하는 제 1 내지 제 6 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  8. 제 3 항에 있어서,
    상기 데이터 처리부는
    상기 제 1 코드에 따라 반전된 풀업 데이터를 상기 드라이빙 수단에 출력하는 풀업 데이터 처리부, 및
    반전된 제 2 코드에 따라 반전된 풀다운 데이터를 상기 드라이빙 수단에 출력하는 풀다운 데이터 처리부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  9. 제 8 항에 있어서,
    상기 풀업 데이터 처리부는
    상기 반전된 풀업 데이터를 입력받는 제 1 인버터,
    상기 제 1 코드를 입력받는 제 2 인버터,
    입력단에 상기 제 1 인버터의 출력을 입력받고 제 1 제어단에 상기 제 2 인버터의 출력을 입력받으며 제 2 제어단에 상기 제 1 코드를 입력받는 패스 게이트,
    게이트에 상기 제 2 인버터의 출력을 입력받고 드레인이 상기 패스 게이트의 출력단과 연결되고 소오스가 접지된 트랜지스터, 및
    상기 트랜지스터의 드레인과 연결된 제 3 인버터를 포함하는 로직회로가 상기 제 1 코드의 비트 수 만큼 구비되는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  10. 제 8 항에 있어서,
    상기 풀다운 데이터 처리부는
    상기 반전된 풀다운 데이터를 입력받는 제 1 인버터,
    상기 반전된 제 2 코드를 입력받는 제 2 인버터,
    입력단에 상기 제 1 인버터의 출력을 입력받고 제 1 제어단에 상기 반전된 제 2 코드를 입력받고 제 2 제어단에 상기 제 2 인버터의 출력을 입력받는 패스 게이트,
    게이트에 상기 제 2 인버터의 출력을 입력받고 소오스가 상기 패스 게이트의 출력단과 연결되고 드레인에 전원이 연결된 트랜지스터, 및
    상기 트랜지스터의 소오스와 연결된 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  11. 요구되는 드라이빙 임피던스 값들의 최소공배수(Lowest common multiple)에 해당하는 임피던스 값과, 상기 최소공배수와의 조합으로 상기 요구되는 드라이빙 임피던스 값들을 구현할 수 있는 상기 최소공배수의 약수(Devisor)들에 해당하는 임피던스 값들이 설정되며, 상기 요구되는 드라이빙 임피던스 값들의 수에 비해 적은 수로 이루어지는 복수개의 드라이빙 수단;
    상기 복수개의 드라이빙 수단을 선택적으로 동작시키기 위한 드라이버 인에이블신호에 따라 상기 복수개의 드라이빙 수단의 임피던스 설정을 위한 적어도 하나의 코드의 출력여부를 결정하는 복수개의 드라이버 제어수단; 및
    상기 적어도 하나의 코드에 따라 데이터를 상기 복수개의 드라이빙 수단에 출력하는 복수개의 데이터 처리수단을 포함하는 반도체 메모리의 출력 드라이빙 장치.
  12. 제 11 항에 있어서,
    상기 드라이버 제어수단은
    풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부,
    상기 드라이버 인에이블 신호에 따라 상기 적어도 하나의 코드 중에서 제 1 코드의 출력여부를 결정하는 풀업 드라이버 제어부, 및
    상기 드라이버 인에이블 신호에 따라 상기 적어도 하나의 코드 중에서 제 2 코드의 출력여부를 결정하는 풀다운 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  13. 제 12 항에 있어서,
    상기 데이터 변환부는 풀업 데이터를 입력받아 반전된 풀업 데이터를 출력하는 제 1 인버터, 및
    풀다운 데이터를 입력받아 반전된 풀다운 데이터를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  14. 제 12 항에 있어서,
    상기 풀업 드라이버 제어부는
    상기 드라이버 인에이블 신호를 입력받아 반전된 드라이버 인에이블 신호를 출력하는 제 1 인버터,
    상기 제 1 코드를 입력받는 제 2 내지 제 7 인버터, 및
    제 1 입력단에 상기 반전된 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 내지 제 7 인버터의 출력을 입력받아 상기 제 1 코드를 출력하는 제 1 내지 제 6 노아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  15. 제 12 항에 있어서,
    상기 풀다운 드라이버 제어부는
    제 1 입력단에 상기 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 코드를 입력받아 반전된 제 2 코드를 출력하는 제 1 내지 제 6 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  16. 제 11 항에 있어서,
    상기 데이터 처리수단은
    상기 제 1 코드에 따라 반전된 풀업 데이터를 상기 드라이빙 수단에 출력하는 풀업 데이터 처리부, 및
    반전된 제 2 코드에 따라 반전된 풀다운 데이터를 상기 드라이빙 수단에 출력하는 풀다운 데이터 처리부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  17. 제 16 항에 있어서,
    상기 풀업 데이터 처리부는
    상기 반전된 풀업 데이터를 입력받는 제 1 인버터,
    상기 제 1 코드를 입력받는 제 2 인버터,
    입력단에 상기 제 1 인버터의 출력을 입력받고 제 1 제어단에 상기 제 2 인버터의 출력을 입력받으며 제 2 제어단에 상기 제 1 코드를 입력받는 패스 게이트,
    게이트에 상기 제 2 인버터의 출력을 입력받고 드레인이 상기 패스 게이트의 출력단과 연결되고 소오스가 접지된 트랜지스터, 및
    상기 트랜지스터의 드레인과 연결된 제 3 인버터를 포함하는 로직회로가 상기 제 1 코드의 비트 수 만큼 구비되는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  18. 제 16 항에 있어서,
    상기 풀다운 데이터 처리부는
    상기 반전된 풀다운 데이터를 입력받는 제 1 인버터,
    상기 반전된 제 2 코드를 입력받는 제 2 인버터,
    입력단에 상기 제 1 인버터의 출력을 입력받고 제 1 제어단에 상기 반전된 제 2 코드를 입력받고 제 2 제어단에 상기 제 2 인버터의 출력을 입력받는 패스 게이트,
    게이트에 상기 제 2 인버터의 출력을 입력받고 소오스가 상기 패스 게이트의 출력단과 연결되고 드레인에 전원이 연결된 트랜지스터, 및
    상기 트랜지스터의 소오스와 연결된 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  19. 복수개의 목표 임피던스 값들 중에서 최대 임피던스 값과 동일한 임피던스 값, 상기 목표 임피던스 값들 중 최소값 이상이며 상기 최대 임피던스 값의 약수에 해당하는 적어도 하나의 임피던스 값이 설정된 복수개의 드라이빙 수단; 및
    상기 복수개의 목표 임피던스 값을 모두 구현할 수 있도록 상기 복수개의 드라이빙 수단을 선택적으로 동작시키는 드라이빙 제어수단을 포함하는 반도체 메모리의 출력 드라이빙 장치.
  20. 제 19 항에 있어서,
    상기 드라이빙 수단은
    전원단에 병렬 연결된 복수개의 제 1 스위칭소자,
    일단이 상기 복수개의 제 1 스위칭소자와 일대일 대응되도록 연결된 복수개의 제 1 저항,
    일단이 상기 복수개의 제 1 저항의 타단과 일대일 대응되도록 연결된 복수개의 제 2 저항, 및
    접지단에 병렬 연결되고 상기 복수개의 제 2 저항의 타단과 일대일 대응되도록 연결된 복수개의 제 2 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  21. 제 19 항에 있어서,
    상기 드라이빙 제어수단은
    풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부,
    상기 드라이버 인에이블 신호에 따라 제 1 코드의 출력여부를 결정하는 풀업 드라이버 제어부, 및
    상기 드라이버 인에이블 신호에 따라 제 2 코드의 출력여부를 결정하는 풀다운 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  22. 제 21 항에 있어서,
    상기 데이터 변환부는 풀업 데이터를 입력받아 반전된 풀업 데이터를 출력하는 제 1 인버터, 및
    풀다운 데이터를 입력받아 반전된 풀다운 데이터를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  23. 제 21 항에 있어서,
    상기 풀업 드라이버 제어부는
    상기 드라이버 인에이블 신호를 입력받아 반전된 드라이버 인에이블 신호를 출력하는 제 1 인버터,
    상기 제 1 코드를 입력받는 제 2 내지 제 7 인버터, 및
    제 1 입력단에 상기 반전된 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 내지 제 7 인버터의 출력을 입력받아 상기 제 1 코드를 출력하는 제 1 내지 제 6 노아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  24. 제 21 항에 있어서,
    상기 풀다운 드라이버 제어부는
    제 1 입력단에 상기 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 코드를 입력받아 반전된 제 2 코드를 출력하는 제 1 내지 제 6 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  25. 복수개의 목표 임피던스 값들 중에서 최대 임피던스 값과 동일한 임피던스 값이 설정된 제 1 드라이빙 수단;
    상기 목표 임피던스 값들 중 최소값 이상이며 상기 최대 임피던스 값의 약수에 해당하는 임피던스 값이 설정된 제 2 드라이빙 수단;
    상기 목표 임피던스 값들 중 최소값 이상이며 상기 최대 임피던스 값의 약수에 해당하고 상기 제 2 드라이빙 수단의 임피던스 값에 비해 작은 임피던스 값이 설정된 제 3 드라이빙 수단; 및
    상기 복수개의 목표 임피던스 값을 모두 구현할 수 있도록 상기 제 1 내지 제 3 드라이빙 수단을 선택적으로 동작시키는 드라이빙 제어수단을 포함하는 반도체 메모리의 출력 드라이빙 장치.
  26. 제 25 항에 있어서,
    상기 제 1 내지 제 3 드라이빙 수단에 설정되는 임피던스 값은 240 ohm, 120 ohm, 및 60 ohm을 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  27. 제 25 항에 있어서,
    상기 제 1 내지 제 3 드라이빙 수단은
    전원단에 병렬 연결된 복수개의 제 1 스위칭소자,
    일단이 상기 복수개의 제 1 스위칭소자와 일대일 대응되도록 연결된 복수개의 제 1 저항,
    일단이 상기 복수개의 제 1 저항의 타단과 일대일 대응되도록 연결된 복수개의 제 2 저항, 및
    접지단에 병렬 연결되고 상기 복수개의 제 2 저항의 타단과 일대일 대응되도록 연결된 복수개의 제 2 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  28. 제 25 항에 있어서,
    상기 드라이빙 제어수단은
    풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부,
    상기 드라이버 인에이블 신호에 따라 제 1 코드의 출력여부를 결정하는 풀업 드라이버 제어부, 및
    상기 드라이버 인에이블 신호에 따라 제 2 코드의 출력여부를 결정하는 풀다운 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  29. 제 28 항에 있어서,
    상기 데이터 변환부는 풀업 데이터를 입력받아 반전된 풀업 데이터를 출력하는 제 1 인버터, 및
    풀다운 데이터를 입력받아 반전된 풀다운 데이터를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  30. 제 28 항에 있어서,
    상기 풀업 드라이버 제어부는
    상기 드라이버 인에이블 신호를 입력받아 반전된 드라이버 인에이블 신호를 출력하는 제 1 인버터,
    상기 제 1 코드를 입력받는 제 2 내지 제 7 인버터, 및
    제 1 입력단에 상기 반전된 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 내지 제 7 인버터의 출력을 입력받아 상기 제 1 코드를 출력하는 제 1 내지 제 6 노아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
  31. 제 28 항에 있어서,
    상기 풀다운 드라이버 제어부는
    제 1 입력단에 상기 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 코드를 입력받아 반전된 제 2 코드를 출력하는 제 1 내지 제 6 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 출력 드라이빙 장치.
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