KR102047932B1 - 임피던스 조정 기능을 갖는 적층형 반도체 회로 - Google Patents

임피던스 조정 기능을 갖는 적층형 반도체 회로 Download PDF

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Abstract

본 기술은 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되고, 상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행한 결과로서 임피던스 조정 신호를 복수의 관통 비아를 통해 나머지 반도체 칩들이 공유하도록 구성된다.

Description

임피던스 조정 기능을 갖는 적층형 반도체 회로{STACK TYPE SEMICONDUCTOR CIRCUIT WITH IMPEDANCE CALIBRATION}
본 발명은 반도체 회로에 관한 것으로서, 특히 임피던스 조정 기능을 갖는 적층형 반도체 회로에 관한 것이다.
반도체 회로는 온 다이 터미네이션(on die termination) 회로 구성 및 드라이버의 정확한 동작을 위해 해당 구성의 임피던스를 목표값으로 조정하는 동작을 수행해야 한다. 따라서 반도체 회로는 임피던스 조정을 위한 임피던스 조정부를 구비해야 한다.
반도체 회로는 복수의 반도체 칩을 적층한 형태로도 구성할 수 있는데, 이 경우 각 반도체 칩에 대하여 임피던스 조정이 이루어지지 않을 경우, 복수의 반도체 칩을 포함하는 시스템의 동작 성능을 저하시킬 수 있다.
본 발명의 실시예는 정확한 임피던스 조정이 가능하도록 한 적층형 반도체 회로를 제공한다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되고, 상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행한 결과로서 임피던스 조정 신호를 복수의 관통 비아를 통해 나머지 반도체 칩들이 공유하도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되고, 상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행한 결과를 복수의 관통 비아를 통해 나머지 반도체 칩들이 공유하며, 상기 복수의 반도체 칩의 데이터 출력 동작이 상기 어느 하나의 반도체 칩을 통해 이루어지도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되고, 상기 복수의 반도체 칩 각각의 데이터 입/출력 패드는 관통 비아를 통해 서로 연결되며, 상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행하며, 자신을 포함한 나머지 반도체 칩들의 데이터를 전달받아 자신의 데이터 입/출력 패드를 통해 출력하도록 구성될 수 있다.
본 기술은 적층형 반도체 회로의 임피던스 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 적층형 반도체 회로(1)의 블록도,
도 2는 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(300)의 블록도,
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(400)의 블록도이고,
도 4는 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(500)의 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 적층형 반도체 회로(1)의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 적층형 반도체 회로(1)는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)이 적층된다.
제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 외부 저항 연결 패드(ZQ)에는 각각의 외부 저항(Rext1, Rext2)이 연결된다.
즉, 제 1 반도체 칩(10)의 외부 저항 연결 패드(ZQ)에는 외부 저항(Rext1)이 연결되고, 제 2 반도체 칩(20)의 외부 저항 연결 패드(ZQ)에는 또 다른 외부 저항(Rext2)이 연결된다.
제 1 반도체 칩(10)은 임피던스 조정부(11), 드라이빙 블록(12) 및 데이터 입/출력 패드(DQ)를 포함한다.
드라이빙 블록(12)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력한다.
임피던스 조정부(11)는 외부 저항 연결 패드(ZQ)와 연결된 외부 저항(Rext1)을 기준으로 드라이빙 블록(12)의 임피던스를 조정한다.
임피던스 조정부(11)는 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(12)의 임피던스를 외부 저항(Rext1)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행한다.
제 2 반도체 칩(20)은 임피던스 조정부(21), 드라이빙 블록(22) 및 데이터 입/출력 패드(DQ)를 포함한다.
드라이빙 블록(22)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력한다.
임피던스 조정부(21)는 외부 저항 연결 패드(ZQ)과 연결된 외부 저항(Rext1)을 기준으로 드라이빙 블록(22)의 임피던스를 조정한다.
임피던스 조정부(21)는 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(22)의 임피던스를 외부 저항(Rext2)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행한다.
즉, 제 1 반도체 칩(10)과 제 2 반도체 칩(20)은 서로 독립적인 외부 저항(Rext1, Rext2)을 이용하여 독립적인 임피던스 조정 동작을 수행할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 회로(300)의 블록도이다.
본 발명의 다른 실시예에 따른 적층형 반도체 회로(300)는 복수의 반도체 칩이 적층되며, 도 2와 같이, 설명의 편의를 위해 제 1 반도체 칩(310)과 제 2 반도체 칩(320)을 도시하였다. 이후, 제 1 반도체 칩(310)과 제 2 반도체 칩(320)을 위주로 설명하기로 한다.
본 발명의 다른 실시예에 따른 적층형 반도체 회로(300)는 적층된 복수의 반도체 칩들 중에서 어느 하나만 임피던스 조정 동작을 수행하고, 그 임피던스 조정 동작 결과를 나머지 반도체 칩들이 공유하여 자동으로 임피던스 조정이 이루어질 수 있도록 한 것이다. 이때 적층된 복수의 반도체 칩들의 데이터 출력은 각자의 데이터 입/출력 패드(DQ)를 통해 독립적으로 이루어지도록 한다.
제 1 반도체 칩(310)의 외부 저항 연결 패드(ZQ)가 외부 저항(Rext)과 연결된다.
제 1 반도체 칩(310)과 제 2 반도체 칩(320)을 포함한 모든 반도체 칩들의 외부 저항 연결 패드들(ZQ)은 서로 연결되지 않는다.
이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.
제 1 반도체 칩(310)과 제 2 반도체 칩(320)의 데이터 입/출력 패드들(DQ)이 관통 비아(TSV)를 통해 서로 연결된다.
또한 제 1 반도체 칩(310)의 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 전송하기 위한 신호라인들과 제 2 반도체 칩(320)의 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 전송하기 위한 신호라인들이 복수의 관통 비아(TSV)를 통해 연결된다.
제 1 반도체 칩(310)은 임피던스 조정부(311), 드라이빙 블록(312), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.
드라이빙 블록(312)은 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)에 응답하여 임피던스가 설정되며, 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(311)는 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(312)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행하도록 구성된다.
이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(311) 내부 신호이거나, 외부 신호일 수 있다.
임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.
제 2 반도체 칩(320)은 임피던스 조정부(321) 및 외부 저항 연결 패드(ZQ)를제외한 드라이빙 블록(322), 데이터 입/출력 패드(DQ) 및 복수의 관통 비아(TSV) 만을 포함할 수 있다.
이때 본 발명의 또 다른 실시예는 제 1 반도체 칩(310)에서 임피던스 조정 동작을 수행하여 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 제 2 반도체 칩(320)을 포함한 나머지 반도체 칩들이 공유함으로써 자동으로 임피던스 조정이 이루어지도록 한 것이다.
따라서 제 1 반도체 칩(310)을 제외한 나머지 반도체 칩들은 임피던스 조정부(321) 및 외부 저항 연결 패드(ZQ)를 회로 구성에서 제외시킬 수 있다.
다만, 생산성 측면에서 특정 칩을 다르게 구성하는 것이 더 어려울 수 있다. 따라서 제 2 반도체 칩(320)이 임피던스 조정부(321), 외부 저항 연결 패드(ZQ), 드라이빙 블록(322), 데이터 입/출력 패드(DQ) 및 복수의 관통 비아(TSV)를 포함하도록 구성한 예를 든 것이다.
드라이빙 블록(322)은 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)에 응답하여 임피던스가 설정되며, 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
이와 같이 구성된 본 발명의 또 다른 실시예의 임피던스 조정 동작을 설명하면 다음과 같다.
먼저, 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(310)이 임피던스 조정 동작을 수행한다.
제 1 반도체 칩(310)에서 생성된 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)가 복수의 관통 비아(TSV)를 통해 제 2 반도체 칩(320)에 전달된다.
따라서 제 1 반도체 칩(310)의 임피던스 조정 동작과 동시에 제 2 반도체 칩(320)을 포함하는 모든 반도체 칩들의 임피던스 조정 동작이 자동으로 이루어진다.
이때 제 1 반도체 칩(310)과 제 2 반도체 칩(320)의 데이터 출력은 각자의 데이터 입/출력 패드(DQ)를 통해 이루어진다.
다만, 제 2 반도체 칩(320)의 데이터 입/출력 패드(DQ)를 통해 출력된 데이터는 관통 비아(TSV)를 통해 제 1 반도체 칩(310)의 데이터 입/출력 패드(DQ)에 전달된다.
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(400)의 블록도이다.
본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(400)는 복수의 반도체 칩이 적층되며, 도 3과 같이, 설명의 편의를 위해 제 1 반도체 칩(410)과 제 2 반도체 칩(420)을 도시하였다. 이후, 제 1 반도체 칩(410)과 제 2 반도체 칩(420)을 위주로 설명하기로 한다.
본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(400)는 적층된 복수의 반도체 칩들 중에서 어느 하나만 임피던스 조정 동작을 수행하고, 그 임피던스 조정 동작 결과를 나머지 반도체 칩들이 공유하여 자동으로 임피던스 조정이 이루어질 수 있도록 한 것이다. 또한 적층된 복수의 반도체 칩들의 데이터 출력도 임피던스 조정 동작을 수행하는 어느 하나의 반도체 칩의 데이터 입/출력 패드(DQ)를 통해 이루어지도록 한다.
다만, 모든 반도체 칩들의 데이터 입/출력 패드(DQ)를 관통 비아를 통해 연결함으로서 임피던스 조정 동작을 수행하지 않는 반도체 칩들이 온 다이 터미네이션 동작을 수행하도록 한다.
제 1 반도체 칩(410)의 외부 저항 연결 패드(ZQ)가 외부 저항(Rext)과 연결된다.
제 1 반도체 칩(410)과 제 2 반도체 칩(420)을 포함한 모든 반도체 칩들의 외부 저항 연결 패드들(ZQ)은 서로 연결되지 않는다.
제 1 반도체 칩(410)과 제 2 반도체 칩(420)의 데이터 입/출력 패드들(DQ)이 관통 비아(TSV)를 통해 서로 연결된다.
이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.
제 1 반도체 칩(410)의 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 전송하기 위한 신호라인들과 제 2 반도체 칩(420)의 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 전송하기 위한 신호라인들이 복수의 관통 비아(TSV)를 통해 연결된다.
또한 제 1 반도체 칩(410)의 데이터를 전송하기 위한 신호라인들과 제 2 반도체 칩(420)의 데이터를 전송하기 위한 신호라인들이 복수의 관통 비아(TSV)를 통해 연결된다.
제 1 반도체 칩(410)은 임피던스 조정부(411), 드라이빙 블록(412), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.
드라이빙 블록(412)은 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)에 응답하여 임피던스가 설정되며, 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(411)는 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(412)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행하도록 구성된다.
이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(411) 내부 신호이거나, 외부 신호일 수 있다.
임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.
제 2 반도체 칩(420)은 임피던스 조정부(421) 및 외부 저항 연결 패드(ZQ)를제외한 드라이빙 블록(422), 데이터 입/출력 패드(DQ) 및 복수의 관통 비아(TSV) 만을 포함할 수 있다.
이때 본 발명의 또 다른 실시예는 제 1 반도체 칩(410)에서 임피던스 조정 동작을 수행하여 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 제 2 반도체 칩(420)을 포함한 나머지 반도체 칩들이 공유함으로써 자동으로 임피던스 조정이 이루어지도록 한 것이다.
따라서 제 1 반도체 칩(410)을 제외한 나머지 반도체 칩들은 임피던스 조정부(421) 및 외부 저항 연결 패드(ZQ)를 회로 구성에서 제외시킬 수 있다.
다만, 생산성 측면에서 특정 칩을 다르게 구성하는 것이 더 어려울 수 있다. 따라서 제 2 반도체 칩(420)이 임피던스 조정부(421), 외부 저항 연결 패드(ZQ), 드라이빙 블록(422), 데이터 입/출력 패드(DQ) 및 복수의 관통 비아(TSV)를 포함하도록 구성한 예를 든 것이다.
드라이빙 블록(422)은 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)에 응답하여 임피던스가 설정된다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(400)의 임피던스 조정 동작을 설명하면 다음과 같다.
먼저, 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(410)이 임피던스 조정 동작을 수행한다.
제 1 반도체 칩(410)에서 생성된 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)가 복수의 관통 비아(TSV)를 통해 제 2 반도체 칩(420)에 전달된다.
따라서 제 1 반도체 칩(410)의 임피던스 조정 동작과 동시에 제 2 반도체 칩(420)을 포함하는 모든 반도체 칩들의 임피던스 조정 동작이 자동으로 이루어진다.
또한 제 2 반도체 칩(420)을 포함한 모든 반도체 칩들의 데이터(DATA)가 관통 비아(TSV)를 통해 제 1 반도체 칩(410)에 전달된다.
즉, 모든 반도체 칩들의 데이터 출력 동작은 제 1 반도체 칩(410)의 데이터 입/출력 패드(DQ)를 통해 이루어진다.
다만, 모든 반도체 칩들의 데이터 입/출력 패드(DQ)를 관통 비아를 통해 연결함으로서 임피던스 조정 동작을 수행하지 않는 반도체 칩들이 온 다이 터미네이션 동작을 수행한다.
도 4는 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(500)의 블록도이다.
본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(500)는 복수의 반도체 칩이 적층되며, 도 4와 같이, 설명의 편의를 위해 제 1 반도체 칩(510)과 제 2 반도체 칩(520)을 도시하였다. 이후, 제 1 반도체 칩(510)과 제 2 반도체 칩(520)을 위주로 설명하기로 한다.
본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(500)는 적층된 복수의 반도체 칩들 중에서 어느 하나만 임피던스 조정 동작을 수행하고, 적층된 복수의 반도체 칩들의 데이터 출력 또한 임피던스 조정 동작을 수행한 어느 하나의 반도체 칩의 데이터 입/출력 패드(DQ)를 통해서만 이루어지도록 한 것이다.
제 1 반도체 칩(510)의 외부 저항 연결 패드(ZQ)가 외부 저항(Rext)과 연결된다.
제 1 반도체 칩(510)과 제 2 반도체 칩(520)을 포함한 모든 반도체 칩들의 외부 저항 연결 패드들(ZQ)은 서로 연결되지 않는다.
제 1 반도체 칩(510)과 제 2 반도체 칩(520)을 포함한 모든 반도체 칩들의 데이터 입/출력 패드들(DQ) 또한 서로 연결되지 않는다.
제 1 반도체 칩(510)의 데이터를 전송하기 위한 신호라인들과 제 2 반도체 칩(520)의 데이터를 전송하기 위한 신호라인들이 관통 비아(TSV)를 통해 연결된다.
이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.
제 1 반도체 칩(510)은 임피던스 조정부(511), 드라이빙 블록(512), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 관통 비아(TSV)를 포함한다.
드라이빙 블록(512)은 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)에 응답하여 임피던스가 설정되며, 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(511)는 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(512)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행하도록 구성된다.
이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(511) 내부 신호이거나, 외부 신호일 수 있다.
임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.
제 2 반도체 칩(520)은 임피던스 조정부(521), 외부 저항 연결 패드(ZQ), 드라이빙 블록(522) 및 데이터 입/출력 패드(DQ)를 제거하고, 데이터(DATA) 전송을 위한 관통 비아(TSV)를 포함할 수 있다.
이때 본 발명의 또 다른 실시예는 적층된 복수의 반도체 칩들 중에서 제 1 반도체 칩(510)만 임피던스 조정 동작을 수행하고, 데이터 출력 또한 제 1 반도체 칩(510)의 데이터 입/출력 패드(DQ)만을 통해서 이루어지도록 한 것이다.
따라서 제 2 반도체 칩(520)(나머지 반도체 칩들 포함)은 임피던스 조정부(521), 외부 저항 연결 패드(ZQ), 드라이빙 블록(522) 및 데이터 입/출력 패드(DQ)를 회로 구성에서 제외시킬 수 있다.
다만, 생산성 측면에서 특정 칩을 다르게 구성하는 것이 더 어려울 수 있다. 따라서 제 2 반도체 칩(520)이 임피던스 조정부(521), 외부 저항 연결 패드(ZQ), 드라이빙 블록(522), 데이터 입/출력 패드(DQ) 및 관통 비아(TSV)를 포함하도록 구성한 예를 든 것이다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(400)의 임피던스 조정 동작을 설명하면 다음과 같다.
먼저, 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(510)이 임피던스 조정 동작을 수행한다.
한편, 제 2 반도체 칩(520)을 포함한 모든 반도체 칩들의 데이터(DATA)가 관통 비아(TSV)를 통해 제 1 반도체 칩(510)에 전달된다.
즉, 모든 반도체 칩들의 데이터 출력 동작은 제 1 반도체 칩(510)의 데이터 입/출력 패드(DQ)를 통해 이루어진다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩의 외부 저항 연결 패드들 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드만이 외부 저항과 연결되고,
    상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행한 결과로서 임피던스 조정 신호를 복수의 관통 비아를 통해 나머지 반도체 칩들이 공유하도록 구성되는 적층형 반도체 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 복수의 반도체 칩은
    각각 독립적으로 데이터 출력을 수행하도록 구성되는 적층형 반도체 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 복수의 반도체 칩 각각의 데이터 입/출력 패드는 관통 비아를 통해 서로 연결되는 적층형 반도체 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 어느 하나의 반도체 칩은
    상기 임피던스 조정 동작을 수행한 결과로서 임피던스 조정신호에 응답하여 임피던스가 설정되며, 데이터를 드라이빙하여 출력하도록 구성되는 드라이빙 블록, 및
    상기 외부 저항을 기준으로 상기 임피던스 조정신호를 생성하도록 구성되는 임피던스 조정부를 포함하는 적층형 반도체 회로.
  7. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩의 외부 저항 연결 패드들 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드만이 외부 저항과 연결되고,
    상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행한 결과를 복수의 관통 비아를 통해 나머지 반도체 칩들이 공유하며,
    상기 복수의 반도체 칩의 데이터 출력 동작이 상기 어느 하나의 반도체 칩을 통해 이루어지도록 구성되는 적층형 반도체 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 반도체 칩 각각의 데이터 입/출력 패드는 관통 비아를 통해 서로 연결되는 적층형 반도체 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 나머지 반도체 칩들은
    상기 임피던스 조정 동작을 수행한 결과에 따라 온 다이 터미네이션 동작을 수행하도록 구성되는 적층형 반도체 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 어느 하나의 반도체 칩은
    상기 임피던스 조정 동작을 수행한 결과로서 임피던스 조정신호에 응답하여 임피던스가 설정되며, 데이터를 드라이빙하여 출력하도록 구성되는 드라이빙 블록, 및
    상기 외부 저항을 기준으로 상기 임피던스 조정신호를 생성하도록 구성되는 임피던스 조정부를 포함하는 적층형 반도체 회로.
  11. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩의 외부 저항 연결 패드들 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드만이 외부 저항과 연결되고,
    상기 복수의 반도체 칩 각각의 데이터 입/출력 패드는 관통 비아를 통해 서로 연결되며,
    상기 어느 하나의 반도체 칩이 상기 외부 저항을 기준으로 임피던스 조정 동작을 수행하며, 자신을 포함한 나머지 반도체 칩들의 데이터를 전달받아 자신의 데이터 입/출력 패드를 통해 출력하도록 구성되는 적층형 반도체 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 어느 하나의 반도체 칩은
    상기 임피던스 조정 동작을 수행한 결과로서 임피던스 조정신호에 응답하여 임피던스가 설정되며, 데이터를 드라이빙하여 출력하도록 구성되는 드라이빙 블록, 및
    상기 외부 저항을 기준으로 상기 임피던스 조정신호를 생성하도록 구성되는 임피던스 조정부를 포함하는 적층형 반도체 회로.
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