KR20230144996A - 캘리브레이션 동작을 수행하는 반도체 장치 및 시스템 - Google Patents
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Abstract
반도체 장치는 캘리브레이션 회로 및 출력 회로를 포함할 수 있다. 상기 캘리브레이션 회로는 상기 출력 회로의 저항 값을 설정하기 위해 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로는 외부 저항과 연결되지 않고, 신호 전송 라인을 통해 다른 반도체 장치로부터 제공된 기준저항과 연결되어 캘리브레이션 동작을 수행할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 캘리브레이션 동작을 수행하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 반도체 장치의 동작 속도가 향상되고, 소모 전력이 감소되면서 외부 노이즈의 영향 및 서로 통신하는 반도체 장치들 사이의 임피던스 미스매칭으로 인해 전송되는 신호가 왜곡될 수 있다.
따라서, 반도체 장치는 일반적으로 정확한 신호 전송을 위해 임피던스 매칭을 수행하는 온 다이 터미네이션 회로를 구비하고 있다. 또한, 반도체 장치는 정확한 임피던스 매칭이 이뤄질 수 있도록 PVT 변화에 따라 터미네이션 저항의 보정을 수행해야 한다. 일반적으로 메모리 장치는 외부 기준저항과 연결되고 상기 외부 기준저항을 이용하여 캘리브레이션 동작을 수행하여 상기 터미네이션 저항의 임피던스 값을 보정한다. 이를 일반적으로 ZQ 캘리브레이션 동작이라고 한다.
본 발명의 실시예는 외부 기준저항을 별도로 구비하지 않고, 컨트롤러와 연결되어 캘리브레이션 동작을 수행할 수 있는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
또한, 본 발명의 실시예는 컨트롤러와 외부 기준저항을 공유하여 캘리브레이션 동작을 수행할 수 있는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 신호 전송 라인을 통해 컨트롤러로부터 제공된 기준저항과 연결되어 캘리브레이션 동작을 수행하는 캘리브레이션 회로; 및 상기 신호 전송 라인과 연결되고, 상기 캘리브레이션 동작 결과에 기초하여 저항 값이 설정되는 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 신호 전송 라인과 연결되는 출력 회로를 포함하는 제 1 반도체 장치; 및 제 2 반도체 장치를 포함하고, 상기 제 2 반도체 장치는 상기 신호 전송 라인과 연결되는 출력 회로; 및 상기 신호 전송 라인을 통해 상기 제 1 반도체 장치로부터 제공된 기준저항과 연결되어 캘리브레이션 동작을 수행하는 캘리브레이션 회로를 포함하며, 상기 캘리브레이션 동작 결과에 기초하여 상기 제 2 반도체 장치의 출력 회로의 저항 값이 설정될 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 신호 전송 라인과 연결되고, 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하는 출력 회로를 포함하는 제 1 반도체 장치; 및 제 2 반도체 장치를 포함하고, 상기 제 2 반도체 장치는 상기 신호 전송 라인과 연결되고, 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하는 출력 회로; 및 상기 신호 전송 라인과 연결되어 상기 제 2 반도체 장치의 출력 회로의 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그의 저항 값을 설정하기 위해 캘리브레이션 동작을 수행하는 캘리브레이션 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템의 동작 방법은 신호 전송 라인을 통해 연결되는 컨트롤러 및 메모리 장치를 포함하는 반도체 시스템의 동작 방법으로서, 외부 기준저항과 연결되어 상기 컨트롤러의 캘리브레이션 동작을 수행하는 단계; 상기 컨트롤러의 캘리브레이션 동작 결과에 기초하여 상기 신호 전송 라인과 연결되는 컨트롤러 출력 회로의 저항 값을 설정하는 단계; 상기 신호 전송 라인을 통해 상기 컨트롤러 출력 회로와 연결되고, 상기 컨트롤러 출력 회로로부터 제공된 기준저항과 연결되어 상기 메모리 장치의 캘리브레이션 동작을 수행하는 단계; 및 상기 메모리 장치의 캘리브레이션 동작 결과에 기초하여 상기 신호 전송 라인과 연결되는 메모리 출력 회로의 저항 값을 설정하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 및 제 2 신호 전송 라인과 연결되는 컨트롤러; 상기 제 1 및 제 2 신호 전송 라인과 연결되고, 제 1 메모리 캘리브레이션 회로를 포함하는 제 1 메모리 장치; 및 상기 제 1 및 제 2 신호 전송 라인과 연결되고, 제 2 메모리 캘리브레이션 회로를 포함하는 제 2 메모리 장치를 포함하고, 상기 제 1 메모리 캘리브레이션 회로는 제 1 칩 캘리브레이션 선택신호에 기초하여 상기 제 1 신호 전송 라인과 연결되어 캘리브레이션 동작을 수행하고, 상기 제 2 메모리 캘리브레이션 회로는 제 2 칩 캘리브레이션 선택신호에 기초하여 상기 제 2 신호 전송 라인과 연결되어 캘리브레이션 동작을 수행할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 외부 기준저항과 연결되어 캘리브레이션 동작을 수행하는 컨트롤러 캘리브레이션 회로를 포함하는 컨트롤러; 및 상기 외부 기준저항과 연결되어 캘리브레이션 동작을 수행하는 메모리 캘리브레이션 회로를 포함하는 메모리 장치를 포함할 수 있다.
본 발명의 실시예는 외부 기준저항과 연결되는 핀을 제거하거나 다른 용도로 사용할 수 있어, 메모리 장치 및 시스템의 제조비용을 감소시키거나 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 흐름도,
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 시스템의 동작 방식을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 시스템의 동작 방식을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 흐름도,
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 시스템의 동작 방식을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 시스템의 동작 방식을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서 또는 컨트롤러와 같은 호스트 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 또한, 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)와 통신하기 위한 인터페이스 칩일 수 있다. 상기 제 2 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 또한, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)와 통신하기 위한 인터페이스 칩일 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 예를 들어, 상기 신호 전송 라인(130)은 데이터, 클럭, 어드레스 또는 커맨드 등과 같이 일반적인 반도체 시스템에서 사용될 수 있는 어떠한 신호라도 전송할 수 있다. 상기 제 1 반도체 장치(110)는 출력 회로(TX, 112) 및 수신 회로(RX, 113)를 포함할 수 있다. 상기 출력 회로(112)는 상기 제 1 반도체 장치(110)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 수신 회로(113)는 상기 데이터 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 출력 회로(TX, 122) 및 수신 회로(RX, 123)를 포함할 수 있다. 상기 출력 회로(122)는 상기 제 2 반도체 장치(120)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 수신 회로(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)의 출력 회로(112, 122)는 캘리브레이션 동작을 통해 저항 값이 설정될 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 각각 상기 출력 회로(112, 122)의 저항 값을 설정하기 위해 캘리브레이션 동작을 수행하는 캘리브레이션 회로(도시하지 않음)를 더 포함할 수 있다. 본 발명의 실시예에서, 상기 제 1 반도체 장치(110)의 캘리브레이션 회로는 외부 기준저항과 연결되어 캘리브레이션 동작을 수행할 수 있다. 본 발명의 실시예에서, 상기 제 2 반도체 장치(120)의 캘리브레이션 회로는 상기 외부 기준저항과 연결되지 않고 캘리브레이션 동작을 수행할 수 있다. 상기 제 2 반도체 장치(120)의 캘리브레이션 회로는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)와 연결되어 캘리브레이션 동작을 수행할 수 있다. 이 때, 상기 제 1 반도체 장치(110)의 출력 회로(112)는 상기 신호 전송 라인(130)을 통해 기준저항을 제공할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 시스템(2)의 구성을 보여주는 도면이다. 상기 반도체 시스템은 제 1 반도체 장치 및 제 2 반도체 장치를 포함할 수 있다. 도 2에서, 상기 제 1 반도체 장치는 컨트롤러(210)로 구현되고, 상기 제 2 반도체 장치는 메모리 장치(220)로 구현되는 것을 예시한다. 상기 컨트롤러(210) 및 메모리 장치(220)는 신호 전송 라인을 통해 통신할 수 있다. 상기 신호 전송 라인은 예를 들어, 데이터 전송 라인(230)일 수 있고, 상기 컨트롤러(210) 및 메모리 장치(220)는 상기 데이터 전송 라인을 통해 데이터 통신을 수행할 수 있다. 상기 컨트롤러(210)는 상기 메모리 장치(220)를 제어하여 상기 메모리 장치(220)가 다양한 동작을 수행할 수 있도록 한다. 상기 컨트롤러(210)는 패드를 포함하고, 상기 패드는 데이터 패드(211)일 수 있다. 상기 컨트롤러(210)는 상기 데이터 패드(211)를 통해 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 컨트롤러(210)는 컨트롤러 캘리브레이션 회로(212) 및 컨트롤러 출력 회로를 포함할 수 있고, 상기 컨트롤러 출력 회로는 예를 들어, 컨트롤러 데이터 출력 회로(213)일 수 있다. 상기 컨트롤러 캘리브레이션 회로(212)는 저항 패드(214)를 통해 외부 기준저항(ZQ)과 연결될 수 있다. 상기 외부 기준저항(ZQ)은 일 단이 상기 저항 패드(214)를 통해 상기 컨트롤러 캘리브레이션 회로(212)와 연결되고, 타 단이 전원전압과 같은 고전압 또는 접지전압과 같은 저전압과 연결될 수 있다. 상기 컨트롤러 캘리브레이션 회로(212)는 상기 외부 기준저항(ZQ)을 이용하여 캘리브레이션 동작을 수행할 수 있다. 상기 컨트롤러 캘리브레이션 회로(213)는 캘리브레이션 동작 결과에 기초하여 상기 컨트롤러 데이터 출력 회로(213)의 저항 값을 설정할 수 있다. 상기 컨트롤러 캘리브레이션 회로(212)는 캘리브레이션 동작을 수행하여 제 1 풀업 코드(PC1) 및 제 2 풀다운 코드(NC1)를 생성할 수 있다.
상기 컨트롤러 데이터 출력 회로(213)는 상기 컨트롤러(210)의 내부 데이터로부터 상기 데이터 전송 라인(230)을 통해 전송되는 출력 데이터를 생성할 수 있다. 상기 컨트롤러 캘리브레이션 회로(212)의 캘리브레이션 동작 결과에 기초하여 상기 컨트롤러 데이터 출력 회로(213)의 저항 값이 설정될 수 있다. 상기 컨트롤러 데이터 출력 회로(213)는 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)를 포함할 수 있다. 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13)는 각각 일 단이 전원전압과 연결되고, 타 단이 데이터 패드(211)를 통해 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)는 각각 일 단이 접지전압과 연결되고, 타 단이 상기 데이터 패드(211)를 통해 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)는 각각 상기 컨트롤러 데이터 출력 회로(213)의 터미네이션 저항으로 기능할 수 있다. 상기 컨트롤러 캘리브레이션 회로(212)의 캘리브레이션 동작에 기초하여 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)의 저항 값이 각각 설정될 수 있다. 상기 컨트롤러 데이터 출력 회로(213)는 상기 제 1 풀업 코드(PC1) 및 상기 제 1 풀다운 코드(NC1)를 수신할 수 있다. 상기 제 1 풀업 코드(PC1)에 기초하여 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13)의 저항 값이 설정될 수 있고, 상기 제 1 풀다운 코드(NC1)에 기초하여 상기 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)의 저항 값이 설정될 수 있다. 예를 들어, 상기 풀업 저항 래그(PUL11, PUL12, PUL13) 및 풀다운 저항 래그(PDL11, PDL12, PDL13)는 각각 60옴, 120옴 또는 240옴의 저항 값으로 설정될 수 있다.
상기 컨트롤러(210)는 상기 데이터 전송 라인(230)을 통해 상기 메모리 장치(220)의 캘리브레이션 동작을 위한 기준저항을 제공할 수 있다. 상기 컨트롤러 데이터 출력 회로(213)는 상기 데이터 전송 라인(230)을 통해 상기 메모리 장치(220)로 기준저항을 제공할 수 있다. 상기 컨트롤러(210)는 캘리브레이션 선택신호(CALSEL)에 기초하여 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13) 중 어느 하나를 상기 데이터 전송 라인(230)과 연결할 수 있다. 상기 캘리브레이션 선택신호(CALSEL)는 상기 메모리 장치(220)의 캘리브레이션 동작을 위해 상기 컨트롤러(210)로부터 상기 메모리 장치(220)로 전송될 수 있는 캘리브레이션 신호에 기초하여 생성될 수 있다. 예를 들어, 상기 캘리브레이션 선택신호(CALSEL)에 기초하여 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13) 중 어느 하나가 턴온될 수 있고, 턴온된 저항 래그가 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 턴온된 저항 래그는 상기 메모리 장치(220)의 캘리브레이션 동작을 위한 기준저항으로 제공될 수 있다.
상기 메모리 장치(220)는 패드를 포함할 수 있고, 상기 패드는 데이터 패드(221)일 수 있다. 상기 메모리 장치(220)는 데이터 패드(221)를 통해 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 메모리 장치(220)는 메모리 캘리브레이션 회로(222) 및 메모리 출력 회로를 포함할 수 있고, 상기 메모리 출력 회로는 예를 들어, 메모리 데이터 출력 회로(223)일 수 있다. 상기 메모리 캘리브레이션 회로(222)는 상기 데이터 전송 라인(230)을 통해 상기 컨트롤러(210)로부터 제공되는 기준저항에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 메모리 장치(220)는 상기 저항 패드(214)와 같은 저항 패드를 구비하지 않을 수 있다. 상기 메모리 장치(220)는 저항 패드를 통해 외부 기준저항(ZQ)과 연결되지 않을 수 있다. 상기 메모리 캘리브레이션 회로(222)는 외부 기준저항(ZQ)과 연결되는 대신에, 상기 데이터 전송 라인(230)을 통해 상기 컨트롤러(210)로부터 제공된 기준저항을 이용하여 캘리브레이션 동작을 수행할 수 있다. 상기 메모리 캘리브레이션 회로(222)는 캘리브레이션 동작 결과에 기초하여 상기 메모리 데이터 출력 회로(223)의 저항 값을 설정할 수 있다. 상기 메모리 캘리브레이션 회로(222)는 캘리브레이션 동작을 수행하여 제 2 풀업 코드(PC2) 및 제 2 풀다운 코드(NC2)를 생성할 수 있다.
상기 메모리 데이터 출력 회로(223)는 상기 메모리 장치(220)의 내부 데이터로부터 상기 데이터 전송 라인(230)을 통해 상기 컨트롤러(210)로 전송되는 출력 데이터를 생성할 수 있다. 상기 메모리 캘리브레이션 회로(222)의 캘리브레이션 동작 결과에 기초하여 상기 메모리 데이터 출력 회로(223)의 저항 값이 설정될 수 있다. 상기 메모리 데이터 출력 회로(223)는 복수의 풀업 저항 래그(PUL21, PUL22, PUL23) 및 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)를 포함할 수 있다. 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23)는 각각 일 단이 전원전압과 연결되고, 타 단이 상기 데이터 패드(221)를 통해 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)는 각각 일 단이 접지전압과 연결되고, 타 단이 상기 데이터 패드(221)를 통해 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23) 및 상기 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)는 상기 메모리 데이터 출력 회로(223)의 터미네이션 저항으로 기능할 수 있다. 상기 캘리브레이션 동작 결과에 기초하여 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23) 및 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)의 저항 값이 각각 설정될 수 있다. 상기 메모리 데이터 출력 회로(223)는 상기 제 2 풀업 코드(PC2) 및 상기 제 2 풀다운 코드(NC2)를 수신할 수 있다. 상기 제 2 풀업 코드(PC2)에 기초하여 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23)의 저항 값이 설정될 수 있다. 상기 제 2 풀다운 코드(NC2)에 기초하여 상기 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)의 저항 값이 설정될 수 있다. 예를 들어, 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23) 및 풀다운 저항 래그(PDL21, PDL22, PDL23)는 각각 60옴, 120옴 또는 240옴의 저항 값으로 설정될 수 있다.
상기 메모리 장치(220)는 외부 기준저항과 연결될 필요 없이 상기 데이터 전송 라인(230)을 통해 상기 컨트롤러(210)로부터 제공된 기준저항을 이용하여 캘리브레이션 동작을 수행할 수 있다. 따라서, 상기 메모리 장치(220)는 저항 패드를 구비할 필요가 없기 때문에 패키징이 용이하고 제조 비용이 감소될 수 있다. 또한, 저항 패드를 다른 용도, 예를 들어, 전원 패드로 사용함으로써 동작 성능을 향상시킬 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 흐름도이고, 도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 시스템의 동작 방법을 보여주는 도면이다. 도 2 내지 도 4b를 참조하여 본 발명의 실시예에 따른 반도체 시스템(2)의 동작 방법을 설명하면 다음과 같다. 먼저, 상기 컨트롤러(210)는 캘리브레이션 동작을 수행할 수 있다(S301). 상기 컨트롤러 캘리브레이션 회로(212)는 상기 외부 기준저항(ZQ)과 연결되어 상기 제 1 풀업 코드(PC1) 및 제 1 풀다운 코드(NC1)를 생성할 수 있다(S302). 상기 컨트롤러 데이터 출력 회로(213)의 풀업 저항 래그(PUL11, PUL12, PUL13)는 상기 제 1 풀업 코드(PC1)에 기초하여 특정 저항 값으로 설정되고, 상기 풀다운 저항 래그(PDL11, PDL12, PDL13)는 상기 제 1 풀다운 코드(NC1)에 기초하여 상기 특정 저항 값으로 설정될 수 있다(S303). 상기 컨트롤러 데이터 출력 회로(213)의 저항 값 설정이 완료되면, 즉, 캘리브레이션 동작이 완료되면, 상기 컨트롤러(210)는 상기 메모리 장치(220)의 캘리브레이션 동작을 준비할 수 있다(S304). 이후, 상기 컨트롤러(210)는 메모리 장치(220)가 캘리브레이션 동작을 수행할 수 있도록 캘리브레이션 신호를 생성할 수 있다. 또한, 상기 캘리브레이션 신호에 기초하여 캘리브레이션 선택신호(CALSEL)가 생성될 수 있다(S305).
상기 컨트롤러(210)는 도 4a와 같이, 상기 캘리브레이션 선택신호(CALSEL)에 기초하여 상기 컨트롤러 데이터 출력 회로(213)의 풀다운 저항 래그 중 첫 번째 풀다운 저항 래그(PDL11)를 턴온시킬 수 있다. 상기 턴온된 첫 번째 풀다운 저항 래그(PDL11)는 상기 데이터 전송 라인(230)과 연결될 수 있다(S306).
상기 메모리 장치(220)는 상기 캘리브레이션 신호에 기초하여 캘리브레이션 동작을 수행할 수 있다(S307). 상기 메모리 캘리브레이션 회로(222)는 상기 데이터 전송 라인(230)을 통해 연결된 상기 풀다운 저항 래그(PDL11)를 기준저항으로 사용할 수 있다. 도 4a에서, 상기 메모리 캘리브레이션 회로(222)는 기준저항 래그(RL), 레플리카 풀업 저항 래그(RPUL), 레플리카 풀다운 저항 래그(RPDL), 제 1 비교기(411) 및 제 2 비교기(412)를 포함할 수 있다. 상기 기준저항 래그(RL)는 예를 들어, 풀업 저항 래그일 수 있다. 상기 기준 저항 래그(RL)는 상기 데이터 전송 라인(230)을 통해 상기 풀다운 저항 래그(PDL11)와 연결될 수 있다. 상기 제 1 비교기(411)는 상기 풀다운 저항 래그(PDL11)과 상기 기준저항 래그(RL)의 저항 비에 따른 상기 데이터 전송 라인(230)의 전압 레벨과 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 캘리브레이션 기준전압(VCAL)은 캘리브레이션 동작을 위해 소정 레벨을 갖는 전압일 수 있다. 상기 제 2 비교기(412)는 상기 레플리카 풀업 저항 래그(RPUL)와 상기 레플리카 풀다운 저항 래그(RPDL)의 저항 비에 따른 전압 레벨과 상기 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀업 코드(PC2)를 생성할 수 있다. 상기 메모리 캘리브레이션 회로(222)는 상기 제 2 풀업 코드(PC2)를 먼저 설정하고, 설정된 상기 제 2 풀업 코드(PC2)에 기초하여 상기 제 2 풀다운 코드(NC2)를 설정할 수 있다(S308). 상기 제 2 풀업 코드(PC2) 및 제 2 풀다운 코드(NC2)가 생성되면, 상기 메모리 데이터 출력 회로(223)의 풀업 저항 래그(PUL21, PUL22, PUL23)는 상기 제 2 풀업 코드(PC2)에 기초하여 저항 값이 설정되고, 상기 풀다운 저항 래그(PDL21, PDL22, PDL23)는 상기 제 2 풀다운 코드(NC2)에 기초하여 저항 값이 설정될 수 있다(S309).
상기 컨트롤러(210)는 도 4b와 같이, 캘리브레이션 선택신호(CALSEL)에 기초하여 풀업 저항 래그 중 첫 번째 풀업 저항 래그(PUL11)를 턴온시킬 수 있다(S306). 상기 턴온된 첫 번째 풀업 저항 래그(PUL11)는 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 메모리 캘리브레이션 회로(222)는 상기 데이터 전송 라인(230)을 통해 연결된 풀업 저항 래그(PUL11)를 기준저항으로 사용할 수 있다. 도 4b에서, 상기 메모리 캘리브레이션 회로(222)는 기준 저항 래그(RL), 레플리카 풀업 저항 래그(RPUL), 레플리카 풀다운 저항 래그(RPDL), 제 1 비교기(421) 및 제 2 비교기(422)를 포함할 수 있다. 상기 기준저항 래그(RL)는 상기 데이터 전송 라인(230)을 통해 상기 풀업 저항 래그(PUL11)와 연결될 수 있다. 상기 기준저항 래그(RL)는 풀다운 저항 래그일 수 있다. 상기 제 1 비교기(421)는 상기 풀업 저항 래그(PUL11)와 상기 기준저항 래그(RL)의 저항 비에 따른 상기 데이터 전송 라인(230)의 전압 레벨과 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 제 2 풀다운 코드(NC2)의 설정이 완료되면, 상기 레플리카 풀다운 저항 래그(RPDL)의 저항 값이 설정될 수 있다. 상기 제 2 비교기(422)는 상기 레플리카 풀업 저항 래그(RPUL)와 상기 레플리카 풀다운 저항 래그(RPDL)의 저항 비에 따른 전압 레벨과 상기 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀업 코드(PC2)를 생성할 수 있다. 상기 메모리 캘리브레이션 회로(222)는 상기 제 2 풀다운 코드(NC2)를 먼저 설정하고, 설정된 제 2 풀다운 코드(NC2)에 기초하여 상기 제 2 풀업 코드(PC2)를 생성할 수 있다(S308). 상기 메모리 데이터 출력 회로(223)의 풀업 저항 래그(PUL21, PUL22, PUL23)는 상기 제 2 풀업 코드(PC2)에 기초하여 저항 값이 설정되고, 상기 풀다운 저항 래그(PDL21, PDL22, PDL23)는 상기 제 2 풀다운 코드(NC2)에 기초하여 저항 값이 설정될 수 있다(S309). 상기 컨트롤러는 상기 메모리 장치의 캘리브레이션 동작이 완료될 때까지 상기 캘리브레이션 선택신호에 기초하여 턴온된 저항 래그가 턴온 상태를 유지할 수 있도록 한다(S311). 상기 메모리 데이터 출력 회로(223)의 저항 값 설정이 완료되면, 즉, 상기 메모리 장치의 캘리브레이션 동작이 완료되면, 상기 컨트롤러(210)는 상기 턴온된 저항 래그를 턴오프시키고(S312), 상기 반도체 시스템(2)의 상기 캘리브레이션 동작이 종료될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 시스템(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(5)은 컨트롤러(510) 및 메모리 장치(520)를 포함할 수 있다. 상기 컨트롤러(510)는 컨트롤러 캘리브레이션 회로(512) 및 컨트롤러 데이터 출력 회로(513)를 포함할 수 있다. 상기 컨트롤러 캘리브레이션 회로(512)는 저항 패드(514)를 통해 외부 기준저항(ZQ)과 연결될 수 있고, 상기 외부 기준저항(ZQ)을 이용하여 캘리브레이션 동작을 수행할 수 있다. 상기 컨트롤러 캘리브레이션 회로(512)는 캘리브레이션 동작을 통해 제 1 풀업 코드(PC1) 및 제 1 풀다운 코드(NC1)를 생성할 수 있다. 상기 컨트롤러 데이터 출력 회로(513)는 데이터 패드(511)를 통해 데이터 전송 라인(530)과 연결될 수 있다. 상기 컨트롤러 데이터 출력 회로(513)는 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)를 포함할 수 있다. 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13)의 저항 값은 상기 제 1 풀업 코드(PC1)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13)의 저항 값은 상기 제 1 풀다운 코드(NC1)에 기초하여 설정될 수 있다. 상기 컨트롤러(510)는 제 1 캘리브레이션 선택신호(CALSEL1)에 기초하여 상기 복수의 풀업 저항 래그(PUL11, PUL12, PUL13) 및 복수의 풀다운 저항 래그(PDL11, PDL12, PDL13) 중 어느 하나를 턴온시킬 수 있다. 턴온된 저항 래그는 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 턴온된 저항 래그는 상기 메모리 장치(520)의 캘리브레이션 동작을 위한 기준저항으로 제공될 수 있다.
상기 메모리 장치(520)는 메모리 캘리브레이션 회로(522) 및 메모리 데이터 출력 회로(523)를 포함할 수 있다. 상기 메모리 캘리브레이션 회로(522)는 상기 데이터 전송 라인(530)을 통해 상기 컨트롤러(510)로부터 제공된 기준저항을 이용하여 캘리브레이션 동작을 수행할 수 있다. 상기 메모리 캘리브레이션 회로(522)는 상기 캘리브레이션 동작을 통해 제 2 풀업 코드(PC2) 및 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 메모리 데이터 출력 회로(523)는 복수의 풀업 저항 래그(PUL21, PUL22, PUL23) 및 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)를 포함할 수 있다. 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23)의 저항 값은 상기 제 1 풀업 코드(PC1)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23)의 저항 값은 상기 제 1 풀다운 코드(NC1)에 기초하여 설정될 수 있다. 상기 메모리 장치(520)는 제 2 캘리브레이션 선택신호(CALSEL2)에 기초하여 상기 복수의 풀업 저항 래그(PUL21, PUL22, PUL23) 및 상기 복수의 풀다운 저항 래그(PDL21, PDL22, PDL23) 중 어느 하나를 턴온시킬 수 있다. 턴온된 저항 래그는 상기 데이터 전송 라인(230)과 연결될 수 있다. 상기 메모리 캘리브레이션 회로(522)는 데이터 전송 라인(530)을 통해 연결된 상기 컨트롤러 데이터 출력 회로(513)의 턴온된 저항 래그와 상기 메모리 데이터 출력 회로(523)의 턴온된 저항 래그를 사용하여 캘리브레이션 동작을 수행할 수 있다. 상기 제 1 및 제 2 캘리브레이션 선택신호(CALSEL1, CALSEL1)는 상기 메모리 장치(520)의 캘리브레이션 동작을 위해 상기 컨트롤러(210)에서 생성되는 캘리브레이션 신호로부터 생성될 수 있다.
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 시스템(5)의 동작 방법을 보여주는 도면이다. 도 5 내지 도 6b를 참조하여 본 발명의 실시예에 따른 반도체 시스템(5)의 동작을 설명하면 다음과 같다. 먼저, 상기 컨트롤러(510)는 캘리브레이션 동작을 수행할 수 있다. 상기 컨트롤러 캘리브레이션 회로(512)는 상기 외부 기준저항(ZQ)과 연결되어 상기 제 1 풀업 코드(PC1) 및 제 1 풀다운 코드(NC1)를 생성할 수 있다. 상기 컨트롤러 데이터 출력 회로(513)의 풀업 저항 래그(PUL11, PUL12, PUL13)는 상기 제 1 풀업 코드(PC1)에 기초하여 특정 저항 값으로 설정되고, 상기 풀다운 저항 래그(PDL11, PDL12, PDL13)는 상기 제 1 풀다운 코드(NC1)에 기초하여 상기 특정 저항 값으로 설정될 수 있다. 이후, 상기 컨트롤러(510)는 메모리 장치(520)가 캘리브레이션 동작을 수행할 수 있도록 캘리브레이션 신호를 생성할 수 있다. 또한, 상기 캘리브레이션 신호에 기초하여 상기 제 1 및 제 2 캘리브레이션 선택신호(CALSEL1, CALSEL2)가 생성될 수 있다.
도 6a에 도시된 바와 같이, 상기 컨트롤러(510)는 상기 제 1 캘리브레이션 선택신호(CALSEL1)에 기초하여 상기 컨트롤러 데이터 출력 회로(513)의 풀다운 저항 래그(PDL11, PDL12, PDL13) 중 어느 하나를 턴온시킬 수 있다. 상기 메모리 장치(520)는 상기 제 2 캘리브레이션 선택신호(CALSEL2)에 기초하여 상기 메모리 데이터 출력 회로(523)의 풀업 저항 래그(PUL21, PUL22, PUL23) 중 어느 하나를 턴온시킬 수 있다. 예를 들어, 상기 제 1 캘리브레이션 선택신호(CALSEL1)에 기초하여 상기 컨트롤러 데이터 출력 회로(513)의 첫 번째 풀다운 저항 래그(PDL11)가 턴온될 수 있고, 상기 제 2 캘리브레이션 선택신호(CALSEL2)에 기초하여 상기 메모리 데이터 출력 회로(523)의 첫 번째 풀업 저항 래그(PUL21)가 턴온될 수 있다. 상기 메모리 캘리브레이션 회로(522)는 레플리카 풀업 저항 래그(RPUL), 레플리카 풀다운 저항 래그(RPDL), 제 1 비교기(611) 및 제 2 비교기(612)를 포함할 수 있다. 상기 메모리 장치(520)는 상기 메모리 데이터 출력 회로(513) 중 어느 하나의 저항 래그를 사용하여 캘리브레이션 동작을 수행하므로, 상기 메모리 캘리브레이션 회로(522)는 도 4a 및 4b에 도시된 기준 저항 래그(RL)를 구비할 필요가 없다. 따라서, 상기 메모리 장치(520)의 회로 면적은 보다 감소될 수 있다.
상기 제 1 비교기(611)는 상기 데이터 전송 라인(530)과 연결되고, 상기 풀다운 저항 래그(PDL11)와 상기 풀업 저항 래그(PUL21)의 저항 비에 따른 전압 레벨과 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 제 2 비교기(612)는 상기 레플리카 풀업 저항 래그(RPUL)와 상기 레플리카 풀다운 저항 래그(RPDL)의 저항 비에 따른 전압 레벨과 상기 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀업 코드(PC2)를 생성할 수 있다. 상기 메모리 캘리브레이션 회로(522)는 상기 제 2 풀업 코드(PC2)를 먼저 설정하고, 상기 제 2 풀다운 코드(NC2)를 설정할 수 있다. 상기 메모리 데이터 출력 회로(523)의 풀업 저항 래그(PUL21, PUL22, PUL23)는 상기 제 2 풀업 코드(PC2)에 기초하여 특정 저항 값을 갖도록 설정되고, 상기 풀다운 저항 래그(PDL21, PDL22, PDL23)는 상기 제 2 풀다운 코드(NC2)에 기초하여 상기 특정 저항 값을 갖도록 설정될 수 있다.
도 6b는 상기 제 1 캘리브레이션 선택신호(CALSEL1)에 기초하여 상기 컨트롤러 데이터 출력 회로(513)의 첫 번째 풀업 저항 래그(PUL11)가 턴온되고, 상기 메모리 데이터 출력 회로(523)의 첫 번째 풀다운 저항 래그(PDL21)가 턴온된 경우를 도시한다. 도 5b에서, 상기 메모리 캘리브레이션 회로(522)는 레플리카 풀업 저항 래그(RPUL), 레플리카 풀다운 저항 래그(RPDL), 제 1 비교기(621) 및 제 2 비교기(622)를 포함할 수 있다. 상기 제 1 비교기(621)는 상기 데이터 전송 라인(530)과 연결되고, 상기 풀업 저항 래그(PUL11)와 상기 풀다운 저항 래그(PDL21)의 저항 비에 따른 전압 레벨과 상기 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀다운 코드(NC2)를 설정할 수 있다. 상기 제 2 풀다운 코드(NC2)에 따라 상기 레플리카 풀다운 저항 래그(RPDL)의 저항 값이 설정될 수 있다. 상기 제 2 비교기(622)는 상기 레플리카 풀업 저항 래그(RPUL)와 상기 레플리카 풀다운 저항 래그(RPDL)의 저항 비에 따른 전압 레벨과 상기 캘리브레이션 기준전압(VCAL)의 레벨을 비교하여 상기 제 2 풀업 코드(PC2)를 생성할 수 있다. 상기 메모리 데이터 출력 회로(523)의 풀업 저항 래그(PUL21, PUL22, PUL23)는 상기 제 2 풀업 코드(PC2)에 기초하여 특정 저항 값을 갖도록 설정되고, 상기 풀다운 저항 래그(PDL21, PDL22, PDL23)는 상기 제 2 풀다운 코드(NC2)에 기초하여 상기 특정 저항 값을 갖도록 설정될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 시스템(7)은 컨트롤러(710), 제 1 메모리 장치(720) 및 제 2 메모리 장치(730)를 포함할 수 있다. 상기 제 1 및 제 2 메모리 장치(720, 730)는 서로 적층되어 단일 메모리 장치를 구성할 수도 있고, 하나의 메모리 모듈을 구성할 수도 있다. 상기 컨트롤러(710)는 데이터 전송 라인(741,742)을 통해 상기 제 1 및 제 2 메모리 장치(720, 730)와 공통 연결될 수 있다. 상기 컨트롤러(710)는 제 1 데이터 패드(714)를 통해 제 1 데이터 전송 라인(741)과 연결될 수 있고, 제 2 데이터 패드(716)를 통해 제 2 데이터 전송 라인(742)과 연결될 수 있다. 상기 제 1 메모리 장치(720)는 제 1 데이터 패드(724)를 통해 상기 제 1 데이터 전송 라인(741)과 연결되고, 제 2 데이터 패드(726)를 통해 상기 제 2 데이터 전송 라인(742)과 연결될 수 있다. 상기 제 2 메모리 장치(730)는 제 1 데이터 패드(734)를 통해 상기 제 1 데이터 전송 라인(741)과 연결되고, 제 2 데이터 패드(736)를 통해 상기 제 2 데이터 전송 라인(742)과 연결될 수 있다.
상기 컨트롤러(710)는 컨트롤러 캘리브레이션 회로(711), 제 1 컨트롤러 데이터 출력 회로(713) 및 제 2 컨트롤러 데이터 출력 회로(715)를 포함할 수 있다. 상기 컨트롤러 캘리브레이션 회로(711)는 저항 패드(712)를 통해 외부 기준저항(ZQ)과 연결될 수 있다. 상기 컨트롤러 캘리브레이션 회로(711)는 상기 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 컨트롤러 캘리브레이션 회로(711)는 제 1 풀업 코드(PC1) 및 제 1 풀다운 코드(NC1)를 생성할 수 있다. 상기 제 1 컨트롤러 데이터 출력 회로(713)는 상기 제 1 데이터 패드(714)를 통해 상기 제 1 데이터 전송 라인(741)과 연결될 수 있다. 상기 제 1 컨트롤러 데이터 출력 회로(713)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 1 풀업 코드(PC1)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 1 풀다운 코드(NC1)에 기초하여 설정될 수 있다. 상기 제 2 컨트롤러 데이터 출력 회로(715)는 상기 제 2 데이터 패드(716)를 통해 상기 제 2 데이터 전송 라인(742)과 연결될 수 있다. 상기 제 2 컨트롤러 데이터 출력 회로(715)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 1 풀업 코드(PC1)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 1 풀다운 코드(NC1)에 기초하여 설정될 수 있다.
상기 컨트롤러(710)는 캘리브레이션 선택신호(CALSEL)에 기초하여 상기 제 1 컨트롤러 데이터 출력 회로(713)의 복수의 풀업 저항 래그 및 풀다운 저항 래그 중 어느 하나를 턴온시킬 수 있다. 상기 컨트롤러(710)는 상기 캘리브레이션 선택신호(CALSEL)에 기초하여 상기 제 2 컨트롤러 데이터 출력 회로(715)의 복수의 풀업 저항 래그 및 풀다운 저항 래그 중 어느 하나를 턴온시킬 수 있다. 상기 제 1 컨트롤러 데이터 출력 회로(713)의 턴온된 저항 래그는 상기 제 1 데이터 전송 라인(741)과 연결되고 상기 제 1 및 제 2 메모리 장치(720, 730)의 캘리브레이션 동작을 위한 기준저항으로서 제공될 수 있다. 상기 제 2 컨트롤러 데이터 출력 회로(715)의 턴온된 저항 래그는 상기 제 2 데이터 전송 라인(742)과 연결되고 상기 제 1 및 제 2 메모리 장치(720, 730)의 캘리브레이션 동작을 위한 기준저항으로서 제공될 수 있다.
상기 제 1 메모리 장치(720)는 제 1 메모리 캘리브레이션 회로(721), 제 1 메모리 데이터 출력 회로(723) 및 제 2 메모리 데이터 출력 회로(725)를 포함할 수 있다. 상기 제 1 메모리 캘리브레이션 회로(721)는 상기 제 1 메모리 장치(720)의 캘리브레이션 동작을 수행할 수 있다. 상기 제 1 메모리 캘리브레이션 회로(721)는 상기 캘리브레이션 동작을 통해 제 2 풀업 코드(PC2) 및 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 제 1 메모리 데이터 출력 회로(723)는 상기 제 1 데이터 패드(724)를 통해 상기 제 1 데이터 전송 라인(741)과 연결될 수 있다. 상기 제 1 메모리 데이터 출력 회로(723)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 2 풀업 코드(PC2)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 2 풀다운 코드(NC2)에 기초하여 설정될 수 있다. 상기 제 2 메모리 데이터 출력 회로(725)는 상기 제 2 데이터 패드(726)를 통해 상기 제 2 데이터 전송 라인(742)과 연결될 수 있다. 상기 제 2 메모리 데이터 출력 회로(725)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 2 풀업 코드(PC2)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 2 풀다운 코드(NC2)에 기초하여 설정될 수 있다.
상기 제 2 메모리 장치(730)는 제 2 메모리 캘리브레이션 회로(731), 제 3 메모리 데이터 출력 회로(733) 및 제 4 메모리 데이터 출력 회로(735)를 포함할 수 있다. 상기 제 2 메모리 캘리브레이션 회로(731)는 상기 제 2 메모리 장치(730)의 캘리브레이션 동작을 수행할 수 있다. 상기 제 2 메모리 캘리브레이션 회로(731)는 상기 캘리브레이션 동작을 통해 제 3 풀업 코드(PC3) 및 제 3 풀다운 코드(NC3)를 생성할 수 있다. 상기 제 3 메모리 데이터 출력 회로(733)는 상기 제 1 데이터 패드(734)를 통해 상기 제 1 데이터 전송 라인(741)과 연결될 수 있다. 상기 제 3 메모리 데이터 출력 회로(733)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 3 풀업 코드(PC3)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 3 풀다운 코드(NC3)에 기초하여 설정될 수 있다. 상기 제 4 메모리 데이터 출력 회로(735)는 상기 제 2 데이터 패드(736)를 통해 상기 제 2 데이터 전송 라인(742)과 연결될 수 있다. 상기 제 4 메모리 데이터 출력 회로(735)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 3 풀업 코드(PC3)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 3 풀다운 코드(NC3)에 기초하여 설정될 수 있다.
상기 제 1 메모리 장치(720)는 제 1 칩 캘리브레이션 선택신호(CSCALSEL1)에 기초하여 상기 제 1 메모리 데이터 출력 회로(723)의 복수의 저항 래그 중 어느 하나를 턴온시킬 수 있다. 상기 제 1 메모리 장치(720)는 제 2 칩 캘리브레이션 선택신호(CSCALSEL2)에 기초하여 상기 제 2 메모리 데이터 출력 회로(725)의 복수의 저항 래그 중 어느 하나를 턴온시킬 수 있다. 상기 제 1 및 제 2 칩 캘리브레이션 선택신호(CSCALSEL1, CSCALSEL2)는 제 1 및 제 2 메모리 장치(720, 730)를 선택할 수 있는 칩 선택 신호 및 상기 캘리브레이션 선택신호에 기초하여 생성될 수 있다. 상기 제 1 메모리 장치(720)는 상기 제 1 칩 캘리브레이션 선택신호(CSCALSEL1)에 기초하여 상기 제 1 메모리 데이터 출력 회로(723) 중 어느 하나의 저항 래그를 턴온시킬 수 있고, 턴온된 저항 래그는 상기 제 1 데이터 전송 라인(741)과 연결될 수 있다. 상기 제 1 메모리 장치(720)에서, 상기 제 2 칩 캘리브레이션 선택신호(CSCALSEL2)는 디스에이블될 수 있고, 상기 제 2 메모리 데이터 출력 회로(725)의 저항 래그는 모두 턴오프될 수 있다.
상기 제 2 메모리 장치(730)는 상기 제 1 칩 캘리브레이션 선택신호(CSCALSEL1)에 기초하여 상기 제 3 메모리 데이터 출력 회로(733)의 복수의 저항 래그 중 어느 하나를 턴온시킬 수 있다. 상기 제 2 메모리 장치(730)는 상기 제 2 칩 캘리브레이션 선택신호(CSCALSEL2)에 기초하여 상기 제 4 메모리 데이터 출력 회로(735)의 복수의 저항 래그 중 어느 하나를 턴온시킬 수 있다. 제 2 메모리 장치(730)에서, 상기 제 1 칩 캘리브레이션 선택신호(CSCALSEL1)는 디스에이블될 수 있고, 상기 제 3 메모리 데이터 출력 회로(733)의 저항 래그는 모두 턴오프될 수 있다. 상기 제 2 메모리 장치(730)는 상기 제 2 칩 캘리브레이션 선택신호(CSCALSEL2)에 기초하여 상기 제 4 메모리 데이터 출력 회로(735)의 복수의 저항 래그 중 어느 하나를 턴온시킬 수 있다. 상기 턴온된 저항 래그는 상기 제 2 데이터 전송 라인(742)과 연결될 수 있다.
상기 제 1 메모리 장치(720)의 제 1 메모리 데이터 출력 회로(723)에서 턴온된 저항 래그는 상기 제 1 데이터 전송 라인(741)을 통해 상기 제 1 컨트롤러 데이터 출력 회로(713)에서 턴온된 저항 래그와 연결될 수 있다. 상기 제 1 메모리 캘리브레이션 회로(721)는 상기 상기 제 1 컨트롤러 데이터 출력 회로(713)에서 턴온된 저항 래그의 저항 값과 상기 제 1 메모리 데이터 출력 회로(723)에서 턴온된 저항 래그의 저항 값을 비교하여 캘리브레이션 동작을 수행할 수 있다. 상기 제 2 메모리 장치(730)의 제 4 메모리 데이터 출력 회로(735)에서 턴온된 저항 래그는 상기 제 2 데이터 전송 라인(742)을 통해 상기 제 2 컨트롤러 데이터 출력 회로(715)에서 턴온된 저항 래그와 연결될 수 있다. 상기 제 2 메모리 캘리브레이션 회로(731)는 상기 상기 제 2 컨트롤러 데이터 출력 회로(715)에서 턴온된 저항 래그의 저항 값과 상기 제 4 메모리 데이터 출력 회로(735)에서 턴온된 저항 래그의 저항 값을 비교하여 캘리브레이션 동작을 수행할 수 있다. 상기 칩 선택 신호 및 캘리브레이션 신호에 기초하여 생성되는 제 1 및 제 2 칩 캘리브레이션 선택신호(CSCALSEL1, CSCALSEL2)에 기초하여 상기 제 1 메모리 장치(720) 및 제 2 메모리 장치(730)는 각각 상기 제 1 및 제 2 데이터 전송 라인(741, 742)과 연결될 수 있다. 상기 제 1 메모리 장치(720)는 상기 제 1 데이터 전송 라인(741)을 통해 상기 컨트롤러(710)로부터 제공된 기준저항과 연결되고, 상기 제 2 메모리 장치(730)는 상기 제 2 데이터 전송 라인(742)을 통해 상기 컨트롤러(710)로부터 제공된 기준저항과 연결될 수 있다. 따라서, 상기 제 1 및 제 2 메모리 장치(720, 730)의 캘리브레이션 동작은 동시에 수행될 수 있다. 반도체 시스템이 세 개 이상의 메모리 장치를 포함하더라도, 본 발명의 실시예를 적용할 수 있을 것이다. 각각의 메모리 장치는 서로 다른 데이터 전송 라인과 연결될 수 있고, 복수의 메모리 장치의 캘리브레이션 동작이 동시에 수행될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 시스템(8)의 구성을 보여주는 도면이다. 도 8에서, 상기 반도체 시스템(8)은 컨트롤러(810) 및 메모리 장치(820)를 포함할 수 있다. 상기 컨트롤러(810)는 컨트롤러 캘리브레이션 회로(812) 및 컨트롤러 데이터 출력 회로(813)를 포함할 수 있다. 상기 컨트롤러 캘리브레이션 회로(812)는 저항 패드(814)를 통해 외부 기준저항(ZQ)과 연결될 수 있고, 상기 컨트롤러(810)의 캘리브레이션 동작을 수행할 수 있다. 상기 컨트롤러 캘리브레이션 회로(812)는 제 1 캘리브레이션 신호(CALCOM1)에 기초하여 상기 외부 기준저항(ZQ)과 연결될 수 있고, 상기 외부 기준저항(ZQ)을 이용하여 제 1 풀업 코드(PC1) 및 제 1 풀다운 코드(NC1)를 생성할 수 있다. 상기 컨트롤러 데이터 출력 회로(813)는 데이터 패드(811)를 통해 데이터 전송 라인(830)과 연결될 수 있다. 상기 컨트롤러 데이터 출력 회로(813)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 1 풀업 코드(PC1)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 1 풀다운 코드(NC1)에 기초하여 설정될 수 있다.
상기 메모리(820)는 메모리 캘리브레이션 회로(822) 및 메모리 데이터 출력 회로(823)를 포함할 수 있다. 상기 메모리 캘리브레이션 회로(822)는 저항 패드(824)를 통해 상기 외부 기준저항(ZQ)과 연결될 수 있고, 상기 메모리 장치(820)의 캘리브레이션 동작을 수행할 수 있다. 상기 메모리 캘리브레이션 회로(822)는 제 2 캘리브레이션 신호(CALCOM2)에 기초하여 상기 외부 기준저항(ZQ)과 연결될 수 있고, 상기 외부 기준저항(ZQ)을 이용하여 제 2 풀업 코드(PC2) 및 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 메모리 데이터 출력 회로(823)는 데이터 패드(821)를 통해 상기 데이터 전송 라인(830)과 연결될 수 있다. 상기 메모리 데이터 출력 회로(823)는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함할 수 있다. 상기 복수의 풀업 저항 래그의 저항 값은 상기 제 2 풀업 코드(PC2)에 기초하여 설정될 수 있고, 상기 복수의 풀다운 저항 래그의 저항 값은 상기 제 2 풀다운 코드(NC2)에 기초하여 설정될 수 있다.
상기 제 1 및 제 2 캘리브레이션 신호(CALCOM1, CALCOM2)는 상기 컨트롤러(810) 및 상기 메모리 장치(820)의 캘리브레이션 동작으로 위해 상기 컨트롤러(810)로부터 생성될 수 있다. 상기 제 1 및 제 2 캘리브레이션 신호(CALCOM1, CALCOM2)의 인에이블 구간은 중첩되지 않을 수 있다. 상기 제 1 캘리브레이션 신호(CALCOM1)가 인에이블되면, 상기 컨트롤러 캘리브레이션 회로(812)는 상기 외부 기준저항(ZQ)과 연결되어 상기 컨트롤러(810)의 캘리브레이션 동작을 수행할 수 있다. 상기 컨트롤러 캘리브레이션 회로(812)는 캘리브레이션 동작을 통해 상기 제 1 풀업 코드(PC1) 및 제 1 풀다운 코드(NC1)를 생성할 수 있다. 상기 컨트롤러 데이터 출력 회로(813)는 상기 제 1 풀업 코드(PC1) 및 상기 제 1 풀다운 코드(NC1)에 기초하여 저항 값이 설정될 수 있다. 이후, 상기 제 2 캘리브레이션 신호(CALCOM2)가 인에이블되면, 상기 메모리 캘리브레이션 회로(822)는 상기 외부 기준저항과 연결되어 상기 메모리의 캘리브레이션 동작을 수행할 수 있다. 상기 메모리 캘리브레이션 회로(822)는 캘리브레이션 동작을 통해 상기 제 2 풀업 코드(PC2) 및 제 2 풀다운 코드(NC2)를 생성할 수 있다. 상기 메모리 데이터 출력 회로(823)는 상기 제 2 풀업 코드(PC2) 및 상기 제 2 풀다운 코드(NC2)에 기초하여 저항 값이 설정될 수 있다. 상기 제 1 및 제 2 캘리브레이션 신호(CALCOM1, CALCOM2)의 제어에 의해 상기 컨트롤러(810) 및 상기 메모리 장치(820)는 외부 기준저항(ZQ)을 공유하여 사용할 수 있다. 따라서, 상기 반도체 시스템(8)에서 컨트롤러(810) 및 메모리 장치(820)를 위한 개별적인 외부 기준저항을 구비할 필요가 없다. 본 발명의 실시예는 반도체 시스템이 복수의 메모리 장치를 구비하는 경우에도 유사하게 적용될 수 있을 것이다. 반도체 시스템이 2개 이상의 메모리 장치를 구비하는 경우, 2개 이상의 메모리 장치가 순차적으로 외부 기준저항과 연결되어 캘리브레이션 동작을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (10)
- 신호 전송 라인을 통해 연결되는 컨트롤러 및 메모리 장치를 포함하는 반도체 시스템의 동작 방법으로서,
외부 기준저항과 연결되어 상기 컨트롤러의 캘리브레이션 동작을 수행하는 단계;
상기 컨트롤러의 캘리브레이션 동작 결과에 기초하여 상기 신호 전송 라인과 연결되는 컨트롤러 출력 회로의 저항 값을 설정하는 단계;
상기 컨트롤러 출력 회로가 상기 신호 전송 라인을 통해 상기 컨트롤러 출력 회로의 저항 값과 동일한 저항 값을 갖는 기준저항을 제공하는 단계;
상기 신호 전송 라인을 통해 상기 컨트롤러 출력 회로와 연결되고, 상기 기준저항과 연결되어 상기 메모리 장치의 캘리브레이션 동작을 수행하는 단계; 및
상기 메모리 장치의 캘리브레이션 동작 결과에 기초하여 상기 신호 전송 라인과 연결되는 메모리 출력 회로의 저항 값을 설정하는 단계를 포함하는 반도체 시스템의 동작 방법. - 제 1 항에 있어서,
상기 컨트롤러 출력 회로는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하고,
상기 컨트롤러 출력 회로가 상기 기준저항을 제공하는 단계는 상기 컨트롤러 출력 회로의 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그 중 어느 하나를 상기 신호 전송 라인과 연결하는 단계를 더 포함하는 반도체 시스템의 동작 방법. - 제 2 항에 있어서,
상기 메모리 출력 회로는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하고,
상기 메모리 장치의 캘리브레이션 동작을 수행하는 단계 이전에 상기 메모리 출력 회로의 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그 중 어느 하나를 상기 신호 전송 라인과 연결하는 단계를 더 포함하는 반도체 시스템의 동작 방법. - 제 1 및 제 2 신호 전송 라인과 연결되는 컨트롤러;
상기 제 1 및 제 2 신호 전송 라인과 연결되고, 제 1 메모리 캘리브레이션 회로를 포함하는 제 1 메모리 장치; 및
상기 제 1 및 제 2 신호 전송 라인과 연결되고, 제 2 메모리 캘리브레이션 회로를 포함하는 제 2 메모리 장치를 포함하고,
상기 제 1 메모리 캘리브레이션 회로는 제 1 칩 캘리브레이션 선택신호에 기초하여 상기 제 1 신호 전송 라인과 연결되어 캘리브레이션 동작을 수행하고, 상기 제 2 메모리 캘리브레이션 회로는 제 2 칩 캘리브레이션 선택신호에 기초하여 상기 제 2 신호 전송 라인과 연결되어 캘리브레이션 동작을 수행하는 반도체 시스템. - 제 4 항에 있어서,
상기 제 1 메모리 캘리브레이션 회로와 상기 제 2 메모리 캘리브레이션 회로는 동시에 캘리브레이션 동작을 수행하는 반도체 시스템. - 제 4 항에 있어서,
상기 컨트롤러는 외부 기준저항과 연결되어 캘리브레이션 동작을 수행하는 컨트롤러 캘리브레이션 회로;
상기 제 1 신호 전송 라인과 연결되고, 상기 컨트롤러 캘리브레이션 회로에 의해 저항 값이 설정되는 제 1 컨트롤러 출력 회로; 및
상기 제 2 신호 전송 라인과 연결되고, 상기 컨트롤러 캘리브레이션 회로에 의해 저항 값이 설정되는 제 2 컨트롤러 출력 회로를 포함하는 반도체 시스템. - 제 6 항에 있어서,
상기 제 1 메모리 장치는 상기 제 1 신호 전송 라인과 연결되고, 상기 제 1 메모리 캘리브레이션 회로에 의해 저항 값이 설정되는 제 1 메모리 출력 회로; 및
상기 제 2 신호 전송 라인과 연결되고, 상기 제 1 메모리 캘리브레이션 회로에 의해 저항 값이 설정되는 제 2 메모리 출력 회로를 더 포함하는 반도체 시스템. - 제 7 항에 있어서,
상기 제 1 메모리 출력 회로는 상기 제 1 신호 전송 라인과 연결되는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하고, 상기 제 2 메모리 출력 회로는 상기 제 2 신호 전송 라인과 연결되는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하며,
상기 제 1 칩 캘리브레이션 선택신호에 기초하여 상기 제 1 메모리 출력 회로의 복수의 저항 래그 중 어느 하나가 턴온되고, 상기 제 2 칩 캘리브레이션 선택신호에 기초하여 상기 제 2 메모리 출력 회로의 복수의 저항 래그는 모두 턴오프되는 반도체 시스템. - 제 6 항에 있어서,
상기 제 2 메모리 장치는 상기 제 1 신호 전송 라인과 연결되고, 상기 제 2 메모리 캘리브레이션 회로에 의해 저항 값이 설정되는 제 3 메모리 출력 회로; 및
상기 제 2 신호 전송 라인과 연결되고, 상기 제 2 메모리 캘리브레이션 회로에 의해 저항 값이 설정되는 제 4 메모리 출력 회로를 더 포함하는 반도체 시스템. - 제 9 항에 있어서,
상기 제 3 메모리 출력 회로는 상기 제 1 신호 전송 라인과 연결되는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하고, 상기 제 4 메모리 출력 회로는 상기 제 2 신호 전송 라인과 연결되는 복수의 풀업 저항 래그 및 복수의 풀다운 저항 래그를 포함하며,
상기 제 1 칩 캘리브레이션 선택신호에 기초하여 상기 제 3 메모리 출력 회로의 복수의 저항 래그는 모두 턴오프되고, 상기 제 2 칩 캘리브레이션 선택신호에 기초하여 상기 제 4 메모리 출력 회로의 복수의 저항 래그 중 어느 하나가 턴온되는 반도체 시스템.
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