CN107818803B - 执行校准操作的半导体器件以及半导体系统 - Google Patents

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Abstract

一种半导体器件可以包括校准电路和输出电路。校准电路可以执行用于设置输出电路的电阻值的校准操作。校准电路可以通过经由信号传输线耦接到设置在另一个半导体器件中的参考电阻器来执行校准操作。

Description

执行校准操作的半导体器件以及半导体系统
相关申请的交叉引用
本申请要求2016年9月12日在韩国知识产权局提交的申请号为10-2016-0117096的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体技术，以及更具体地，涉及一种执行校准操作的半导体器件以及半导体系统。
背景技术
电子装置可以包括大量的电子组件。例如，计算机系统可以包括许多半导体器件，这些半导体器件是基于半导体的电子组件。这些半导体器件可以同步于时钟传输数据，并且可以执行串行通信。由于半导体器件以低信号电压和高工作频率工作，因此电子信号受到噪声的影响，并且彼此通信的半导体器件之间的阻抗失配可以导致信号失真。
为了避免这种信号失真，半导体器件可以包括为了信号完整性目的而执行阻抗匹配的片上终端电路。此外，为了精确的阻抗匹配的目的，半导体器件可以根据PVT变化来执行关于终端电阻的阻抗校准。一般而言，存储器件可以耦接到外部参考电阻器，并且通过使用外部参考电阻器执行校准操作来校准终端电阻器的阻抗值。这通常被称为ZQ校准操作。
发明内容
在实施例中，半导体器件可以包括校准电路和输出电路。校准电路可以通过经由信号传输线耦接到设置在控制器中的参考电阻器来执行校准操作。输出电路可以耦接到信号传输线。这里，输出电路的电阻值可以基于校准操作的结果来设置。
在实施例中，半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以包括耦接到信号传输线的输出电路。第二半导体器件可以包括：输出电路，所述输出电路耦接到信号传输线，以及校准电路，所述校准电路被配置为通过经由信号传输线耦接到设置在第一半导体器件中的参考电阻器来执行校准操作。这里，第二半导体器件的输出电路的电阻值可以基于校准操作的结果来设置。
在实施例中，半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以耦接到信号传输线，并且可以包括输出电路，所述输出电路包括多个上拉电阻器腿和多个下拉电阻器腿。第二半导体器件可以包括输出电路和校准电路。输出电路可以耦接到信号传输线，并且可以包括多个上拉电阻器腿和多个下拉电阻器腿。校准电路可以耦接到信号传输线，并且可以执行校准操作以设置第二半导体器件的输出电路的多个上拉电阻器腿和多个下拉电阻器腿的电阻值。
在实施例中，一种操作半导体系统的方法，所述半导体系统包括通过信号传输线彼此耦接的控制器和存储器件，该方法可以包括：通过与外部参考电阻器耦接来执行控制器的校准操作，以及基于控制器的校准操作的结果来设置耦接到信号传输线的控制器输出电路的电阻值。该方法可以包括：通过经由信号传输线耦接到控制器输出电路以及通过耦接到从控制器输出电路提供的参考电阻器来执行存储器件的校准操作，以及基于存储器件的校准操作的结果来设置耦接到信号传输线的存储器输出电路的电阻值。
在实施例中，半导体系统可以包括控制器、第一存储器件以及第二存储器件。控制器可以耦接到第一信号传输线和第二信号传输线。第一存储器件可以耦接到第一信号传输线和第二信号传输线，并且可以包括第一存储器校准电路。第二存储器件可以耦接到第一信号传输线和第二信号传输线，并且可以包括第二存储器校准电路。这里，第一存储器校准电路可以基于第一芯片校准选择信号而通过耦接到第一信号传输线来执行校准操作，而第二存储器校准电路可以基于第二芯片校准选择信号而通过耦接到第二信号传输线来执行校准操作。
在实施例中，半导体系统可以包括控制器和存储器件。控制器可以包括通过耦接到外部参考电阻器来执行校准操作的控制器校准电路。存储器件可以包括通过耦接到外部参考电阻器来执行校准操作的存储器校准电路。
附图说明
图1是示意性地图示根据实施例的半导体系统的示例配置的示图。
图2是图示根据实施例的半导体系统的示例配置的示图。
图3是示出根据实施例的半导体系统的操作的流程图的示例。
图4A和图4B是示出根据实施例的半导体系统的操作的示图。
图5是图示根据实施例的半导体系统的示例配置的示图。
图6A和图6B是示出根据实施例的半导体系统的操作的示图。
图7是图示根据实施例的半导体系统的示例配置的示图。
图8是图示根据实施例的半导体系统的示例配置的示图。
具体实施方式
在下文中，下面将通过实施例的各种示例参考附图来描述执行校准操作的半导体器件和半导体系统。
图1是图示根据实施例的半导体系统1的示例配置的示图。在图1中，根据实施例的半导体系统1可以包括第一半导体器件110和第二半导体器件120。第一半导体器件110和第二半导体器件120可以是彼此通信的电子组件。在实施例中，第一半导体器件110可以是主器件，而第二半导体器件120可以是由第一半导体器件110控制的从器件。例如，第一半导体器件110可以是主机器件(诸如处理器或控制器)，并且可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)以及存储器控制器中的一种或更多种。此外，第一半导体器件110可以通过将包括具有各种功能的处理器芯片(诸如应用处理器(AP))的各种电子组件集成到单个芯片中以片上系统的形式来实现。此外，第一半导体器件110可以是用于与第二半导体器件120通信的接口芯片。第二半导体器件120可以是包括易失性存储器和非易失性存储器中的一种或更多种的存储器件。易失性存储器的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)以及同步DRAM(SDRAM)，并且非易失性存储器的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电式RAM(FRAM)。此外，第二半导体器件120可以是用于与第一半导体器件110通信的接口芯片。
第一半导体器件110和第二半导体器件120可以通过信号传输线130彼此耦接。第一半导体器件110可以包括焊盘111，并且焊盘111可以耦接到信号传输线130。第二半导体器件120可以包括焊盘121，并且焊盘121可以耦接到信号传输线130。信号传输线130可以是通道、链路或总线。例如，信号传输线130可以传输可在常规半导体系统中使用的任何信号(诸如数据、时钟、地址或命令)。第一半导体器件110可以包括输出电路(TX)112和接收电路(RX)113。输出电路112可以根据第一半导体器件110的内部信号而产生输出信号，并且可以通过信号传输线130将输出信号传输到第二半导体器件120。接收电路113可以通过信号传输线130接收从第二半导体器件120传输来的信号，并且可以产生内部信号。类似地，第二半导体器件120可以包括输出电路(TX)122和接收电路(RX)123。输出电路122可以根据第二半导体器件120的内部信号而产生输出信号，并且可以通过信号传输线130将输出信号传输到第一半导体器件110。接收电路123可以通过信号传输线130接收从第一半导体器件110传输来的信号，并且可以产生内部信号。
第一半导体器件110和第二半导体器件120的输出电路112和122可以通过阻抗校准操作(例如，ZQ校准)来设置它们的电阻值。第一半导体器件110和第二半导体器件120中的每个还可以包括校准电路(未示出)，其执行阻抗校准操作以设置输出电路112和122的电阻值。在实施例中，第一半导体设备110的校准电路可以通过耦接到外部参考电阻器来执行校准操作。在实施例中，第二半导体器件120的校准电路可以在没有耦接到外部参考电阻器的情况下执行校准操作。相反，第二半导体器件120的校准电路可以通过经由信号传输线130耦接到第一半导体器件110来执行校准操作。第一半导体器件110的输出电路112可以通过信号传输线130来提供参考电阻。例如，在执行阻抗校准操作时，第二半导体器件120的校准电路可以使用第一半导体器件110的输出电路112的电阻元件(其通过信号传输线130耦接到第二半导体器件120)作为参考电阻元件。
图2是图示根据实施例的半导体系统2的示例配置的示图。半导体系统2可以包括第一半导体器件和第二半导体器件。在图2中，半导体系统2可以包括控制器210和存储器件220。这里，控制器210可以是第一半导体器件的示例，而存储器件220可以是第二半导体器件的示例。控制器210和存储器件220可以通过信号传输线彼此通信。例如，信号传输线可以是数据传输线230。控制器210和存储器件220可以通过数据传输线230执行数据通信。控制器210控制存储器件220，使得存储器件220可以执行各种操作。控制器210可以包括焊盘，并且焊盘可以是数据焊盘211。控制器210可以通过数据焊盘211耦接到数据传输线230。控制器210可以包括控制器校准电路212和控制器输出电路，并且例如，控制器输出电路可以是控制器数据输出电路213。控制器校准电路212可以通过电阻器焊盘214耦接到外部参考电阻器ZQ。外部参考电阻器ZQ的一端可以通过电阻器焊盘214耦接到控制器校准电路212，而外部参考电阻器ZQ的另一端可以耦接到高电压(诸如电源电压)或低电压(诸如接地电压)。控制器校准电路212可以通过使用外部参考电阻器ZQ来执行校准操作(例如，阻抗校准操作)。控制器校准电路212可以基于校准操作的结果来设置控制器数据输出电路213的电阻值。控制器校准电路212可以通过执行校准操作来产生第一上拉码PC1和第一下拉码NC1。
控制器数据输出电路213可以从控制器210的内部数据产生要通过数据传输线230传输的输出数据。控制器数据输出电路213的电阻值可以基于控制器校准电路212的校准操作的结果来设置。控制器数据输出电路213可以包括多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13。多个上拉电阻器腿PUL11、PUL12和PUL13中的每个可以在其一端耦接到电源电压，而在其另一端可以通过数据焊盘211耦接到数据传输线230。多个下拉电阻器腿PDL11、PDL12和PDL13中的每个可以在其一端耦接到接地电压，而在其另一端可以通过数据焊盘211耦接到数据传输线230。多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13中的每个可以用作控制器数据输出电路213的终端电阻器。多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13的电阻值可以分别基于控制器校准电路212的校准操作来设置。控制器数据输出电路213可以接收第一上拉码PC1和第一下拉码NC1。多个上拉电阻器腿PUL11、PUL12和PUL13的电阻值可以基于第一上拉码PC1来设置，而多个下拉电阻器腿PDL11、PDL12和PDL13的电阻值可以基于第一下拉码NC1来设置。例如，上拉电阻器腿PUL11、PUL12和PUL13以及下拉电阻器腿PDL11、PDL12和PDL13中的每个可以被设置为60欧姆、120欧姆或240欧姆的电阻值。
控制器210可以通过数据传输线230为存储器件220的校准操作提供参考电阻。例如，控制器数据输出电路213可以通过数据传输线230给存储器件220提供参考电阻。在执行阻抗校准操作时，存储器件220可以使用控制器数据输出电路213(其通过数据传输线230耦接到存储器件220)的电阻元件作为参考电阻元件。控制器210可以基于校准选择信号CALSEL将多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13中的至少一个耦接到数据传输线230。校准选择信号CALSEL可以基于校准信号来产生，该校准信号可以从控制器210传输到存储器件220以用于存储器件220的校准操作。例如，多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13中的至少一个可以基于校准选择信号CALSEL而导通，并且导通的电阻器腿可以耦接到数据传输线230。导通的电阻器腿可以被设置为用于存储器件220的校准操作的参考电阻器。
存储器件220可以包括焊盘，并且焊盘可以是数据焊盘221。存储器件220可以通过数据焊盘221耦接到数据传输线230。存储器件220可以包括存储器校准电路222和存储器输出电路。这里，例如，存储器输出电路可以是存储器数据输出电路223。存储器校准电路222可以基于经由数据传输线230从控制器210提供的参考电阻来执行校准操作。代替设有电阻器焊盘(例如，电阻器焊盘214)，存储器件220可以使用控制器210的参考电阻。存储器校准电路222可以通过使用经由数据传输线230从控制器210提供的参考电阻而不是通过经由电阻器焊盘耦接到外部参考电阻器来执行校准操作。存储器校准电路222可以基于校准操作的结果来设置存储器数据输出电路223的电阻值。存储器校准电路222可以通过执行校准操作来产生第二上拉码PC2和第二下拉码NC2。
存储器数据输出电路223可以从存储器件220的内部数据产生要通过数据传输线230传输到控制器210的输出数据。存储器数据输出电路223的电阻值可以基于存储器校准电路222的校准操作的结果来设置。存储器数据输出电路223可以包括多个上拉电阻器腿PUL21、PUL22和PUL23以及多个下拉电阻器腿PDL21、PDL22和PDL23。多个上拉电阻器腿PUL21、PUL22和PUL23中的每个可以在其一端耦接到电源电压的端子，而在其另一端可以通过数据焊盘221耦接到数据传输线230。多个下拉电阻器腿PDL21、PDL22和PDL23中的每个可以耦接到接地电压的端子，并且在其另一端可以通过数据焊盘221耦接到数据传输线230。多个上拉电阻器腿PUL21、PUL22和PUL23以及多个下拉电阻器腿PDL21、PDL22和PDL23中的每个可以用作存储器数据输出电路223的终端电阻器。多个上拉电阻器腿PUL21、PUL22和PUL23以及多个下拉电阻器腿PDL21、PDL22和PDL23的电阻值可以分别基于校准操作的结果来设置。存储器数据输出电路223可以接收第二上拉码PC2和第二下拉码NC2。多个上拉电阻器腿PUL21、PUL22和PUL23的电阻值可以基于第二上拉码PC2来设置。多个下拉电阻器腿PDL21、PDL22和PDL23的电阻值可以基于第二下拉码NC2来设置。例如，多个上拉电阻器腿PUL21、PUL22和PUL23以及多个下拉电阻器腿PDL21、PDL22和PDL23中的每个可以被设置为60欧姆、120欧姆或240欧姆的电阻值。
存储器件220可以通过使用经由数据传输线230从控制器210提供的参考电阻而不是使用外部参考电阻器来执行校准操作。由于存储器件220不需要包括电阻器焊盘，因此可以降低制造成本。此外，通过使用电阻器焊盘作为电源焊盘，可以改善操作性能。
图3是示出根据实施例的半导体系统2的操作的流程图的示例，而图4A和图4B是示出根据实施例的半导体系统2的操作方法的示图。下面将参照图2到图4B来描述根据实施例的半导体系统2的操作方法。首先，控制器210可以执行校准操作(S301)。控制器校准电路212可以通过使用外部参考电阻器ZQ的电阻值来产生第一上拉码PC1和第一下拉码NC1(S302)。控制器数据输出电路213的上拉电阻器腿PUL11、PUL12和PUL13可以基于第一上拉码PC1而被设置为预定电阻值，而控制器数据输出电路213的下拉电阻器腿PDL11、PDL12和PDL13可以基于第一下拉码NC1而被设置为预定电阻值(S303)。如果控制器数据输出电路213的电阻值设置(例如，校准)完成，则控制器210可以准备存储器件220的校准操作(S304)。此后，控制器210可以产生校准信号，而存储器件220可以基于校准信号执行校准操作。此外，校准选择信号CALSEL可以基于校准信号来产生(S305)。
在图4A中，控制器210可以基于校准选择信号CALSEL来导通控制器数据输出电路213的下拉电阻器腿PDL11、PDL12和PDL13中的一个。例如，控制器210可以导通第一下拉电阻器腿PDL11，然后第一下拉电阻器腿PDL11可以耦接到数据传输线230(S306)。
存储器件220可以基于校准信号来执行校准操作(S307)。存储器校准电路222可以使用通过数据传输线230耦接的下拉电阻器腿PDL11作为参考电阻器。在图4A中，存储器校准电路222可以包括参考电阻器腿RL、复制上拉电阻器腿RPUL、复制下拉电阻器腿RPDL、第一比较器411以及第二比较器412。例如，参考电阻器腿RL可以是上拉电阻器腿。参考电阻器腿RL可以通过数据传输线230耦接到下拉电阻器腿PDL11。第一比较器411可以通过将基于下拉电阻器腿PDL11和参考电阻器腿RL的电阻比而确定的数据传输线230的电压电平与校准参考电压VCAL的电平进行比较来产生第二下拉码NC2。校准参考电压VCAL可以是具有预定电平的电压以用于校准操作。第二比较器412可以通过将校准参考电压VCAL的电平与基于复制上拉电阻器腿RPUL和复制下拉电阻器腿RPDL的电阻比而确定的电压电平进行比较来产生第二上拉码PC2。存储器校准电路222可以首先设置第二上拉码PC2，然后可以基于设置的第二上拉码PC2来设置第二下拉码NC2(S308)。如果第二上拉码PC2和第二下拉码NC2产生，则存储器数据输出电路223的上拉电阻器腿PUL21、PUL22和PUL23可以基于第二上拉码PC2来设置它们的电阻值，而存储器数据输出电路223的下拉电阻器腿PDL21、PDL22和PDL23可以基于第二下拉码NC2来设置它们的电阻值(S309)。
在图4B中，控制器210可以基于校准选择信号CALSEL来导通控制器数据输出电路213的上拉电阻器腿PUL11、PUL12和PUL13中的一个。例如，控制器210可以导通第一上拉电阻器腿PUL11，然后第一上拉电阻器腿PUL11可以耦接到数据传输线230。存储器校准电路222可以使用通过数据传输线230耦接的上拉电阻器腿PUL11作为参考电阻器。在图4B中，存储器校准电路222可以包括参考电阻器腿RL、复制上拉电阻器腿RPUL、复制下拉电阻器腿RPDL、第一比较器421以及第二比较器422。参考电阻器腿RL可以通过数据传输线230耦接到上拉电阻器腿PUL11。参考电阻器腿RL可以是下拉电阻器腿。第一比较器421可以通过将基于上拉电阻器腿PUL11和参考电阻器腿RL的电阻比而确定的数据传输线230的电压电平与校准参考电压VCAL的电平进行比较来产生第二下拉码NC2。如果第二下拉码NC2的设置完成，则可以设置复制下拉电阻器腿RPDL的电阻值。第二比较器422可以通过将校准参考电压VCAL的电平与基于复制上拉电阻器腿RPUL和复制下拉电阻器腿RPDL的电阻比而确定的电压电平进行比较来产生第二上拉码PC2。存储器校准电路222可以首先设置第二下拉码NC2，然后可以基于设置的第二下拉码NC2来设置第二上拉码PC2(S308)。存储器数据输出电路223的上拉电阻器腿PUL21、PUL22和PUL23可以基于第二上拉码PC2来设置它们的电阻值，而存储器数据输出电路223的下拉电阻器腿PDL21、PDL22和PDL23可以基于第二下拉码NC2来设置它们的电阻值(S309)。在控制器210的控制下，基于校准选择信号CALSEL导通的电阻器腿可以保持导通直到存储器件220的校准操作完成(S311)。如果存储器数据输出电路223的电阻值设置(例如，校准)完成，则控制器210关断导通的电阻器腿(S312)，并且半导体系统2的校准操作可以结束。
图5是图示根据实施例的半导体系统5的示例配置的示图。在图5中，半导体系统5可以包括控制器510和存储器件520。控制器510可以包括控制器校准电路512和控制器数据输出电路513。控制器校准电路512可以通过电阻器焊盘514耦接到外部参考电阻器ZQ，并且可以通过使用外部参考电阻器ZQ来执行校准操作。控制器校准电路512可以通过校准操作来产生第一上拉码PC1和第一下拉码NC1。控制器数据输出电路513可以通过数据焊盘511耦接到数据传输线530。控制器数据输出电路513可以包括多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13。多个上拉电阻器腿PUL11、PUL12和PUL13的电阻值可以基于第一上拉码PC1来设置，而多个下拉电阻器腿PDL11、PDL12和PDL13的电阻值可以基于第一下拉码NC1来设置。控制器510可以基于第一校准选择信号CALSEL1来导通多个上拉电阻器腿PUL11、PUL12和PUL13以及多个下拉电阻器腿PDL11、PDL12和PDL13中的至少一个。导通的电阻器腿可以耦接到数据传输线530。导通的电阻器腿可以被设置为用于存储器件520的校准操作的参考电阻器。
存储器件520可以包括存储器校准电路522和存储器数据输出电路523。存储器校准电路522可以通过使用经由数据传输线530从控制器510提供的参考电阻来执行校准操作。存储器校准电路522可以通过校准操作产生第二上拉码PC2和第二下拉码NC2。存储器数据输出电路523可以包括多个上拉电阻器腿PUL21、PUL22和PUL23以及多个下拉电阻器腿PDL21、PDL22和PDL23。多个上拉电阻器腿PUL21、PUL22和PUL23的电阻值可以基于第二上拉码PC2来设置，而多个下拉电阻器腿PDL21、PDL22和PDL23的电阻值可以基于第二下拉码NC2来设置。存储器件520可以基于第二校准选择信号CALSEL2来导通多个上拉电阻器腿PUL21、PUL22和PUL23以及多个下拉电阻器腿PDL21、PDL22和PDL23中的至少一个。导通的电阻器腿可以耦接到数据传输线530。存储器校准电路522可以通过使用控制器数据输出电路513的导通的电阻器腿以及存储器数据输出电路523的导通的电阻器腿(这两个电阻器腿经由数据传输线530耦接)来执行校准操作。第一校准选择信号CALSEL1和第二校准选择信号CALSEL2可以从在控制器210中产生的校准信号来产生，以用于存储器件520的校准操作。
图6A和图6B是示出根据实施例的半导体系统5的操作方法的示图。下面将参照图5到图6B来描述根据实施例的半导体系统5的操作。首先，控制器510可以执行校准操作。控制器校准电路512可以通过使用外部参考电阻器ZQ的电阻值来产生第一上拉码PC1和第一下拉码NC1。控制器数据输出电路513的上拉电阻器腿PUL11、PUL12和PUL13可以基于第一上拉码PC1而被设置为预定电阻值，而控制器数据输出电路513的下拉电阻器腿PDL11、PDL12和PDL13可以基于第一下拉码NC1而被设置为预定电阻值。此后，控制器510可以产生校准信号，并且存储器件520可以基于校准信号来执行校准操作。此外，基于校准信号，可以产生第一校准选择信号CALSEL1和第二校准选择信号CALSEL2。
在图6A中，控制器510可以基于第一校准选择信号CALSEL1来导通控制器数据输出电路513的下拉电阻器腿PDL11、PDL12和PDL13中的至少一个。存储器件520可以基于第二校准选择信号CALSEL2来导通存储器数据输出电路523的多个上拉电阻器腿PUL21、PUL22和PUL23中的至少一个。例如，控制器数据输出电路513的第一下拉电阻器腿PDL11可以基于第一校准选择信号CALSEL1来导通，而存储器数据输出电路523的第一上拉电阻器腿PUL21可以基于第二校准选择信号CALSEL2来导通。存储器校准电路522可以包括复制上拉电阻器腿RPUL、复制下拉电阻器腿RPDL、第一比较器611以及第二比较器612。由于存储器件520通过使用存储器数据输出电路523的电阻器腿来执行校准操作，所以与在图4A和图4B所示的存储器校准电路222不同，存储器校准电路522不需要包括参考电阻器腿RL，并且因此可以帮助减小存储器件520的总体尺寸。
第一比较器611可以耦接到数据传输线530，并且可以通过将校准参考电压VCAL的电平与基于下拉电阻器腿PDL11和上拉电阻器腿PUL21的电阻比而确定的电压电平进行比较来产生第二下拉码NC2。第二比较器612可以通过将校准参考电压VCAL的电平与基于复制上拉电阻器腿RPUL和复制下拉电阻器腿RPDL的电阻比而确定的电压电平进行比较来产生第二上拉码PC2。存储器校准电路522可以首先设置第二上拉码PC2，然后设置第二下拉码NC2。存储器数据输出电路523的上拉电阻器腿PUL21、PUL22和PUL23可以基于第二上拉码PC2而被设置为预定电阻值，而存储器数据输出电路523的下拉电阻器腿PDL21、PDL22和PDL23可以基于第二下拉码NC2而被设置为预定电阻值。
图6B图示其中控制器数据输出电路513的第一上拉电阻器腿PUL11基于第一校准选择信号CALSEL1来导通，而存储器数据输出电路523的第一下拉电阻器腿PDL21基于第二校准选择信号CALSEL2来导通的示例。在图6B中，存储器校准电路522可以包括复制上拉电阻器腿RPUL、复制下拉电阻器腿RPDL、第一比较器621以及第二比较器622。第一比较器621可以耦接到数据传输线530，并且可以通过将校准参考电压VCAL的电平与基于上拉电阻器腿PUL11和下拉电阻器腿PDL21的电阻比而确定的电压电平进行比较来产生第二下拉码NC2。复制下拉电阻器腿RPDL的电阻值可以根据第二下拉码NC2来设置。第二比较器622可以通过将校准参考电压VCAL的电平与基于复制上拉电阻器腿RPUL和复制下拉电阻器腿RPDL的电阻比而确定的电压电平进行比较来产生第二上拉码PC2。存储器数据输出电路523的上拉电阻器腿PUL21、PUL22和PUL23可以基于第二上拉码PC2而被设置为预定电阻值，而存储器数据输出电路523的下拉电阻器腿PDL21、PDL22和PDL23可以基于第二下拉码NC2而被设置为预定电阻值。
图7是图示根据实施例的半导体系统7的示例配置的示图。在图7中，半导体系统7可以包括控制器710、第一存储器件720以及第二存储器件730。第一存储器件720和第二存储器件730可以被集成到单个存储器件或一个存储模块中。控制器710可以通过数据传输线741和742共同耦接到第一存储器件720和第二存储器件730。控制器710可以通过第一数据焊盘714耦接到第一数据传输线741，并且可以通过第二数据焊盘716耦接到第二数据传输线742。第一存储器件720可以通过第一数据焊盘724耦接到第一数据传输线741，并且可以通过第二数据焊盘726耦接到第二数据传输线742。第二存储器件730可以通过第一数据焊盘734耦接到第一数据传输线741，并且可以通过第二数据焊盘736耦接到第二数据传输线742。
控制器710可以包括控制器校准电路711、第一控制器数据输出电路713以及第二控制器数据输出电路715。控制器校准电路711可以通过电阻器焊盘712耦接到外部参考电阻器ZQ。控制器校准电路711可以通过耦接到外部参考电阻器ZQ来执行校准操作。控制器校准电路711可以产生第一上拉码PC1和第一下拉码NC1。第一控制器数据输出电路713可以通过第一数据焊盘714耦接到第一数据传输线741。第一控制器数据输出电路713可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第一上拉码PC1来设置，而多个下拉电阻器腿的电阻值可以基于第一下拉码NC1来设置。第二控制器数据输出电路715可以通过第二数据焊盘716耦接到第二数据传输线742。第二控制器数据输出电路715可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第一上拉码PC1来设置，而多个下拉电阻器腿的电阻值可以基于第一下拉码NC1来设置。
控制器710可以基于校准选择信号CALSEL来导通第一控制器数据输出电路713的多个上拉电阻器腿和多个下拉电阻器腿中的至少一个。控制器710可以基于校准选择信号CALSEL来导通第二控制器数据输出电路715的多个上拉电阻器腿和多个下拉电阻器腿中的至少一个。第一控制器数据输出电路713的导通的电阻器腿可以耦接到第一数据传输线741，并且可以被设置为用于第一存储器件720和第二存储器件730的校准操作的参考电阻器。第二控制器数据输出电路715的导通的电阻器腿可以耦接到第二数据传输线742，并且可以被设置为用于第一存储器件720和第二存储器件730的校准操作的参考电阻器。
第一存储器件720可以包括第一存储器校准电路721、第一存储器数据输出电路723以及第二存储器数据输出电路725。第一存储器校准电路721可以执行第一存储器件720的校准操作。第一存储器校准电路721可以通过校准操作来产生第二上拉码PC2和第二下拉码NC2。第一存储器数据输出电路723可以通过第一数据焊盘724耦接到第一数据传输线741。第一存储器数据输出电路723可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第二上拉码PC2来设置，而多个下拉电阻器腿的电阻值可以基于第二下拉码NC2来设置。第二存储器数据输出电路725可以通过第二数据焊盘726耦接到第二数据传输线742。第二存储器数据输出电路725可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第二上拉码PC2来设置，而多个下拉电阻器腿的电阻值可以基于第二下拉码NC2来设置。
第二存储器件730可以包括第二存储器校准电路731、第三存储器数据输出电路733以及第四存储器数据输出电路735。第二存储器校准电路731可以执行第二存储器件730的校准操作。第二存储器校准电路731可以通过校准操作来产生第三上拉码PC3和第三下拉码NC3。第三存储器数据输出电路733可以通过第一数据焊盘734耦接到第一数据传输线741。第三存储器数据输出电路733可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第三上拉码PC3来设置，而多个下拉电阻器腿的电阻值可以基于第三下拉码NC3来设置。第四存储器数据输出电路735可以通过第二数据焊盘736耦接到第二数据传输线742。第四存储器数据输出电路735可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第三上拉码PC3来设置，而多个下拉电阻器腿的电阻值可以基于第三下拉码NC3来设置。
第一存储器件720可以基于第一芯片校准选择信号CSCALSEL1来导通第一存储器数据输出电路723的多个电阻器腿中的至少一个。第一存储器件720可以基于第二芯片校准选择信号CSCALSEL2来导通第二存储器数据输出电路725的多个电阻器腿中的至少一个。第一芯片校准选择信号CSCALSEL1和第二芯片校准选择信号CSCALSEL2可以基于用于选择第一存储器件720和第二存储器件730的芯片选择信号以及校准选择信号CALSEL来产生。第一存储器件720可以基于第一芯片校准选择信号CSCALSEL1来导通第一存储器数据输出电路723的至少一个电阻器腿，并且导通的电阻器腿可以耦接到第一数据传输线741。在第一存储器件720中，第二芯片校准选择信号CSCALSEL2可以被禁止，并且第二存储器数据输出电路725的所有电阻器腿可以关断。
第二存储器件730可以基于第一芯片校准选择信号CSCALSEL1来导通第三存储器数据输出电路733的多个电阻器腿中的至少一个。第二存储器件730可以基于第二芯片校准选择信号CSCALSEL2来导通第四存储器数据输出电路735的多个电阻器腿中的至少一个。在第二存储器件730中，第一芯片校准选择信号CSCALSEL1可以被禁止，并且第三存储器数据输出电路733的所有电阻器腿可以关断。第二存储器件730可以基于第二芯片校准选择信号CSCALSEL2来导通第四存储器数据输出电路735的多个电阻器腿中的至少一个。导通的电阻器腿可以耦接到第二数据传输线742。
在第一存储器件720的第一存储器数据输出电路723中的导通的电阻器腿可以通过第一数据传输线741耦接到在第一控制器数据输出电路713中的导通的电阻器腿。第一存储器校准电路721可以通过将第一控制器数据输出电路713的导通的电阻器腿的电阻值与第一存储器数据输出电路723的导通的电阻器腿的电阻值进行比较来执行阻抗校准操作。在第二存储器件730的第四存储器数据输出电路735中的导通的电阻器腿可以通过第二数据传输线742耦接到在第二控制器数据输出电路715中的导通的电阻器腿。第二存储器校准电路731可以通过将第二控制器数据输出电路715的导通的电阻器腿的电阻值与第四存储器数据输出电路735的导通的电阻器腿的电阻值进行比较来执行阻抗校准操作。基于根据芯片选择信号和校准选择信号CALSEL产生的第一芯片校准选择信号CSCALSEL1和第二芯片校准选择信号CSCALSEL2，第一存储器件720和第二存储器件730可以耦接到第一数据传输线741和第二数据传输线742。第一存储器件720可以通过第一数据传输线741耦接到从控制器710提供的参考电阻器，而第二存储器件730可以通过第二数据传输线742耦接到从控制器710提供的参考电阻器。因此，可以同时执行第一存储器件720和第二存储器件730的校准操作。即使当半导体系统包括三个或更多个存储器件时，也可以适用本公开的各种实施例。例如，各个存储器件可以耦接到不同的数据传输线，并且可以同时执行多个存储器件的校准操作。
图8是图示根据实施例的半导体系统8的示例配置的示图。在图8中，半导体系统8可以包括控制器810和存储器件820。控制器810可以包括控制器校准电路812和控制器数据输出电路813。控制器校准电路812可以通过电阻器焊盘814耦接到外部参考电阻器ZQ，并且可以执行控制器810的校准操作。控制器校准电路812可以基于第一校准信号CALCOM1耦接到外部参考电阻器ZQ，并且可以通过使用外部参考电阻器ZQ来产生第一上拉码PC1和第一下拉码NC1。控制器数据输出电路813可以通过数据焊盘811耦接到数据传输线830。控制器数据输出电路813可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第一上拉码PC1来设置，而多个下拉电阻器腿的电阻值可以基于第一下拉码NC1来设置。
存储器件820可以包括存储器校准电路822和存储器数据输出电路823。存储器校准电路822可以通过电阻器焊盘824耦接到外部参考电阻器ZQ，并且可以执行存储器件820的校准操作。存储器校准电路822可以基于第二校准信号CALCOM2耦接到外部参考电阻器ZQ，并且可以通过使用外部参考电阻器ZQ来产生第二上拉码PC2和第二下拉码NC2。存储器数据输出电路823可以通过数据焊盘821耦接到数据传输线830。存储器数据输出电路823可以包括多个上拉电阻器腿和多个下拉电阻器腿。多个上拉电阻器腿的电阻值可以基于第二上拉码PC2来设置，而多个下拉电阻器腿的电阻值可以基于第二下拉码NC2来设置。
控制器810可以产生用于控制器810和存储器件820的校准操作的第一校准信号CALCOM1和第二校准信号CALCOM2。第一校准信号CALCOM1和第二校准信号CALCOM2的使能周期可以彼此不重叠。如果第一校准信号CALCOM1被使能，则控制器校准电路812可以耦接到外部参考电阻器ZQ并且执行控制器810的校准操作。控制器校准电路812可以通过校准操作产生第一上拉码PC1和第一下拉码NC1。控制器数据输出电路813可以基于第一上拉码PC1和第一下拉码NC1来设置其电阻值。此后，如果第二校准信号CALCOM2被使能，则存储器校准电路822可以耦接到外部参考电阻器ZQ并且执行存储器件820的校准操作。存储器校准电路822可以通过校准操作产生第二上拉码PC2和第二下拉码NC2。存储器数据输出电路823可以基于第二上拉码PC2和第二下拉码NC2来设置其电阻值。通过控制第一校准信号CALCOM1和第二校准信号CALCOM2，控制器810和存储器件820可以共享外部参考电阻器ZQ。因此，半导体系统8不需要具有分别用于控制器810和存储器件820两者的外部参考电阻器。即使在半导体系统包括多个存储器件的情况下，也可以以类似的方式适用本公开的各种实施例。在半导体系统包括两个或更多个存储器件的情况下，两个或更多个存储器件可以顺序地耦接到外部参考电阻器并且执行校准操作。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制执行本文所述的校准操作的半导体器件和半导体系统。

Claims (13)

1.一种操作半导体系统的方法，所述半导体系统包括通过信号传输线彼此耦接的控制器和存储器件，所述方法包括：
通过耦接到外部参考电阻器来执行所述控制器的校准操作；
基于所述控制器的校准操作的结果来设置耦接到所述信号传输线的控制器输出电路的电阻值；
通过经由所述信号传输线耦接到所述控制器输出电路以及通过耦接到从所述控制器输出电路提供的参考电阻器，来执行所述存储器件的校准操作；以及
基于所述存储器件的校准操作的结果来设置耦接到所述信号传输线的存储器输出电路的电阻值。
2.根据权利要求1所述的方法，其中，所述控制器输出电路包括多个上拉电阻器腿和多个下拉电阻器腿，以及其中，所述方法还包括：在执行所述存储器件的校准操作之前，将所述控制器输出电路的所述多个上拉电阻器腿和所述多个下拉电阻器腿中的至少一个耦接到所述信号传输线。
3.根据权利要求2所述的方法，其中，所述存储器电路包括多个上拉电阻器腿和多个下拉电阻器腿，以及其中，所述方法还包括：在执行所述存储器件的校准操作之前，将所述存储器输出电路的所述多个上拉电阻器腿和所述多个下拉电阻器腿中的至少一个耦接到所述信号传输线。
4.一种半导体系统，包括：
控制器，所述控制器耦接到第一信号传输线和第二信号传输线；
第一存储器件，所述第一存储器件耦接到所述第一信号传输线和第二信号传输线，并且包括第一存储器校准电路；以及
第二存储器件，所述第二存储器件耦接到所述第一信号传输线和第二信号传输线，并且包括第二存储器校准电路，
其中，所述第一存储器校准电路基于第一芯片校准选择信号而通过耦接到所述第一信号传输线来执行校准操作，而所述第二存储器校准电路基于第二芯片校准选择信号而通过耦接到所述第二信号传输线来执行校准操作。
5.根据权利要求4所述的半导体系统，其中，所述第一存储器校准电路和所述第二存储器校准电路同时执行阻抗校准操作。
6.根据权利要求4所述的半导体系统，其中，所述控制器包括：
控制器校准电路，所述控制器校准电路被配置为通过耦接到外部参考电阻器来执行校准操作；
第一控制器输出电路，所述第一控制器输出电路耦接到所述第一信号传输线，所述第一控制器输出电路的电阻值由所述控制器校准电路来设置；以及
第二控制器输出电路，所述第二控制器输出电路耦接到所述第二信号传输线，所述第二控制器输出电路的电阻值由所述控制器校准电路来设置。
7.根据权利要求6所述的半导体系统，其中，所述第一存储器件还包括：
第一存储器输出电路，所述第一存储器输出电路耦接到所述第一信号传输线，所述第一存储器输出电路的电阻值由所述第一存储器校准电路来设置；以及
第二存储器输出电路，所述第二存储器输出电路耦接到所述第二信号传输线，所述第二存储器输出电路的电阻值由所述第一存储器校准电路来设置。
8.根据权利要求7所述的半导体系统，其中，所述第一存储器输出电路包括全部耦接到所述第一信号传输线的多个上拉电阻器腿和多个下拉电阻器腿，而所述第二存储器输出电路包括全部耦接到所述第二信号传输线的多个上拉电阻器腿和多个下拉电阻器腿，以及其中，所述第一存储器输出电路的所述多个电阻器腿中的至少一个基于所述第一芯片校准选择信号而导通，而所述第二存储器输出电路的多个电阻器腿的全部基于所述第二芯片校准选择信号而关断。
9.根据权利要求6所述的半导体系统，其中，所述第二存储器件还包括：
第三存储器输出电路，所述第三存储器输出电路耦接到所述第一信号传输线，所述第三存储器输出电路的电阻值由所述第二存储器校准电路来设置；以及
第四存储器输出电路，所述第四存储器输出电路耦接到所述第二信号传输线，所述第四存储器输出电路的电阻值由所述第二存储器校准电路来设置。
10.根据权利要求9所述的半导体系统，其中，所述第三存储器输出电路包括全部耦接到所述第一信号传输线的多个上拉电阻器腿和多个下拉电阻器腿，而所述第四存储器输出电路包括全部耦接到所述第二信号传输线的多个上拉电阻器腿和多个下拉电阻器腿，以及其中，所述第三存储器输出电路的所述多个电阻器腿的全部基于所述第一芯片校准选择信号而关断，而所述第四存储器输出电路的所述多个电阻器腿的至少一个基于所述第二芯片校准选择信号而导通。
11.一种半导体系统，包括：
控制器，所述控制器包括控制器校准电路，所述控制器校准电路被配置为通过基于第一校准信号而耦接到外部参考电阻器来执行校准操作；以及
存储器件，所述存储器件包括存储器校准电路，所述存储器校准电路被配置为通过基于第二校准信号而耦接到所述外部参考电阻器来执行校准操作，
所述第一校准信号和第二校准信号的使能周期彼此不重叠。
12.根据权利要求11所述的半导体系统，其中，所述控制器还包括耦接到信号传输线的控制器输出电路，以及其中，所述控制器输出电路的电阻值基于所述控制器校准电路的校准操作的结果来设置。
13.根据权利要求12所述的半导体系统，其中，所述存储器件还包括耦接到所述信号传输线的存储器输出电路，以及其中，所述存储器输出电路的电阻值基于所述存储器校准电路的校准操作的结果来设置。
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