CN101335516A

CN101335516A - 阻抗调整电路和具有该电路的半导体存储器件

Info

Publication number: CN101335516A
Application number: CNA2008100857349A
Authority: CN
Inventors: 金基镐; 尹锡彻
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-06-26
Filing date: 2008-03-13
Publication date: 2008-12-31
Anticipated expiration: 2028-03-13
Also published as: TW200901220A; US20090003090A1; CN101335516B; KR20080114086A; TWI383401B; US7843211B2; KR100879783B1

Abstract

本发明公开了一种阻抗调整电路和具有该电路的半导体存储器件，阻抗调整电路包括：校准电路，被配置成产生用于确定端接电阻的第一校准码和第二校准码；传输线电路，被配置成在第一时间段期间传送第一校准码，并在第二时间段期间传送第二校准码；及端接电阻器电路，适于使阻抗与通过接收第一校准码和第二校准码而确定的电阻匹配。

Description

阻抗调整电路和具有该电路的半导体存储器件

相关申请的交叉引用

本申请要求了于2007年6月26日提交的韩国专利申请号10-2007-0063313的优先权，该专利申请的全部内容通过引用结合于此。

技术领域

本发明涉及阻抗调整电路和具有该电路的半导体存储器件，特别地，涉及一种具有减小了的面积的阻抗调整电路。

背景技术

半导体器件被实施于诸如中央处理单元(CPU)、内存和门阵列的集成电路(IC)芯片中，且被并入诸如个人计算机、服务器和工作站的各种电产品中。大多数半导体器件包括被配置成经由输入盘接收外部信号的接收电路和被配置成经由输出盘向外提供内部信号的输出电路。

随着电产品运行速度的提高，半导体器件间交换的信号的摆动宽度正被逐渐减小以使信号传输所占的延迟时间最小化。然而，信号摆动宽度的减小对外部噪声有很大影响，导致接口端子处的信号反射系数因阻抗失配而更为关键。阻抗失配一般由外部噪声、功率电压的变化、运行温度的改变、制造过程的改变等引起。阻抗失配可能导致数据高速传输的困难和输出数据的失真。因此，如果半导体器件通过输入端子接收失真的输出信号，其频繁引起诸如建立/保持的失败和输入电平判定的误差的问题。

特别地，为了解决以上问题，需要高速性能的存储器件在IC芯片内输入盘周围采用阻抗调整电路(称为阻抗调整电路)。在典型的阻抗调整电路设计中，源端接由输出电路在发送端进行，并联端接由与接收电路并联的端接电路进行，该接收电路与输入盘耦合。

ZQ校准指产生随PVT(过程、电压和温度)条件而变化的上拉码和下拉码的程序。阻抗调整电路的电阻(例如，存储器件中DQ盘处的端接电阻)使用ZQ校准产生的码来校准。这里，术语ZQ校准归因于使用ZQ节点来进行校准这一事实。

在下文中，将描述在阻抗调整电路中如何进行ZQ校准。

图1为在传统的阻抗调整电路中用于执行ZQ校准的校准电路的框图。

参看图1，被配置成执行ZQ校准的传统阻抗调整电路包括第一校准电阻器电路110、第二校准电阻器电路120和130、参考电压产生器102、第一比较器103和第二比较器104，及上拉计数器105和下拉计数器106。第一校准电阻器电路110具有响应上拉校准码PCODE<0:N>而开启/关闭的多个上拉电阻器。第二校准电阻器电路120及130包括上拉校准电阻器单元120和下拉校准电阻器单元130。这里，上拉校准电阻器单元120具有与第一校准电阻器电路110相同的构造。下拉校准电阻器单元130具有响应下拉校准码NCODE<0:N>而开启/关闭的多个下拉电阻器。

第一校准电阻器电路110首先在用与ZQ节点连接的外部电阻器101校准时产生上拉校准码PCODE<0:N>。第二校准电阻器电路120及130其次使用通过第一校准电阻器电路110产生的上拉校准码PCODE<0:N>来产生下拉校准码NCODE<0:N>。

第一比较器103将ZQ节点处的ZQ节点电压与参考电压产生器102产生的参考电压VREF(一般设定为VDDQ/2)比较，由此产生上/下信号UP/DOWN。在本文中，通过将第一校准电阻器电路110与外部电阻器101(一般240Ω)耦合来产生ZQ节点电压，该外部电阻器101与置于ZQ节点芯片外部的ZQ引脚连接。

上拉计数器105接收上/下信号UP/DOWN以产生作为二进制代码的上拉校准码PCODE<0:N>，其开启/关闭第一校准电阻器电路110中并联的上拉电阻器，由此校准第一校准电阻器电路110的总电阻。第一校准电阻器电路110的校准后的电阻再次影响ZQ节点电压，于是上述校准程序重复。也就是说，校准第一校准电阻器电路110以使第一校准电阻器电路110的总电阻等于外部电阻器101的电阻，这被称为上拉校准。

将上拉校准中产生的二进制代码，即上拉校准码PCODE<0:N>，输入至第二校准电阻器电路120和130的上拉校准电阻器单元120，由此确定上拉校准单元120的总电阻。然后，下拉校准开始以类似于上拉校准的方式进行。特别地，使用第二比较器104和下拉计数器106来校准下拉校准单元130以使节点A的电压等于参考电压VREF，也就是说，下拉校准电阻器单元130的总电阻等于上拉校准电阻器单元120的总电阻，这被称为下拉校准。

将ZQ校准，即上拉校准和下拉校准，产生的二进制代码PCODE<0:N>和NCODE<0:N>在输入/输出盘处输入至上拉电阻器和下拉电阻器(端接电阻器)，该端接电阻器同样地被配置至图1校准电路中的上拉校准电阻器单元及下拉校准电阻器单元，从而确定阻抗调整电路的电阻。在存储器件中，确定上拉电阻器和下拉电阻器在DQ盘处的电阻。

图2为示出如何使用图1校准电路产生的校准码PCODE<0:N>和NCODE<0:N>来确定半导体存储器件的输出驱动器的端接电阻的框图。

参看图2，被配置成在半导体存储器件中输出数据的输出驱动器包括位于其上部分和下部分的第一预驱动器(pre-driver)210和第二预驱动器220，及用于输出数据的上拉端接电阻器单元230和下拉端接电阻器单元240。

上/下电路中提供的第一预驱动器210和第二预驱动器220分别控制上拉端接电阻器单元230和下拉电阻器单元240。当输出具有逻辑高电平的数据时，上拉端接电阻器单元230开启以使数据引脚DQ变成″HIGH″状态。相反地，当输出具有逻辑低电平的数据时，下拉端接电阻器单元240开启以使数据接脚DQ变成″LOW″状态。也就是说，上拉端接或下拉端接数据接脚DQ以由此输出具有逻辑高电平或逻辑低电平的数据。

此时，上拉端接电阻器230和下拉端接电阻器240中将接通的电阻器的数目由上拉校准码PCODE<0:N>和下拉校准码NCODE<0:N>确定。特别地，上拉端接电阻器单元230与下拉端接电阻器单元240间哪个电阻器单元开启主要依输出数据的逻辑电平而确定，但在已被选择将开启的端接电阻器单元230及240中的一个中提供的端接电阻器中开启那个电阻器由上拉校准码PCODE<0:N>或下拉校准码NCODE<0:N>确定。

供参考，上拉电阻器单元230和下拉电阻器单元240的目标电阻不一定等于第一电阻器电路和第二电阻器电路(参见图1″110″、″120″和″130″)的电阻(240Ω)，而可能具有240Ω的一半(120Ω)或四分之一(60Ω)电阻。在图2中，输入第一预驱动器210和第二预驱动器220的参考标记″DQP_CTRL″及″DQN_CTRL″示例性地表示各种控制信号。

图3示出通过图1校准操作使ZQ节点电压与参考电压相等的程序。

图3中示出，产生上拉校准码PCODE<0:N>时出现跳跃误差(bang-bangerror)。跳跃误差是校准操作中ZQ节点电压相对于参考电压VREF保持以规则阶跃地上升和下降的现象，因为ZQ节点电压并不准确地等于参考电压VREF。

图4为示出另一传统校准电路的框图，其中改进了图1的比较器以消除图3中示出的跳跃误差。

图1的传统校准电路采用两个比较器103和104，而图4的另一校准电路采用四个比较器(即第一至第四比较器403_1、403_2、404_1和404_2)，及分别位于上部分和下部分的第一保持逻辑407和第二保持逻辑408。

至于基本的上拉操作，第一比较器403_1比较ZQ节点电压与第一参考电压VREF+A，第二比较器403_2比较ZQ节点电压与第二参考电压VREF-A。第一比较器403_1和第二比较器403_2的输出彼此不同的情况意谓ZQ节点电压在第一参考电压VREF+A与第二参考电压VREF-A间的范围内。在这种情况下，第一保持逻辑407产生第一保持信号P_HOLD以中止第一计数器405的运行并固定上拉校准码PCODE<0:N>。未激活第一保持信号P_HOLD时，第一计数器405的计数是基于作为第一比较器403_1和第二比较器403_2的两个输出中之一的第一计数信号P_CNT而进行的。同样地，下拉操作以与上拉操作相同的方式进行。

图5为示出图4校准电路中的第一保持逻辑407的电路图。第二保持逻辑408与第一保持逻辑407具有大体上相同的结构。

在本文中，参考标记″OUT_A″及″OUT_B″表示两个比较器403_1和403_2或404_1和404_2的输出信号。当输出信号OUT_A及OUT_B具有不同逻辑电平时，激活第一保持信号P_HOLD至逻辑高电平，因此使用与输出信号OUT_A具有相同逻辑电平的第一计数信号P_CNT来进行第一和第二计数器405或406的计数。

图6示出通过参照图4所述的校准操作使ZQ节点电压与参考电压相等的程序。

如图6中所示，可观察到，一旦ZQ节点电压落入目标范围，ZQ节点电压便固定至预定电平。

图7为示出将传统的校准电路710所产生的校准码传输至输出驱动器720的框图。

参看图7，传统的校准电路710中产生的上拉校准码PCODE<0:N>和下拉校准码NCODE<0:N>经由金属线传送至输出驱动器720。这里，金属线的数目应为2*(N+1)，因为上拉校准码和下拉校准码的总数为2*(N+1)。如此大量的金属线导致芯片面积增加。

发明内容

本发明的实施例涉及提供通过减小传送校准码所经线路的数目而具有减小了的面积的阻抗调整电路，及具有该阻抗调整电路的半导体存储器件。

根据本发明的一个方面，提供一种阻抗调整电路，该阻抗调整电路包括：校准电路，被配置成产生用于确定端接电阻的第一校准码和第二校准码；传输线电路，被配置成在第一时间段期间传送第一校准码，并在第二时间段期间传送第二校准码；及端接电阻器电路，适于使阻抗与通过接收第一校准码和第二校准码而确定的电阻匹配。

根据本发明的另一个方面，提供一种半导体存储器件，该半导体存储器件包括：校准电路，被配置成产生用于确定端接电阻的第一校准码和第二校准码；传输线电路，被配置成在第一时间段期间传送第一校准码并在第二时间段期间传送第二校准码；及输出驱动器，被配置成将输出节点上拉端接或下拉端接通过接收第一校准码和第二校准码而确定的电阻，并输出数据。

附图说明

图1为传统阻抗调整电路中用于进行ZQ校准的校准电路的框图。

图2为示出如何使用图1校准电路产生的校准码来确定半导体存储器件的输出驱动器的端接电阻的框图。

图5为示出图4校准电路中的第一保持逻辑的电路图。

图6示出通过图4的校准操作使ZQ节点电压与参考电压相等的程序。

图7为示出将传统的校准电路710产生的校准码传输至输出驱动器720的框图。

图8为根据本发明的实施例的阻抗调整电路的框图。

图9为示出用于图8的阻抗调整电路中的传输线电路的电路图。

图10为示出用于图8的阻抗调整电路中的端接电阻器电路的框图。

图11为示出根据本发明的实施例的阻抗调整电路的全部操作的时序图。

具体实施方式

在下文中，将参照附图详细描述根据本发明的阻抗调整电路和具有该阻抗调整电路的半导体存储器件。

图8为根据本发明的实施例的阻抗调整电路的框图。

参看图8，本发明的阻抗调整电路包括校准电路810、传输线电路820及端接电阻器电路830。校准电路810产生用于确定端接电阻的第一校准码PCODE<0:N>和第二校准码NCODE<0:N>。传输线电路820在第一时间段期间传送第一校准码PCODE<0:N>并在第二时间段期间传送第二校准码NCODE<0:N>。端接电阻器电路830使其阻抗与通过接收第一校准码PCODE<0:N>和第二校准码NCODE<0:N>而确定的电阻匹配。

在本文中，第一校准码意谓首先产生的校准码，且第二校准码意谓在第一校准码之基础上其次产生的校准码。在首先产生上拉校准码PCODE<0:N>并接着在上拉校准码PCODE<0:N>的基础上产生下拉校准码NCODE<0:N>的传统情况下，上拉校准码PCODE<0:N>对应于第一校准码而下拉校准码NCODE<0:N>对应于第二校准码。

本发明的传输线电路820包括被配置成将第一校准码PCODE<0:N>和第二校准码NCODE<0:N>从校准电路810传送至端接电阻器电路830的多个传输线CODE<0:N>。也就是说，第一校准码PCODE<0:N>和第二校准码NCODE<0:N>共享相同的传输线。为共享相同的线，传输线电路820因而在两个独立时间段期间传送校准码。例如，在第一时间段期间传送第一校准码PCODE<0:N>并在第二时间段期间传送第二校准码NCODE<0:N>。

第一时间段与第二时间段可由基于第二校准码NCODE<0:N>ZQ节点电压落入目标范围时激活的第二保持信号N_HOLD来划分。在本文中，第二保持信号N_HOLD的详细描述已在[背景技术]中示出，因而细节请参考对应部分。如所述，首先产生并固定第一校准码PCODE<0:N>，即首先激活第一保持信号P_HOLD，并在其后激活第二保持信号N_HOLD时产生并固定第二校准码NCODE<0:N>。因此，在激活第二保持信号N_HOLD之前和之后的时间段分别对应于第一时间段和第二时间段，以便有可能使用相同的传输线CODE<0:N>来分别传送第一校准码PCODE<0:N>和第二校准码NCODE<0:N>。

端接电阻器电路830使阻抗与通过接收传输线电路820传送的第一校准码PCODE<0:N>和第二校准码NCODE<0:N>而确定的电阻匹配。如上所述，在第一校准码为上拉校准码PCODE<0:N>且第二校准码为下拉校准码NCODE<0:N>的情况下，第一校准码PCODE<0:N>开启/关闭端接电阻器电路830的上拉端接电阻器，第二校准码NCODE<:N>开启/关闭端接电阻器电路830的下拉端接电阻器。第一校准码PCODE<0:N>和第二校准码NCODE<0:N>分别在第一时间段期间及第二时间段期间被传送至传输线电路820。因此，端接电阻器电路830的上拉端接电阻器在第一时间段期间连接至传输线电路820，端接电阻器电路830的下拉端接电阻器在第二时间段期间连接至传输线电路820。

如果将本发明的阻抗调整电路应用于半导体存储器件，则端接电阻器电路830为输出驱动器。

图9为示出用于图8的阻抗调整电路中的传输线电路820的电路图。

参看图9，传输线电路820包括：传输线CODE<0:N>；第一通门PG91，被配置成在第一时间段期间开启，以将第一校准码PCODE<0:N>传送至传输线CODE<0:N>；及第二通门PG92，被配置成在第二时间段期间开启，以将第二校准码PCODE<0:N>传送至传输线CODE<0:N>。尽管传输线CODE<0:N>、第一通门PG91及第二通门PG92中的每一个看似被单一地提供，但传输线、第一通门PG91及第二通门PG92应实际上和码的数目一样多，例如，N+1。

当解除作为划分第一时间段与第二时间段的参考信号的第二保持信号N_HOLD时，第一通门PG91开启以将第一校准码PCODE<0:N>传送至传输线CODE<0:N>。相反地，当激活第二保持信号N_HOLD时，第二通门PG92开启以将第二校准码NCODE<0:N>传送至传输线CODE<0:N>。

图10为示出用于图8的阻抗调整电路中的端接电阻器电路830的框图。

参看图10，本发明的端接电阻器电路830包括上拉端接电阻器1030和下拉端接电阻器1040，上拉端接电阻器和下拉端接电阻器依赖于第一时间段或第二时间段而接收经由传输线CODE<0:N>传送的码PCODE<0:N>和NCODE<0:N>。也就是说，如果第一校准码为上拉校准码PCODE<0:N>且第二校准码为下拉校准码NCODE<0:N>，则传输线CODE<0:N>在第一时间段期间连接至上拉端接电阻器1030，而上拉端接电阻器1030因此接收第一校准码PCODE<0:N>。同样地，传输线CODE<0:N>在第二时间段期间连接至下拉端接电阻器1040，而下拉端接电阻器1040因此接收第二校准码NCODE<0:N>。

图10示例性地示出通过将本发明的阻抗调整电路应用于半导体存储器件，端接电阻器电路为输出驱动器。因此，第一校准码PCODE<0:N>和第二校准码NCODE<0:N>输入第一预驱动器1010和第二预驱动器1020以分别控制上拉端接电阻器1030和下拉端接电阻器1040。如公知，输出驱动器的上拉端接电阻器1030上拉端接DQ节点，以输出具有逻辑高电平的数据，而输出驱动器的下拉校准电阻器1040下拉端接DQ节点，以输出具有逻辑低电平的数据。

尽管第一校准码PCODE<0>和第二校准码NCODE<0>中只有一个被输入第一预驱动器1010和第二预驱动器1020，但其它码PCODE<1:N>和NCOD<1:N>也以与PCODE<0>及NCODE<0>相同的方式输入第一预驱动器1010和第二预驱动器1020。

至于其操作，在解除第二保持信号N_HOLD的第一时间段期间，第一通门PG101开启以使传输线CODE<0:N>连接至第一预驱动器1010。相反地，在激活第二保持信号N_HOLD的第二时间段期间，第二通门PG102开启以使传输线CODE<0:N>连接至第二预驱动器1020。

校准操作开始进行时，在激活第一保持信号P_HOLD时首先产生且接着固定第一校准码PCODE<0:N>(记作″FIXED PCODE<0:N>″)。其后，当激活第二保持信号N_HOLD时，固定第二校准码NCODE<0:N>(记作″FIXEDNCODE<0:N>″)。在解除第二保持信号N_HOLD时的第一时间段期间所述传输线CODE<0:N>运送第一校准码PCODE<0:N>，而在激活第二保持信号N_HOLD时的第二时间段期间所述传输线CODE<0:N>运送第二校准码NCODE<0:N>。因此，可经由相同的传输线CODE<0:N>传送第一校准码PCODE<0:N>和第二校准码NCOD<0:N>，因此传输线CODE<0:N>所需的占用面积与传统技术相比减小一半。

在根据本发明的阻抗调整电路中，可经由相同传输线传送在传统技术中经由不同线传送的第一校准码和第二校准码。

因此，传输线的面积减小一半，使减小总芯片面积成为可能。

尽管本发明的描述针对特定实施例，但本领域的技术人员显而易见：在不脱离以下权利要求所界定的本发明的精神及范围的情况下可做出各种改变及修改。

Claims

1.一种阻抗调整电路，包括：

校准电路，被配置成产生用于确定端接电阻的第一校准码和第二校准码；

传输线电路，被配置成在第一时间段期间传送所述第一校准码，并在第二时间段期间传送所述第二校准码；及

端接电阻器电路，适于使阻抗与通过接收所述第一校准码和所述第二校准码而确定的电阻相匹配。

2.根据权利要求1所述的阻抗调整电路，其中所述第一校准码早于所述第二校准码产生。

3.根据权利要求1所述的阻抗调整电路，其中所述第一时间段与所述第二时间段由所述第二校准码达到目标范围时所激活的保持信号来划分。

4.根据权利要求1所述的阻抗调整电路，其中所述传输线电路包括：

传输线；

第一通门，被配置成在所述第一时间段期间开启，以将所述第一校准码传送至传输线；及

第二通门，被配置成在所述第二时间段期间开启，以将所述第二校准码传送至传输线。

5.根据权利要求4所述的阻抗调整电路，其中所述第一通门和所述第二通门响应于所述第二校准码达到目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。

6.根据权利要求1所述的阻抗调整电路，其中所述端接电阻器电路包括上拉端接电阻器和下拉端接电阻器，

依据所述第一时间段或所述第二时间段而经由传输线传送的所述第一校准码或所述第二校准码被输入至所述上拉端接电阻器或下拉端接电阻器。

7.根据权利要求6所述的阻抗调整电路，其中所述端接电阻器电路进一步包括：

第一通门，被配置成在所述第一时间段期间开启，以将所述第一校准码传送至所述上拉端接电阻器和所述下拉端接电阻器中的一个；及

第二通门，被配置成在所述第二时间段期间开启，以将所述第二校准码传送至所述上拉端接电阻器和所述下拉端接电阻器中的另一个。

8.根据权利要求7所述的阻抗调整电路，其中所述第一通门和所述第二通门响应于所述第二校准码达到目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。

9.根据权利要求1所述的阻抗调整电路，其中所述第一校准码包括上拉校准码，所述第二校准码包括下拉校准码。

10.一种半导体存储器件，包括：

传输线电路，被配置成在第一时间段期间传送所述第一校准码并在第二时间段期间传送所述第二校准码；及

输出驱动器，被配置成将输出节点上拉端接或下拉端接通过接收所述第一校准码和第二校准码而确定的电阻，并输出数据。

11.根据权利要求10所述的半导体存储器件，其中所述输出节点包括DQ节点。

12.根据权利要求10所述的半导体存储器件，其中所述第一校准码早于所述第二校准码产生。

13.根据权利要求12所述的半导体存储器件，其中第一时间段与第二时间段由所述第二校准码达到目标范围时所激活的保持信号来划分。

14.根据权利要求13所述的半导体存储器件，其中所述保持信号通过比较第二校准节点电压与两个参考电压而产生，该两个参考电压彼此相差所述目标范围的宽度。

15.根据权利要求10所述的半导体存储器件，其中所述传输线电路包括：

传输线；

16.根据权利要求15所述的半导体存储器件，其中所述第一通门和所述第二通门响应于所述第二校准码落入目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。

17.根据权利要求10所述的半导体存储器件，其中所述输出驱动器包括：

上拉预驱动器和下拉预驱动器；

上拉端接电阻器，被配置成在所述上拉预驱动器的控制下开启/关闭以输出具有逻辑高电平的数据；及

下拉端接电阻器，被配置成在所述下拉预驱动器的控制下开启/关闭以输出具有逻辑低电平的数据，

依据所述第一时间段或所述第二时间段而传送至所述传输线的所述第一校准码或所述第二校准码被输入至所述上拉预驱动器或下拉预驱动器。

18.根据权利要求17所述的半导体存储器件，其中所述输出驱动器进一步包括：

第一通门，被配置成在所述第一时间段期间开启，以将所述第一校准码传送至所述上拉预驱动器和所述下拉预驱动器中的一个；及

第二通门，被配置成在所述第二时间段期间开启，以将所述第二校准码传送至所述上拉预驱动器和所述下拉预驱动器中的另一个。

19.根据权利要求18所述的半导体存储器件，其中所述第一通门和所述第二通门响应于所述第二校准码达到目标范围时所激活的保持信号而开启/关闭，所述第二校准码晚于所述第一校准码产生。

20.根据权利要求10所述的半导体存储器件，其中所述第一校准码包括上拉校准码，所述第二校准码包括下拉校准码。